SU750570A1 - Устройство дл контрол оперативной пам ти - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОЙ

ПАМЯТИ

1

Изобретение относитс  к области запоминающих устройств.

Известно устройство дл  контрол  оперативной пам ти, в котором в качестве управл ющих сигналов дл  оконечного регистрирующего цифропечатающего устройства используютс  сигналы из блока адреса и из блока контрол  дл  печати адреса бракованного элемента и характера брака 1

Недостаток устройства - низка  производительность .

Наиболее близким техническим решением к данному изобретению  вл етс  устройство дл  контрол  оперативной пам ти, содержащее блок формировани  тестов, блок управлени , адресный блок, блок подключени  матриц, блок печати и блок обнаружени  неисправностей, причем вход адресного блока подключен к выходу блока формировани  тестов, первый выход адресного блока соединен со входом блока подключени  матриц, выход которого подключен ко входу блока обнаружени  неисправностей, первый выход которого соединен со входом блока управлени , одни из выходов которого соединены с управл ющими входами блока формировани  тестов, адресного блока и блока обнаружени  неисправностей 2.

Недостаток устройства - увеличение времени контрол  всей оперативной пам ти на врем  распечатки данных о забракованных J элементах и, вследствие этого, низкое быстродействие устройства.

Цель изобретени  - повышение быстродействи  устройства.

Claims (2)

1. Поставленна  цель достигаестс  тем, что устройство содержит накопитель, регистры, О блок местного управлени , схему сравнени , элементы И и элемент НЕ, причем первые входы первого элемента И и второго элемента И и вход элемента НЕ подключены к третьему выходу блока обнаружени  неисправностей , первые входы третьего элемента И и четвертого элемента И соединены с выходом элемента НЕ, выход первого элемента И подключен ко входу первого регистра , выход которого соединен с одним из входов схемы сравнени , другой вход которой подключен к выходу второго регистра, входы второго и третьего регистров соединены соответственно с выходом третьего элемента И и выходом накопител , вход которого подключен к выходу блока местного управлени , один из входов которого и вторые входы элементов И соединены с другими выходами блока управлени , третий и четвертый входы четвертого элемента И подключены к выходу схемы сравнени  и выходу блока печати, вход которого соединен с выходом третьего регистра, вторые выходы адресного блока и блока обнаружени  неисправностей , выходы первого регистра, второго элемента И, второго регистра и четвертого элемента И соединены с другими входами блока местного управлени . На чертеже изображена блок-схема предлагаемого устройства. Устройство состоит из блока 1 формировани  тестов, блока 2 управлени , адресного блока 3, блока 4 подключени  матриц, блока 5 обнаружени  неисправностей, блока 6 местного управлени , первого элемента И 7, первого регистра 8, второго элемента И 9, накопител  10, схемы 11 сравнени , блока 12 печати, элемента НЕ 13, второго регистра 14, третьего элемента И 15, третьего регистра 16 и четвертого элемента И 17. Вход адресного блока 3 подключен к выходу блока 1 формировани  тестов, а первый выход - ко входу блока 4 подключени  матриц, выход которого соединен со входом блока 5 обнаружени  неисправностей. Первый выход блока 5 соединен со входом блока 2 управлени , одни из выходов которого соединены с управл ющими входами |§лока 1 формировани  тестов, адресного |0лока 3 и блока 5 обнаружени  неисправностей . Первые входы элементов И 7 и И 9 и вход элемента НЕ 13 подключень к выходу блока 5 обнаружени  неисправностей. Первые входы элементов И 15 и И 17 соединены с выходом элемента НЕ 13. Выход элемента И 7 подключен ко входу регистра 8, выход которого соединен со входом блока 6 местного управлени  и с одним из входов схемы 11 сравнени , другой вход которой подключен к выходу регистра 14. Входы регистров 14 и 16 соединены соответственно с выходом элемента И 15 и выходом накопител  10, вход которого подключен к выходу блока 6 местного управлени . Один из входов блока 6 и вторые входы всех четырех элементов И соединены с другими выходами блока 2 управлени . Третий и четвертый входы элемента И 17 соединены с выходом схемы 11 сравнени  и выходом блока 12 печати, вход которого подключен к выходу регистра16. Вторые выходы адресного блока 3 и блока 5 обнаружени  неисправностей, выходы элементов И 9 и И 17 и регистра 14 соединены с другими входами блока 6 местного управлени . Устройство работает следующим образом . Провер ема  матрица подключаетс  к блоку 4. Блок 1 формировани  тестов вырабатывает последовательность управл ющих сигналов вида теста, определ емого блоком 2 управлени , которые в адресном блоке 3 преобразуютс  в сигналы записи-чтени  и по определенным адресам подаютс  на блок 4 подключени  матриц. При обнаружении элемента пам ти с параметрами считанного сигнала, не соответствующими установленным требовани м, из блока 5 обнаружени  неисправностей выдаетс  сигнал в блок 2 управлени  дл  останова работы адресного блока 3. Адрес бракованного элемента провер емой матрицы подаетс  в блок 6 местного управлени ,, в который подаетс  из блока 2 управлени  информаци  о номере провер ющего теста и из блока 5 обнаружени  неисправностей - информаци  о характере брака. При наличии брака на один вход первого элемента И 7 из блока 5 подаетс  разрещающий потенциал и через второй вход проходит из блока 2 управлени  сигнал установки адреса на первом регистре 8 - регистре адреса записываемых слов. Разрешающий сигнал из блока 5 подаетс  также на второй элемент И 9, через который из блока 2 управлени  в блок 6 местного управлени  проходит команда на запись первого слова, содержащего информацию из блока 5 обнаружени  неисправностей, блока 2 управлени  и адресного блока 3, в накопитель 10. После записи информации о первом забракованном элементе блок управлени  2 снимает блокировку работы адресного блока 3 и производитс  проверка следующих запоминающих элементов. При обнаружении следующего бракованного элемента блок 2 управлени  установит на первом регистре 8 адрес второго слова, по которому в накопителе 10 записываетс  информаци  о втором забракованном элементе. При отсутствии брака блок 5 выдает на первый 7 и второй 9 элементы И запрещающий потенциал, который преобразуетс  элементом НЕ 13 в разрещающий дл  прохождени  через третий элемент И 15 сигнала из блока 2 управлени  на установку второго регистра 14,  вл ющегос  регистром адреса считываемых слов, в состо ние, соответствующее адресу первого слова накопител  10. Разрещающий сигнал с выхода элемента НЕ 13 подаетс  на четвертый элемент И 17, на который подаетс  также разрешающий сигнал от блока 12 печати в случае окончани  распечатки и разрещающий сигнал иа схемы 11 сравнени  состо ний регистров в случае, когда на первый регистр 8 занесен адрес номера слова, который не меньше номера слова, занесенного во второй регистр 14. При наличии этих разрешающих сигналов через элемент И 17 от блока 2 управлени  проходит в блок 6 местного управлени  сигнал считывани  слова из накопител  10 в третий регистр 16, с которого информаци  подаетс  дл  распечатки в блок 12 печати. При отсутствии сигнала брака с блока 5 операци  считывани  из накопител  10 может повторитьс , пока номер слова регистра 14 не станет больше номера слова регистра 8. По окончании проверки матрицы вс  информаци  о ней окажетс  записанной в накопитель 10 и часть ее (или вс ) будет распечатана. При установке в блоке 4 подключени  матриц новой матрицы распечатка оставшихс  слов может продолжатьс . Технико-экономическое преимущество предлагаемого устройства заключаетс  в существенном увеличении быстродействи  за счет того, что длительность записи и считывани  информации о бракованном элементе .матрицы значительно меньше времени ее распечатки и работа цифропечатающего устройства происходит одновременно с проверкой матрицы или ее заменой после проверки. Формула изобретени  Устройство дл  контрол  оперативной пам ти, содержащее блок формировани  тестов , блок управлени , адресный блок, блок подключени  матриц, блок печати и блок обнаружени  неисправностей, причем вход адресного блока подключен к выходу блока формировани  тестов, первый выход адресного блока соединен со входом блока подключени  матриц, выход которого подключен ко входу блока обнаружени  неисправностей , первый выход которого соединен со входом блока управлени , одни из выходов которого соединены с управл ющими входами блока формировани  тестов, адресного блока и блока обнаружени  неисправностеи , отличающеес  тем, что, с целью повышени  быстродействи  устройства, оно содержит накопитель, регистры, блок местного управлени , схему сравнени , элементы И и элемент НЕ, причем первые входы первого и второго элементов И и вход элемента НЕ подключены к третьему выходу блока обнаружени  неисправностей, первые входы третьего и четвертого элементов И соединены с выходом элемента НЕ, выход первого элемента И подключен ко входу первого регистра, выход которого соединен с одним из входов схемы сравнени , другой вход которой подключен к выходу второго регистра, входы второго и третьего регистров соединены соответственно с выходом третьего элемента И и выходом накопител , вход которого подключен к выходу блока местного управлени , один из входов которого и вторые входы элементов И соединены с другими выходами блока управлени , третий и четвертый входы четвертого элемента И подключены к выходу схемы сравнени  и выходу блока печати, вход которого соединен с выходом третьего регистра, вторые выходы адресного блока и блока обнаружени  неисправностей, выходы первого регистра, второго элемента И, второго регистра и четвертого элемента И соединены с другими входами блока местного управлени . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 464019, кл. G 11 С 29/00, 1973.
2. 2.Авторское свидетельство СССР № 516103, кл. G И С 29/00, 1974 (прототип ).