SU1005188A1 - Ассоциативна запоминающа матрица - Google Patents

Description

Изобретение относитс  к запоминающим .устройствам и может быть использовано в ассоциативных процессорах .

Известна ассоциативна  запоминающа  матрица, содержаща  запоминающие  чейки, подключенные к управл ющим i шинамС1Э.

Недостатком этой ассоциативной матрицы  вл етс  отсутствие информации о правильности ее функционировани .

Наиболее близкой к изобретению  вл етс  ассоциативна  запоминающа  матрица, содержаща  ассоциативные  чейки, кажда  из которых состоит из элемента пам ти, элементов записи и сравнени , причем выходы элементов записи .подключены к соответствующим входам элемента пам ти,выходы которого юдключены к первым двум входам элементов сравнени , выходы которих подсоединены к шине результата опроса данной строки, первые входы элементов записи  чеек каждой строки подключены к адресной шине данной строки, вторые входы элементов записи и вторые,входы элементов сравнени   чеек п аждЬго столбца соединены попарно и подключены к соответствующим информационным шинам каждого столбца С2.

Однако отсутствие в этой ассоциативной запоминающей матрице элементов , выдающих информацию-о Тправильности функционировани  матрицы, снижает, ее эксплуатационную надежность и  вл етс  преп тствием дл  построени  высоконадежных ассоциатив10 ных устройств и процессоров.

Целью изобрет-ени   вл етс  повьииение надежности ассоциативной: запоминающей матрищл засчет повышени  контролепригодности и достоверности ее

15 функционировани , сокращени  времени обнаружени  неисправности и локализации ее в рабочем режиме матрицы , что также повышает ремонтопригодность и коэффициент .готовности мат20 рицы.

Поставленна  цель достигаетс  тем, что в ассоциативную запоминающую матрицу , содер сащую запотганающие  чейки , кажда  из которых состоит из

25 элемента пам ти, двух элементов сравнени  и двух элементов записи, выходы которых подключены ко входам элемента .пам ти, выходы которого соединены с первыми входами элементов

30 сравнени , выходы которых.подключены к шине результата опроса соответ ствующей строки, причем первые входы элементов записи подключены к адресной шине строки, вторые входы элементов записи и вторые входы эле ментов сравнени  каждого столбца ма . рицы. соединены попарно и подключены к информационным шинам соответствующего столбца, введены элементы И по числу строк матрицы, входы каждого из которых подключены к адресной шине и шине результата опроса одноименной строки матрицы, блок свертки по модулю два, одни из вхо дов которого соединены с информацио ными шинами матрицы, а другой вход  вл етс  контрольным входом матрицы и триггер, вход которого соединен с выходами элементов И и выходом бл ка свертки по модулю два, а выход  вл етс  контрольным выходом матриц На чертеже представлена структур на  схема ассоциативной запоминающе матрицы, ; Матрица содержит запоминающие  чейки 1, кажда  из которых включае в себ  элемент 2 пам ти, элементы 3 записи, элементы 4 сравнени . Первы входы элементов 3 записи и элементо сравнени , принадлежащих одному стол цу матрицы, объединены и подключены соответственно к информационным шинам 5,6 столбца. Вторые входы элементов- 3 записи соединены построчно с соответствугацей адресной шиной .7. Выходы элементов 4 сравнени  каждой  чейки матрицы объединены построчно шиной 8 результата опроса. Кажда  строка матрицы содержит двухвходовой элемент 9, подключенный своими входами к адресной шине 7 и к шине результата опроса данной строки. Выходы элементов И 9 объединены и подключены к единичному входу 10 триггера 11, Информационные шины 5, столбцов и контрольный вход 12 матрицы соединены со входами блока 13 свертки по модулю два. Выход 14 бло ка 13 также подключен к единичному входу 10 триггера 11, выход 15 которого  вл етс  контрольным выходом матрицы. Матрица работает следующим образо При выполнении операции записи на адресуню шину 7 подаетс  сигнал Логической 1, разрешающий запись через элементы 3 записи в элемент 2 пам ти информации, поданной на информационные шины 5 и 6, при этом на шине. В результата опроса элементы 4 сравнени  при правильном функционировании вырабатывают сигнал логического О. В случае наличи  одиночной неисправности на входах и выходах всех элементов  чейки 1 элементов 3 записи , элемента 2-пам ти и элементов 4 сравнени  за исключением неисправнос ти типа Тождестве.нный О на выходах элементов 4 сравнени , на шине 8 результата опроса по вл етс  сигнал логической 1. При проверке правильности функционировани   чеек 1 во врем  операции записи на один вход элемента И 9 поступает сигнал разрешени  проведени  контрол  в виде логической 1 с адресной шины 7, а на другой вход поступает сигнал с шины 8 результата опроса, который при правильном функционировании равен значению логического О, а при наличии неиспра:вности в какой-либо  чейке 1 данной строки равен значению логической 1. В первом случае выход элемента И 9 равен значению логического О, во втором случае на выходе элемента 9 соответствующей строки по вл етс  сигнал ошибки, равный логической 1. Сигналы ошибки от каждой строки ассоциативной запоминающей матрицы поступают на вход 10 триггера 11 которой служит дл  записи сигналов ошибок. На тот же вход 10 триггера 11 поступает сигнал с выхода 14 блока 13. Информаци  на шины 5,6 матрицы поступает в сопровождении контрюльного разр да по четности, подаваемого на вход 12. Информационные входные сиг- .налы матрицы с учетом сопровождающего контрольного разр да попарно сворачиваютс  в блоке 13. В случае наличи  ошибки (нечетной кратности) в поступающей информации на выходе 14 блока 13 по вл етс  значение логической 1, которое поступает на вход 10 триггера 11, что приводиттакже к по влению сигнала ошибки на контрольном выводе 15 асЬоциативной матрицы. Положительный эффект от использовани  предлагаемой ассоциативной матрицы в процессорах и в запоминающих устройствах вычислительных систем заключаетс  в повьлаении их эксплуатационной надежности и достигаетс  как в рабочем режиме работы матрицы , так в режиме профилактического тестового контрол . В рабочем режиме в момент записи информации в матрицу повышаетс  достоверность функционировани  матрицы. В режиме тестировани  сокращаетс  врем  обнаружени  неисправностей и врем  поис-ка места неисправности (в 1,5 раза). Все этого в совокупности повышает ремонтопригодность и коэффициент готовности матрицы. J Введение в матрицу элементов И, блока свертки по модулю два и триггера может быть осуществлено на любом уровне: в корпусе интегральной схемы, на уровне -платы, на уровне функционального законченного узла ассоциативной матрицы или на уровне всей матрицы .

Claims (1)

1. Формула изобретения

   Ассоциативная запоминающая матрица содержащая запоминающие ячейки, каждая из которых состоит из элемента памяти, двух элементов сравнения и двух элементов записи, выходы которых подключены ко входам элемента памяти, выходы которого соединены с первыми входами элементов сравнения, выходы которых подключены к шине результата опроса соответствующей строки, причем первые входы элементов записи подключены к адресной шине строки, вторые входы элементов записи и вторые входы элементов сравнения каждого столбца матрицы соединены попарно и подключены к информационным шинам соответствующего столбца, отличающаяся тем, что, с целью повышения надежности матрицы, в нее введе10 ны элементы И по числу строк матрй цы, входы каждого из которых подклю, чены к адресной шине и шине резуль. -тата опроса одноименной строки матрицы, блок свертки по модулю два,

   5 одни из входов которого соединены _,с информационными шинами матрицы, а другой вход является контрольным входом матрицы, и триггер, вход которого соединён с выходами элементов И и выходом блока свертки по модулю два, а выход является контрольным выходом матрицы. -