SU942163A2 - Запоминающее устройство с автономным контролем - Google Patents

Description

(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С АВТОНОМНЫМ

1

Изобретение относитс  к запоминающим устройствам.

По основному авт. св. № 762038 известно устройство, содержащее накопители , регистр адреса, первый и второй дещнфраторы, блок коррекции информации, первую и вторую группы элементов ИЛИ, коммутатор, регистр информации, блок управлени , регистр состо ний накопителей , регистр ошибок и элементы И, причем бходы накопителей подключены соответственно к первому выходу блока коррекции информации и входам регистра адреса и коммутатора, входы коммутатора соединены соответственно с выходом первого дешифратора и первым выходом блока коррекции информации, одни из входов которого подключены к выходам элементов ИЛИ- первой группы, входы которых соединены с выходами накопителей, (ВЫХОДЫ регистра информации подключены к другим входам блока коррекции информации, управл ющие входы регистра адреса, накопителей, коммутаКОНТРОЛЕМ

тсра, блока коррекции информации и регистра информации соединены с одними из выходов блока управлени , одни из входов которого подключены к управл ющим выходам коммутатора и блока коррекции инфqpмaции, первый и второй выходы которого подключены к инфс мационным входам регистра состо ний накопителей и регистра ошибок, выходы ко ,д тсрого соединены с первыми входами элементов И, третий выход блока коррекции информации и выходы элементов И подключены к входам элементов ИЛИ второй группы, выходы которых соединены

J5 с входами регистра ивформации, вход второго деши атора подключен к адресному входу устройства, а выход - к дру-гому входу блока управлени , управл ющие входы регистра состо ний накопителей и регистра ошибок и вторые входы элементов И соединены с другими выходами блока у1фавлени  flj.

Однако в известном устройстве не фиксируетс  адрес, Щ)Я обращении по которому произошел сбой ийи отказ функциональных частей запоминающего устройства (ЗУ), в частности накопителей, что снижает надежность как самого устройства , так и в целом вычислительной системы, в которую данное устройство входит. Цель изобретени  - повьпление надежности устройства. Поставленна  цель достигаетс  тем, что в запоминающее устройство с авто номным контролем введены дополнительные регистр адреса и элементы И, причем одни из входов дополнительного регистра адреса соединены с входами второго дешифратора, а выходы - с одними из входов дополнительных элементов И, выходы которых подключены к одним из входов элементов ИЛИ второй группы, другие входы дополнительного регистра адреса и элементов И  вл ютс  управл ющ}Гми входами устройства. На чертйже представлена структурна  схема запоминающего устройства с авто номным контролем. Устройство содержит адресные шины 1, соединенные с входом регистра 2 адреса, в состав которого входит регистр 3 номера накопител  и регистр 4 номера  чейки, первый дешифратор 5, накопители 6, второй дешифратор 7, име ющий вход 8 и выход 9, первую группу элементов ИЛИ 1О, коммутатор 11, регистр 12 состо ний накопителей, блок 13 коррекции информации, регистр 14 ошибок, элементы И 15, вторую группу элементов ИЛИ 16 с входами 17 и выходами 18, блок19 управлени , регистр 20 информации, в состав которого вход т регистры информации 21 и 22 соответственно дл  вход щего и исход щего наг авлений, имеющий вход 23 и выход 24, дополнительный регистр 25 адреса, дополнительные элементы И 26. Дешифратор 7 при поступлении на его входы кодов псевдоадреса (или адреса . несуществующих  чеек накопител  б) фо мирует на своих выходах 9 управл ющие сигналы. Коммутатор 11 осуществл ет подключение управл ющих сигналов, поступающих из блока 19 управлени  к соответствующим накопител м 6. Регист 12 состо ний накопителей предназначен дл  Выдачи визуальной информации о накопителе , в котором произошел отказ ил сбой. Блок 13 коррекции осуществл ет кодирование слова информации, поступающего с выхода регистра 21 информаци помехоустойчивым кодом (например, кодом Хэмминга), декодирование считываемого информационного слова из накопителей 6, исправление сбоев в информационном слове с последующей вьщачей в регистр 22 информации и формирование сигналов ошибок в информационном слове, а также сбоев узлов самого блока 13 коррекции информации. Регистр 14 ошибок осуществл ет хранение сигналов ошибок и сбоев. Регистр 25 адреса осуществл ет хранение адреса, по которому производитс  обращение к ЗУ. Устройство работает следующим об- разом. Адрес  чейки, к которой необходимо обратитьс , записываетс  в регистр 2 адреса и регистр 2 5 адреса. Единичный сигнал, возникающий на соответствующем выходе деши4ратора 5, поступает в коммутатор 11. Последний задает один из двух режимов работы в зависимости от отсутстви  или наличи  отказов в  чейках накопител  6. При отсутствии отказов в  чейках накопител  6 коммутатор 11 по сигналу от дешй45 атора 5 подключает соответствующий накопитель 6, разреша  запись информации в этот накопитель (режим записи) или чтение информации (режим чтени ), а также разреша  прохождение управл ющих сигналов от блока 19 управлени . Информаци  в накопитель 6 записываетс  с регистра 21 информации через блок 13. При считывании содержимое накопител  6 через элементы ИЛИ 10 поступает в блок 13, определ ющий наличие сбоев или отказов в  чейке подключенного накопител  6. Через элементы ИЛИ 16 информационное слово поступает в регистр 22 информации. При обнаружении сбо  в считываемом слове информации блок 13 формирует сигнал ошибки, поступающий в блок 19 управлени , который информирует процессор (не показан) о наличии ошибки. Кроме Того, блок 19 осуществл ет запись ошибки в регистр 14 и запрещает изменение кода в регистре 25 при обращении к ЗУ как данного процессора, так и других устройств. Таким образом, в регистре 25 фиксируетс  адрес  чейки ЗУ, гри обращении к которой в режиме чтени  блок 13 зафиксировал ошибку в считываемом слове информации. При наличии сигнала ошибки, поступившего от ЗУ, процессор последовательно формирует на адресных шинах 1 коды

псевдоадреса, по которым фсрмируютс  сигналы управлени  на выходе дешифратора 7. По данным сигналам, поступающим в блок 19 управлени , у1Ч)авл юшие сигналы обращени  к накопител м 6 не формируютс . По первому коду псавдоадреса блок 19 у15)авлени  подключает элементы И 15 и через элементы ИЛИ 16 сигнал из регистра 14 и при наличии в нем информации о сбое или отказе накопителей блок 19 управлени  подключает выход регистра 25 через элементы И 26 и элементы ИЛИ 16 к входам регистра 22 информации,

Акализиру  адрес  чейки ЗУ, по которой 1фоиасаиел сбой или отказ, процессор определ ет отказавший накопитель. Информацию об отказавшем накопителе выдает процессе, устанавлива  соответствующий триггер в регистре 12 состо ний накопителей в единичное состо ние. Запись в регистре 12 осуществл етс  по управл ющему сигналу управлени , формирующемус  на выходе дешифратора 7.

Введение регистра 25 позвол ет

угростить аппаратно-программные средства ifioiteccopa, так как не требуетс  дополнительного введени  в его состав программно-доступного регистра адреса , необходимого дл  хранени  кода адреса  чейки ЗУ, к которой проводилось обращение,; что особенно важно при построении мультипроцессорных вычислителных систем. Кроме того, введение данного регистра позвол ет также процессору щэовести диагностику адресно-инф рмационного тракта системы, а также части оборудовани  ЗУ. Действительно при обращении к  чейке ЗУ в этом регистре фиксируетс  данный адрес. Считыва  и сравнива  его с адресом, хранимым на внутренних гфограммно-доступных регистрах процессора, можно определить отказ оборудовани , обеспечивающего работоспособность этого тракта с точность до элемента или группы элементов, от- нос щихс  к одному разр ду адреса.

Claims (1)

1. Авторское свидетельство СССР № 762O3S, кл. Q 11 С 29/ОО, 1978 (щэототип).

/