SU762038A1

SU762038A1 - Запоминающее устройство с автономным контролем i

Info

Publication number: SU762038A1
Application number: SU782694833A
Authority: SU
Inventors: Viktor V Slyusar; Viktor S Stashko; Nikolaj M Tokarev
Original assignee: Viktor V Slyusar; Viktor S Stashko; Nikolaj M Tokarev
Priority date: 1978-11-21
Filing date: 1978-11-21
Publication date: 1980-09-07

Description

Изобретение относится к запоминающим устройствам.

Известно запоминающее устройство с автономным контролем, содержащее накопитель, разрядный вход и выход которого подключены к блоку кодирования и блоку декодирования соответственно, первый и второй регистры, элементы ИЛИ, И [1].

Недостаток этого устройства — отсутствие информации о характере отказа.

Наиболее близким по технической сущности к предлагаемому является запоминающее устройство с автономным контролем, содержащее накопители, регистр адреса, первый дешифратор, блок коррекции информации, первую группу элементов ИЛИ, коммутатор, регистр информации и блок управления, причем входы накопителей подключены соответственно к первому выходу блока коррекции информации и входам регистра адреса и коммутатора, входы коммутатора соединены соответственно с выходом первого дешифратора и первым выходом блока коррекции информации, одни из входов которого подключены к выходам элементов ИЛИ первой группы, входы которых соединены с выходами накопителей, выходы

2

регистра, информации подключены к другим входам блока коррекции информации, управляющие входы регистра адреса, накопителей, коммутатора, блока коррекции информации и регистра информации соединены с одними из выходов блока управления, одни из входов которого подключены к управляющим выходам коммутатора и блока коррекции информации [2].

Недостаток устройства — отсутствие информации о характере отказа и месте 10 его возникновения, что приводит к увеличению времени восстановления устройства, т. е. к снижению быстродействия устройства.

Цель изобретения — повышение быстродействия устройства.

Цель достигается тем, что устройство ¹⁵ содержит второй дешифратор, регистр соν стояний накопителей, регистр ошибок, элементы И и вторую группу элементов ИЛИ, причем первый и второй выходы блока коррекции информации подключены к инфор20 мационным входам регистра состояний накопителей и регистра ошибок, выходы которого соединены с первыми входами элементов И, третий выход блока коррекции информации и выходы элементов И подклю3 _;>1 ^ζ'

чены ко входам элементов ИЛИ второй груп- пы, выходы которых соединены со входами регистра информации, вход второго дешиф' ратора подключен к адресному входу устройства, а выход — к другому входу блока управления, управляющие входы регистра, состояний накопителей и регистра ошибок и вторые входы элементов И соединены с

другими выходами блока управления.

На чертеже представлена структурная схема запоминающего устройства с автономным контролем.

Устройство содержит адресные шины 1, соединенные со входом регистра 2 адреса, в состав которого входит регистр 3 номера накопителя и регистр 4 номера ячейки, первый дешифратор 5, накопители 6, каждый из которых содержит регистр 6 , адреса, накопительный модуль 62 и регистр 6₃слова. Устройство также содержит второй дешифратор 7, имеющий вход 8 и выход 9, первую группу элементов 10 ИЛИ, коммутатор 11, регистр 12 состояний накопителей, блок 13 коррекций информации, регистр 14 ошибок, элементы 15 И, вторую группу элементов 16 ИЛИ, имеющих входы 17 и выход 18, блок 19 управления, регистр 20 информации, в состав которого входят регистры 21 и 22 информации соответственно для входящего и исходящего направлений, имеющие вход 23 и выхбд 24.

Входы накопителей 6 подключены соответственно к выходам регистра 2 и коммутатора 11. Входы коммутатора 11 соединены соответственно с выходом дешифратора 5 и первым выходом'блока 13, одни из входов которого подключены к выходам элементов 10 ИЛИ,' входы которых' соединены с выходами накопителей 6. Выходы регистра 20 подключены к другим входам блока 13. Управляющие входы регистра 2, накопителей 6, коммутатора 11, блока 13 и регистра 20 соединены с одними из выходов блока 19, одни из входов которого подключены к управляющим выходам коммутатора 11 и блока 13. Первый и второй выходы блока 13 подключены к информационным входам регистров 12 и 14. Выходы регистра 14 соединены с первыми входами элементов 15 И. Третий выход блока 13 и выходы элементов 15 И подключены ко входам 17 элементов 16 ИЛИ, выходы 18 которых соединены со входами регистра 20. Вход дешифратора 7 подключен к адресным шинам 1, являющимся адресным входом устройства, а выход — к Другому входу блока 19. Управляющие входы регистров 12 и 14 и вторые входы элементов 15 И соединены с другими выходами блока 19. Дешифратор 7 формирует на своем выходе управляющий сигнал при наличии на ёго входе кода псевдоадреса (или адреса 6₂ несуществующей ячейки накопителя). Коммутатор 11 'осуществляет подключение управляющих сигналов, поступающих из блока 19 управления, к соответствующим накопителям 6_а.

⁴

Регистр 12 состояний накопителей предназначен для выдачи визуальной информации о накопителе, в котором произошел сбой.

Блок ГЗ коррекции информации осуществляет кодирование слова информации, поступающего с выхода регистра 21 информации помехоустойчивым кодом (например кодом Хемминга), декодирование считываемого информационного слова из накопителей 62, исправление сбоев в информационном слове с последующей выдачей в регистр 22 информации и формирование сигналов ошибок в информационном регистре 63 слова, и сбоев узлов самого блока. Регистр 14 ошибок осущёствляет хранение сигналов ошибок и сбоев.

Принцип работы устройства заключается в следующем.

Адрес ячейки, к которой необходимо обратиться, записывается в регистр 2 адреса. Единичный сигнал, возникающий на выбранном выходе дешифратора 5, поступает в коммутатор II. Коммутатор 11 задает один из двух режимов работы в зависимости от отсутствия или наличия отказов в ячейках накопителя 6. При отсутствии отказов в ячейках накопителя 6, коммутатор 11 по единичному сигналу от дешифратора 5 подключает соответствующий накопитель 6, разрешая запись информации в этот накопитель (режим записи) или чтение информации (режим чтения), а также разрешая прохождение управляющих сигналов от блока 19 управления. Информация в нако-. пители 6 записывается с регистра 21 информации через блок 13. При считывании содержимое накопителя 6 через элементы 10 ИЛИ' поступает в блок 13. Блок 13 определяет наличие сбоев или отказов в ячейке подключенного- накопителя 6. Через элементы 16 ИЛИ информационное слово поступает в регистр 22 информации.

При обнаружении сбоя в считываемом слове информации блок 13 формирует сигнал ошибки, поступающий в блок 19 управления, который информирует процессор (на чертеже не показан) о наличии ошибки. Кроме того, блок 19 управления осуществляет запись ошибки в регистр 14 ошибок. При наличии сигнала ошибки процессор подает на адресные шины 1 код псевдоадреса, по которому формируется управляющий сигнал на выходе дешифратора 7. По этому сигналу, поступающему в блок 19 управления, управляющие сигналы к накопителям 6 не формируются. Блок 19 управления подключает элементы 15 И и через элементы 16 ИЛИ сигнал из регистра 14 ошибок поступает в регистр 22 информации. Процессор, анализируя состояние регистра 14 ошибок,' определяет место сбоя (накопитель 6 или блок 13); выдает сигнал аварии, если отказал блок 13; определяет характер сбоя в накопителях 6, исправляемый или неисправляемый блоком 13. В случае исправляемого

5

762038

отказа в считываемом слове информации процессор в зависимости от информации (управляющая или неуправляющая), хранимой в накопителях 6, может переписать содержимое ячеек неисправного накопителя в резервный накопитель (в первом случае) или не заместить отказа (во втором случае). При отказе,накопителя, входящего, например, в состав центра коммутации сообщений в зависимости от рода информации хранимой в устройстве (управляющая или не относящаяся к управлению), процессор или выдает сигнал аварии (управляющая информация), или передает сообщение в канал связи, ставя в конце текста признак искажения. Корректировка искаженного сообщения на приемном конце линии связи производится оператором.

При принятии решения процессором о перезаписи информации из отказавшего накопителя 6 в резервный, процессор информирует оператора об отказе в накопителе, устанавливая соответствующий триггер в . регистре 12 в единичное состояние. Запись в регистр 12 осуществляется по управляемому сигналу дешифратора 7. Управление коммутатором 11 осуществляется программой.

Предлагаемое устройство позволяет уменьшить время восстановления· запоминающего устройства после отказа более чем в 3 раза по сравнению с известным, за счет получения оператором информации об отказе конкретного узла устройства. Кроме того, значительно увеличивается эффективная емкость устройства за счет его адаптации к характеру сбоев и отказов накопителей и оборудования устройства.

Claims

Формула изобретения

Запоминающее устройство с автономным контролем, содержащее накопители, регистр адреса, первый дешифратор, блок коррекции информации, первую группу элементов

ИЛИ, коммутатор, регистр информации и блок управления, причем входы накопителей подключены соответственно к первому выходу блока коррекции информации и входам регистра адреса и коммутатора, входы комму₅ татора соединены соответственно с выходом первого дешифратора и первым выходом блока коррекции информации, одни из входов которого подключены к выходам элементов ИЛИ первой группы, входы которых соединены с выходами накопителей, выходы ю регистра информации подключены к другим входам блока коррекции информации, управляющие входы регистра адреса, накопителей коммутатора, блока коррекции информации и регистра информации соединены с одними из выходов блока управления, одни из вхо⁵ дов которого подключены к управляющим выходам коммутатора и блока коррекции информации, отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит второй дешифратор, регистр о состояний накопителей, регистр ошибок, элементы И и вторую группу элементов ИЛИ, причем первый и второй выходы блока коррекции информации подключены к информационным входам регистра состояний на. копитслей и регистра ошибок, выходы ко¹ торого соединены с первыми входами элементов И, третий выход блока коррекции информации и выходы элементов И подключены ко входам элементов ИЛИ второй группы, выходы которых соединены со вхо₀ дами регистра информации, вход второго дешифратора подключен к адресному входу устройства, а выход — к другому входу блока управления, управляющие входы регистра состояний накопителей и регистра ошибок и вторые входы элементов И соеди* нены с другими выходами блока управления.