(54) РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮЩЕЕ Изобретение относитс к запоминающим устройствам. Известно устройство по основному авт. св. № 803014, содержащее регист адреса, выходы которого подключены к входам двух рабочих и резервного блоков пам ти, первый и второй комму таторы, входы которых подключены к соответствующим выходам рабочих блоков пам ти, а управл ющие входы - к управл ющему выходу регистра адреса, сумматор, первые входы которого подключены к выходам второго коммутатора , а вторые входы - к выходам резер ного блока пам ти, блок контрол , вход и выход которого подключены соответственно к первым входам и управл ющему входу третьего коммутатора , генератор тактовых импульсов, элементы И, первые входы которых подключены к выходам третьего коммутатора , вторые входы - к выходу генератора тактовых импульсов, а выход УСТРОЙСТВО вл етс выходом устройства, выходы первЬго коммутатора подключены к входам блока контрол , а выходы второго коммутатора - ко входам сумматора I . Недостатками этого устройства вл ютс больщое врем проверки устройства , так как проверка предполагает последовательное во времени суммирование каждого из трех блоков пам ти , и большие временные затраты на контрольное суммирование массивов при передаче высокодостоверной информации . Эти временные затраты обусловлены тем, что в р де типов пам ти возможно при одной неисправности по вление ошибок в нескольких разр дах информации одновременно (например, в жгутовой пам ти), при этом на выходе устройства возможно по вление неверной информации, вследствие ограниченной эффективности схемы контрол . Указанные недостатки снижают быстродействие устройства. Цель изобретени - повышение быс действи устройства. Поставленна цель достигаетс тем что в резервированное запоминающее устройство введены схемы сравнени по числу разр дов устройства, первые и вторые входы которых-подключены к выходам первого коммутатора и сумматора соответственно, третьи входы к выходу генератора тактовых импульсов , а выходы вл ютс одними из выходов устройства. На чертеже приведена функциональна схема предложенного устройства. Устройство содержит регистр адреса 1, один из разр дов 2 которого служит дл занесени признака обраще ни к первому 3 или второму А рабочим блокам пам ти, резервный блок па м ти 5, в который занесена сумма по модулю два информации с одинаковыми адресами из рабочих блоков пам ти 3 и 4, первый коммутатор 6, второй коммутатор 7, блок контрол 8, сумматор 9, генератор тактовых импульсов 10, третий коммутатор П, элементы И (по числу разр дов устройства ) 12, схемы сравнени (по числу разр дов устройства) 13. Выходы блоков пам ти 3 и 4 и один из выходов регистра 1 ( вл ющийс разр дным выходом разр да 2 регистра l) подключены соответственно ко входам коммутаторов 6 и 7. Входы сумматора 9 подключены соответственно к выхода блока пам ти 5 и коммутатора 7. Вход блока контрол 8 подключены к выход коммутатора 6. Входы коммутатора 1 1 подключены соответственно к выходам блока контрол 8, коммутатора 6 и сумматора 9. Входы элементов И 12 подключены к выходам генератора так товых импульсов 10 коммутатора. 11. Выходы элементов И 12 вл ютс выходами устройства. Первые и вторые вхо схем сравнени 13 подключены к выходам первого коммутатора 6 и сумматор 9 соответственно. Третьи входы схем сравнени подключены к выходу генера тора тактовых импульсов 10. С выходов схем сравнени 13, вл ющихс одними из выходов устройства, снимаю с сигналы неисправности. Работа запоминающего устройства происходит следующим образом. Адрес чейки, к которой необходим обратитьс , записываетс в регистр 1, в один из разр дов 2 которого заноситс признак обращени к первому 3 или второму 4 рабочему блоку пам ти . Если обращение производитс к блоку 4, то считанна с него информаци через коммутатор 6 поступает на входы блока контрол 8, коммутатора 11 и схемы сравнени 13. Одновременно на сумматор 9 поступает информаци , считанна по тому же адресу с блока 5 и через коммутатор 7 с блока 3. Сумма по модулю два информации, считанной с блоков 3 и 5, поступает на входы коммутатора 1 1 и схем сравнени 13. Если блоком контрол 8 не зарегистрировано искажений информации, поступающей с выхода коммутатора 6, то блок контрол вырабатывает сигнал, разрешающий прохождение этой информации через коммутатор I1. Если результат контрол отрицательный, то через коммутатор 11 на входы элементов И 12 поступает информаци с выхода сумматора 9. На элементах И 12 тактовым импульсам происходит выделение считываемой информации . Одновременно с выделением информации на элементах И 12 по тактовым импульсам в схемах сравнени 13 сравниваетс информаци из блока 4, поступающа с выхода коммутатора 6, с суммой по модулюдва информации из блоков 3 и 5, поступающей с выхода сумматора, Таким образом, с высокой достоверностью производитс одновременный контроль информации из всех трех блоков пам ти 3-5. Это позвол ет при считывании информации с Одного рабочего блока пам ти (.при проверках) сделать заключение об исправности всего резервированного устройства. При этом врем проверки сокращаетс более чем в три раза и упрощаетс алгоритм проверки не требуетс суммировани информации). При исправности всех трех блоков пам ти 3-5 с помощью схем сравнени можно сделать вывод о достоверности передаваемой информации также без суммировани , т.е. без дополнительных временных затрат. В известном устройстве суммирование в некоторых случа х необходимо (если возможны отказы большой кратности), поскольку достоверность обнаружени блоком контрол отказов большой кратности меньше.единицы. Если схемы сравнени зафиксировали неисправность одного из блоков пам ти, то дл повьш1еШ1Я достоверности передачи информации