SU943843A1 - Запоминающее устройство с самоконтролем - Google Patents

Description

Изобретение относитс  к эапоминающим устройствам и может быть использовано в цифровых электронных вычислительных машинах с повышенными требован1| ми к надежности . Известно запоминающее устройство , в котором контроль осуществл в етс  программными средствами, при этом отказавший накопитель исключаетс  из пользовани  l. Недостатком этого устройства  вл етс  уменьшение эффективной емкости пам ти при наличии отказа. Наиболее близким техническим решением к изобретению  вл етс  запоминающее устройство с самоконтролем , содержащее накопители, селекто ры данных, блок контрол , регистр данных, блок формировани  контрольного разр да, блок хранени  данных, блок хранени  адресов, в котором от казавшему накопителю назначаетс  об ласть самых старших адресов запоминающего устройства, недоступна  про грамме, после чего выполн етс  диаГ ностика отказавшего накопител  L23. Недостатками этого устройства  вл ютс  низка  надежность вследствие необходимости применени  слож-. ных аппаратных средств, а также сни- i жение эффективной емкости пам ти при обнаружении дефектов в накопителе. Целью изобретени   вл етс  повышение надежности устройства. Поставленна  цель достигаетс  тем, что в запоминающее устройство с самоконтролем , содержащее основные накопители , селекторы данных, формирователь контрольных сигналов, блок контрол  по нечетности, регистр данных , резервный и дополнительный накопители , причем первые входы регистра данных, резервного и дополнительного накопителей  вл ютс  соответственно информационным, управл ющим и адресным входами устройства, первый выход резервного накопител  соединен с первыми входами основных накопителей, выходы которых подключены к одним из входов первого селектора данных, выход которого соединен с входом блока контрол  по нечетности , первый выход которого подключен к второму входу регистра данных, выход которого соединен с первым входом второго селектора данных, вторым входом резервного накопител  и входом формировател  контрольных сигналов , выход которого подключен ко вторым входам основных накопителей, третьи входы которых соединены с другим йходом первого селектора данных и первым входом дополнительного накопител , второй и третий входы и первый выход которого подключены соответственно к второму и третьему выходам и третьему входу резервного накопител , четвертый и п тый выходы которого соединены соответственно с вторым и третьим входами второго селектора данных, выход которого  вл етс  информационным выходом устройства , введены блок анализа ошибок и блок управлени  режимов, первый и второй входы которого подключены к первому и второму выходам блока анализа ошибок, первый и второй входы которого соединены соответственно с первым входе дополнительного накопител  и с вторым выходом блока контрол  по нечетности, третий и четвертый входы блока управлени  Режимом подключены соответственно к второму и третьему входам дополнительного накопител , третий выход блока анализа ошибок  вл етс  контрольным выходом устройства.

При этом блок управлени  режимом содержит дешифратор, группу селекторов данных и схему сравнени , один из выходов которой соединен с одним из входов дешифратора, выходы которого подключены соответственно к первым входам селекторов данных группы , одни из входов схемы сравнени   вл ютс  первым входом блока, вторые входы селекторов данных группы объединены и  вл ютс  вторым входом блока, третьим входом и выходом которого  вл ютс  соответственно.третьи входы и выходы селекторов данных группы. Другие входы схема сравнени  и дешифратора  вл ютс  четвертым входом блока управлени  режимом.

При этом блок анализа ошибок содержит счетчик и регистр номера накопител , первый и второй входы и выход которого  вл ютс  соответственно первым и вторым входами и первым выходом блока, вторьм и третьим выходами которого  вл ютс  вы ходы счетчика, вход которого соединен с вторым входом регистра номера накопител .

На фиг.1 изображена функциональна  схема предложенного устройства, на фиг.2а, 26, и 2в - соответственно функциональные схемы резервного накопител , дополнительного накопител  и блока управлени  режимом; на фиг.З - функциональна  схема блока анализа ошибок.

Устройство содержит (см.фиг.1) Я (где N - целое число) основных накопителей 1-3, резервный накопитель 4, дополнительный накопитель 5, блок 6

анализа ошибок, первый селектор 7 данных, блок 8 контрол , по нечетности , регистр 9 данных, второй селектор 10 данных, формирователь 11 контрольных сигналов и блок 12 управлени  режимом.

На фиг.1 обозначены адресный 13 и управл кюоан 14 входы, информационные выход 15 и вход 16 и контрольный выход 17 устройства.

Резервный накопитель, предназначеный дл  хранени  наиболее часто используеких данных и дл  замены неислравного основного накопител , содержит (фиг.2а) первую матрицу 18 элементов пам ти, содержащую М строк (где М - целое число), первый 19, второй 20. и третий 21 элементы ИЛИ, первый 22, второй 23 и третий 24 элементы И, первый 25, второй 26 и третий 27 элементы задержки и элемент НЕ 28. На фиг.2а обозначены входы 29-32 и выходы 33-37 резервного накопител .

Дополнительный накопитель, предназначенный дл  хранени  старших адресов наиболее часто используемых данных, содержит (фиг.2б) вторую матрицу 38 элементов пам ти,.узел 39 определени  активности, первую 40, вторую 41 и третью 42 схеки сравнени . На фиг.2б обозначены входы 4345 и выходы 46-48 дополнительного накопител .

Блок управлени  режимом содержит (фиг.2в) дешифра ор 49, четвертую схему 50 сравнени  и группу селекторов 51-53 данных. На фиг.2в обозначены первый 54, второй 55, третий 56 и четвертый 57 входы и выход 58 блока.

Блок анализа ошибок содержит (фиг.З) счетчик 59 и регистр 60 номера накопител . На фиг.З обозначены первый 61 и второй 62 входы, первый 63, второй 64 и третий 65 выходы блока.

Устройство работает следующим образом .

Сигнал чтени  с входа 14 устройства (фиг.1) через вход 29 накопител  4 (фиг.2а) поступает на вход элемента ИЛИ 20, на выходе которого формируетс  сигнал чтени  адресов из матрицы 38 элементов пам ти. Этот сигнал с выхода 35 поступает на вход 45, при этом происходит чтение из всех  чеек матрицы 38 (фиг.26) элементов пам ти, в колонке, номер которой определен младшей частью адреса Адреса строк из всех  чеек строк матрица 38 элементов пам ти с одноименных выходов поступают на первые входы соответствующих схем 40-42 сравнени , где они сравниваютс  с старшей частью адреса (адресом строки ) . Совпадение (единичный сигнал

на выходе одной из схем 40-42 сравнени ) означает, что данные наход тс  в матрице 18 (фиг.2а). Сигналы с вьосодов схем 40-42 сравнени  через выход 47 (фиг. 26) и вход 56 блока;. 12 (фиг.2в) поступгиот на первые входы селекторов 51-53. При отсутствии оишбки счетчик 59 (фиг.З) установлен в нуль, и по нулевому сигналу , поступающему с его первого выхода 64(см, фиг.З) через второй вход 55 блока 12 (фиг.2в) на вторые входы селекторов 51-53, на их выходы проход т сигналы с их первых входов на все входы элемента ИЛИ 19 (фиг.2а) и на входы матрицы 18 элементов пам ти , где ОНИ вл ютс  управл ющими сигналами выбора строки (номер  чейки в строке определен младшими разр дами адреса на (М-ь4)-м входе матрицы 18). Если среди этих сигналов есть единичн 1й, на выходе элемент ИЛИ 19 формируетс  единичный сигнал, по которому на выходе элемента И 22 формируетс  сигнал чтени  данных из матрицы 18 элементов пам ти, поступающий на вход элемента задержки 27 и (М-«-2)-й вход матрицы 18 элементов пам ти,: по которому из нее происходит чтение данных. Считанные данные через выход 36 блока 4 (фиг.2а) поступают на второй вход второго се лектора 10 (фиг.1) и по единичному сигналу на его третьем входе, формируемому на выходе элемента задержки 27 (фиг.2а) выдаютс  на выход 15 (фиг.1) устройства.

Если на входах элемента ИЛИ 19 (;фиг.2а) только нулевые сигналы (т.е. нет данных в накопителе 4), то по нулевому сигналу на его выходе инвертированному элементом НЕ 28, на выходе элемента Ji 24 формируетс  сигнал чтени  из основных накопителей 1-3 (фиг.1). Этот сигнал с выход 33 блока 4 (фиг.2а) поступает на первые входы накопителей 1-3 и происходит чтение из них данных, которые поступают на входы селектора 7. Там выбираютс  данные из одного из накопителей 1-3, нс лер которого определен частью старших разр дов адре-г еа, поступающих на (Ы+1)-й вход селектора 7. Остальные разр ды адреса поступгиот на третьи входы накопителей 1-3, данные с выхода первого 13 которых поступают на вход блока 8, с первого выхода которого они подаютс  через регистр 9 на первый вход селектора 10 и на второй вход накопител  (фиг.1). Нулевой сигнал с выхода элемента ИЛИ 19 (фиг.2а) через элемент И 22, элемент задержки 27 и выход 37 накопител  4 поступает на третий вхо селектора 10 (фиг.1). По этому сигналу данные с первого входа селектора 10 передаютс  на выход 15 устройства . По сигналу чтени  формируетс  сигнал записи в матрицу 38 эл««ентов пам ти (фиг.26), по которому в. нее записываетс  старша  часть адреса (адрес строки) в  чейку, номер которой определ етс  младшей частью адреса (т.е. совпада  с ее номером в строке соответствующего из накопителей 1-3 (фиг.1). Нс -iep строки в матрице 38 элементов пам ти определ етс  узлом 39 (фиг.26). При записи данные со входа 16 (фиг.1) устройства занос тс  в регистр 9, с выхода которого они поступшот на второй вход накопител  4 и вход формировател  11, где формируетс  контрольный разр д. По сигналу записи на выходе 33 накопител  4 (фиг.2а) формируетс  сигнал записи в накопители 1-3, а на выходе элемента ИЛИ -20 (фиг.2а). формируетс  сигнал чтени  адресов из матрицы 38 элементов пам ти. Происходит запись данных в один из накопителей 1-3, поступающих туда с выхода формировател  11, и чтение адресов из матрицы 38 элементов пам ти. Если адрес, по которому производитс  запись, находитс  в матрице 38 элементов пам ти (фиг.26), то запись данных производитс  и в накопитель 4 (фиг.1).

Если при чтении данных из накопителей 1-3 возникнет-ошибка, котора  будет обнаружена в блоке 8 (фиг.1),то с его второго выхода сигнал поступает на второй вход 62 (фиг.З) блока 6. По этому сигналу счеТчик 59 устанавливаетс  в единицу, а в регистр 60 с первого входа 61 блока 6 заноситс  .часть разр дов адреса (номер неисправного из накопителей 1-3). В дальнейшем запомингиощее устройство работает следующим образом.

Claims (2)

1.Патент США № 3800294, кл. 340-172.5, опублик. 1974.

2.Патент США 3796996,

кл. 340-172.5, опублик. 1974 (прототип ).