SU936035A1 - Резервированное запоминающее устройство - Google Patents

Description

(54) РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

1

Изобретение относитс  к запоминающим устройствам.

Известно резервированное запоминающее устройство, содержащее модули пам ти, щины интерфейса, блоки анализа и управлени  1.

Недостатком этого устройства  вл ютс  большие аппаратурные затраты.

Наиболее близким по техническому решению к предложенному  вл етс  резервированное запоминающее устройство, содержащее модули пам ти, узел реконфигурации, узел выборки модул , узел управлени  цеп ми реконфигурации, устройство отображени , узел контрол  по паритету 2.

Недостатком этого устройства  вл етс  то, что логический адрес каждого модул  пам ти жестко св зан с логическими адресами предыдущих модулей пам ти и вли ет на логические адреса последующих модулей пам ти. Это приводит к тому, что при исключении неисправного модул  пам ти автоТйатически мен ютс  логические адреса и последующих модулей пам ти, что делает невозможным использование информации в них. Кроме того, исключенный модуль пам ти становитс  недоступным процессору.

что делает невозможными тестовые проверки этого модул  пам ти. Количество резервных модулей пам ти в этом устройстве задаетс  с помощью перемычек, а сами резервные модули пам ти процессору в нормальном

5 режиме работы недоступны. Это делает невозможным оперативное изменение количества резервных модулей пам ти, например, в св зи с изменением класса решаемых задач. Кроме того, в этом устройстве сложный интерфейс св зи с процессором. Указанные

обсто тельства снижают надежность этого устройства.

Цель изобретени  - повышение надежности устройства.

Поставленна  цель достигаетс  тем, что

15 в резервированное запоминающее устройство , содержащее блоки пам ти, подключенные к блоку выборки информации и блоку управлени , и блок диагностики, первые вход и выход которого соединены соответственно с первым выходом и входом блока

20 управлени , вторые вход и выход которого соединены соответственно с выходом и первым входом блока выборки информации, а третий вход блока управлени   вл етс  входом устройства, введены коммутатор

входных данных, коммутатор адресных сигналов и накопитель, входы которого подключены к выходам коммутатора входных данных и коммутатора адресных сигналов и третьему выходу блока управлени , а выход - к вторым входам блока выборки информации и блока диагностики, входы коммутатора адресных сигналов соединены с четвертым выходом блока управлени , вторым выходом блока диагностики и входом устройства, входы коммутатора входных данных подключены к п тому выходу блока управлени  и входу устройства.

На фиг. 1 изображена структурна  схема резервированного запоминающего устройства; на фиг. 2 - функциональна  схема блока выборки информации; на фиг. 3 - функциональные схемы блока диагностики и блока управлени .

Устройство содержит блок 1 диагностики, блок 2 управлени , блок 3 выборки информации , блоки 4,.N пам ти (где N - целое число), коммутатор 5 адресных сигналов , накопитель 6, состо щий из N регистров , коммутатор 7 входных данных Устройство имеет вход 8.

Блок 3 выборки информации содержит элементы И 9, элементы И-НЕ 10 и элемент ИЛИ 11.

Блок 2 управлени  содержит узел 12 приоритета, формирователь 13 временных интервалов, регистр 14 входных данных, формирователь 15 контрольных разр дов, регистр 16 адреса, регистр 17 выходных данных, контрольный регистр 18, распределитель 19, узел управлени  20, выходной коммутатор 21.

Блок диагностики 1 содержит дещифратор 22 направлений, управл ющий регистр 23, регистр 24 сбойного адреса и коммутатор 25.

Устройство работает следующим образом.

При включении питани  блок 2 управлени  вырабатывает серию управл ющих сигналов , по которым в накопитель 6 записываетс  начальное распределение блоков 4 по математическим адресам. Адрес начального распределени  и данные начального распределени  поступают в накопитель 6 из блока 2 управлени  через соответствующие коммутаторы 5 и 7. В результате начального распределени  каждому математическому адресу блока 4 ставитс  в соответствие единственный заранее определенный дл  данного адреса блок 4, который и будет доступен при обращении по заданному математическому адресу. Далее блок 2 переводит коммутатор 5 в режим приема старших разр дов адреса с входа 8 устройства , а накопитель 6 - в режим считывани  информации, после чего устройство ожидает запроса на использование.

При обращении к устройству процессор (не показан) выставл ет на входе 8 адрес, данные (при операции записи), код операции и сигнал запроса на обращение. Старшие разр ды адреса поступают в блок 2 и через коммутатор 5 - в накопитель 6. При этом по этому адресу происходит считывание слова из накопител  6, которое

поступает в блок 3. Если хот  бы в одном разр де считанного слова имеетс  единична  информаци  и соответствующий блок 4 имеетс  в наличии, то блок 3 вырабатывает сигнал, подтверждающий доступность адресуемого объема пам ти, который поступает

в блок 2. Получив этот сигнал, а также сигнал запроса на обращение от процессора, при условии, что поступивший от процессора адрес не входит в зону адресов блока 1 диагностики, блок 2 управлени  выдает в

5 блок 3 потенциал выборки. По этому  отенциалу блок 3 выдает потенциалы выборки тем блокам 4, которым в считанном из накопител  6 слове соответствуют единицы. После этого блок 2 осуществл ет обращение к блокам 4 в соответствии с заданным алгоритмом . Все необходимые адресные, етробовые и другие сигналы поступают ко всем блокам 4 из блока 2.

В том случае, если блок 2 не получит от блока 3 сигнал подтверждени  доступности адресуемого объема пам ти, устройство уведомл ет процессор о неправильной адресации путем, например, задержки сигнала окончани  операции обращени  либо другим способом, что вызывает в процессоре прерывание по соответствующему признаку.

0 Если при обращении к устройству схемами контрол , наход щимис  в блоке 2, будет обнаружена оцгибка, блок 2 выдает в блок 1 диагностики строб, по которому в блоке 1 диагностики фиксируетс  состо ние устройства в момент обнаружени  ошибки. Блок 2 уведомл ет процессор об ощибке либо выдачей контрольного бита, либо иным способом. Процессор при этом может начать выполн ть программу обработки прерывани  по ошибке.

Записыва  предварительно в управл ющий регистр 23 блока 1 диагностики признак обращени  к какому-либо из остальных регистров блока 1 диагностики, процессор затем читает состо ние соответствующего регистра. Таким же образом, записыва 

5 предварительно в управл ющий регистр 23 блока 1 диагностики признак обращени  к накопителю 6 и адрес конкретного слова, процессор может прочитать содержимое всего накопител  6. Определив по старшим разр дам адреса, записанного в регистрах

° блока 1 диагностики, математический адрес блока 4, при обращении к которому была обнаружена ощибка, и име  распределение блоков 4 по математическим адресам, процессор определ ет физический неисправный

, модуль 4, а затем производит программным способом реконфигурацию пам ти устройства .

Реконфигураци  пам ти устройства производитс  путем изменени  содержимого

накопител  6. При этом в управл ющий регистр 23 блока 1 диагиостики предварительно записываетс  признак обращени  к накопителю 6 и адрес  чейки, содержимое которой нужно изменить. Затем производитс  запись в накопитель 6 информации, котора  поступает с входа 8 через коммутатор 7.

Предложенное устройство позвол ет сократить потери информации при перераспределении пам ти, упростить внешний интерфейс пам ти, оперативно измен ть количество резервных блоков пам ти, ускор ть тестовые проверки пам ти, производить тестовые проверки неисправных блоков пам ти под любыми логическими адресами. Кроме того, предложенное устройство обеспечивает контроль и сохранность информации при перераспределении пам ти.

Claims (2)

1.Патент США № 4150428, кл. 364-200, опублик. 1979.

2.Патент США № 3803560, кл. 340-172.5, опублик. 1974 (прототип).