JPS63285650A - メモリー・アドレス信号を制御するシステムおよび方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリー制御システムに関し、特に異なる容
量のメモリー・ボードまたはメモリー・アレイを収受す
るためのメモリーにおけるメモリーのアドレス指定のた
めの改善されたシステムに関する。更にまた、本発明は
、ダイナミック・メモリー・アレイの構成可能性に基い
て作動する改善されたメモリー制御システムに関する。

〔従来の技術および解決しようとする問題点〕一般に、
コンピュータの記憶装置においては、ボードのバックプ
レーンの多重メモリー・アレイのアドレス・レンジは、
メモリー・アレイが異なる容量のメモリーと置換するた
め変更される事に注意を必要とする比較的複雑な方式を
用いて設定されている。現在ある記憶装置は、異なる容
量のメモリー・ボードの置換えを容易に許容するもので
はない。現存するシステムにおいて、もし異なる大きさ
のアレイを同じバックプレーンにおいて使用しようとす
るならば、一般に適正な動作が行なわれるように、従わ
なければならない多くの特別な規則がある。これらの規
則を用いて使用し得るメモリー・アレイの形態を提供す
る時でも、論理的メモリー・アドレス空間においてｒホ
ール（ｈｏｌｅ）　Ｊがしばしば生じる。これらホール
は、脱落したメモリー・ページを追跡するのに余分なメ
モリー空間および時間を要するというオペレーティング
・システムに対して余分な負担を課す。

（目的） 従って、本発明の目的は、最小限の構成側により多くの
メモリー・アレイ・サイズが同じメモリーのバックプレ
ーン領域に存在することを許容するダイナミック・メモ
リー・アレイ構成システムを提供することにある。

本発明の別の目的は、上記の目的に従う如き、アドレス
空間における最小限のホール数が存在する改善されたメ
モリー制御システムの提供にある。

本発明の他の目的は、オペレータの助けを必要とするこ
となくメモリー・アレイの復号をセットアツプするソフ
トウェア制御を用いるメモリー・アレイの構成の容易度
をもたらすための改善されたメモリー制御システムの提
供にある。

本発明の更に他の目的は、システムの構成が非常に容易
であり、所期のオペレータのセットアツプが最小限で済
み、かつメモリー・アレイ（ボード）の容量における様
々な変化を許容するため容易に修正可能である全ての航
記目的に従う如きメモリー制御システムの提供にある。

〔問題点を解決するための手段〕

本発明の上記および他の目的、特徴および利点を達成す
るため、改善されたシステムおよび関連するメモリー制
御のための方法が提供される。

本発明のシステムおよび方法は、色々なメモリー・アレ
イ・サイズが同じメモリーバックプレーン領域に収容さ
れることを許容する。

本発明の手法は、コンピュータのソフトウェア（あるい
は同様のハードウェア）がシステムにおける最も大きな
メモリー・アーレイのサイズを見出し、次いでそれに基
いてメモリーのバンク即ちアレイの信号のため用いられ
るより高い順位のアドレス・ビットをシフトすることに
より復号を設定することを可能にする。特定の多数のメ
ガバイトの復号に基き、本文に開示する実施態様に従っ
て、最も大きな容量のメモリーの容量が大きくなればな
る程、より高い復号が設定され、またこのため、より高
い順位のアドレス・ビットへのシフトが大きくなる。ア
ドレス・ビットの順位の高さは変更即ちシフトされ、メ
モリーのバックプレーンにおける各メモリー・アレイ即
ちボードを、例えば４．８．１６あるいは３２メガバイ
ト（ＭＢ）の境界に復号することを可能にする。

本発明の一特質によれば、中央処理装置から接続され得
る如き入力アドレス・バスおよび各々が多数のアレイ・
バンクを含む複数のメモリー・アレイからなる記憶装置
の間のメモリー・アドレス信号の結合を制御するための
メモリー制御システムが提供される。この記憶装置は、
複数のメモリー・アレイと対応する複数のコネクタを備
えたメモリー・バックプレーン領域を介してアドレス指
定される。メモリー・アレイは、例えば４または８ＭＢ
の如き異なる記憶容量のものでよい。より高い順位のア
ドレス・ビットの上記のシフト動作は、本発明に従って
、各々が多数のアドレス入力およびアドレス出力を有す
る複数の段を備えたマルチプレクサ装置からなるアドレ
ス・シフタ装置によって行なわれる。

このマルチプレクサ装置は、更に、アドレス信号の結合
を制御するための制御入力を有する。

全てのメモリー・アレイの最も大きな容量のメモリー・
アレイにより決定される制御信号を確立するための手段
が設けられる。この制御信号は、メモリーバックプレー
ンの１つ以上のジャンパあるいは他の形式の選択手段に
より確保することができる。この制御信号によれば、前
記マルチプレクサ装置は、メモリー・アレイの容量制御
信号に従ってシフトされるバックプレーン領域に対し異
なる入力アドレス・バス信号を与えるように制御される
。このマルチプレクサ装置に対する制御信号は、例えば
、４または８ＭＢのアレイを用いる時８メガバイトの境
界について復号を行なうことができる。この制御信号は
、４メガバイトの復号から８メガバイトの復号まで制御
を切換える時少なくとも１つのアドレス位置だけアドレ
ス信号におけるシフトを生じる。

本システムの更に別の特徴によれば、バックプレーンの
アドレス・バスは、本発明の一実施態様においては、バ
ンク復号のための少なくとも１つのアドレス場所および
アレイ復号のための望ましくは３つのアドレス場所を有
する。各メモリー・バンクは、それぞれ数バイトの複数
のワードにマツプされた多数の場所を有する。

このバックプレーンのアドレス・バスはまた、ワード復
号のためのアドレス場所とバイト復号のためのアドレス
場所とを含む。マルチプレクサ装置は、制御信号が開示
された実施例においてはマルチプレクサ装置により４つ
までの異なるアドレスの選択を行なう２制御ビツトの形
態を呈する２通信号でよい制御信号から制御することが
できる。これら４つの選択は、例えば、４．８．１６お
よび３２Ｍ　Ｂの境界と対応し得る。

本発明の更に別の特徴によれば、各メモリー・アレイと
関連しかつ比較されるべき第１と第２のアドレス入力を
有するコンパレータ装置が提供される。このコンパレー
タ装置と関連しているのは、各々特定のメモリー・アレ
イを識別するための予め定めたアレイ・コードを規定す
るバックプレーン領域における装置である。このアレイ
・コードは、コンパレータ装置の第１のアドレス入力と
接続され、バックプレーン領域のアドレス信号はコンパ
レータ装置の第２のアドレス入力と接続されている。コ
ンパレータ装置は、等しい比較結果に基いて出力アレイ
選択信号を生じる。

更に、少なくとも１つのバックプレーン領域のアドレス
信号を受取って出力バンク選択信号を生じるバンク・デ
コーダが含まれる。このバンク・デコーダは、２つのバ
ックプレーン領域アドレス信号を復号する容量を有する
。またメモリー・アレイと関連しているのは、予め定め
たアドレス信号をバンク・デコーダと接続するための１
つの位置と、前記の予め定めたアドレス信号をコンパレ
ータ装置と接続するための別の位置とを有するジャンパ
装置形態を呈する接続装置である。

本発明の多くの他の目的、特徴および利点については、
添付図面に関して以降の詳細な記述を読めば明らかにな
るであろう。

〔実施例〕

以下に記述する。実施態様における本発明のアドレス指
定方式は、全てのメモリー・アレイの最も大きな容量の
メモリーのサイズに基〈アドレスのシフトに依存する。

復号は、この最も大きな容量のアレイのサイズに基いて
設定される。復号は、バックプレーン領域に対してシフ
タを介して送られるアドレス線の順位を変更することに
より変更される。

先ず、複数のメモリー・アレイｌＯ、メモリー・コント
ローラ２０およびこれまた第１図に示される中央処理装
置３０を含む汎用システムの図示について第１図を参照
する。第１図に示されるように、メモリー・コントロー
ラ２０においては、アドレス・、シフタ２５が略図的に
示されている。

このアドレス・シフタ２５は、全て以下に更に詳細に記
述するように、制御信号に従ってＣＰ　Ｕ　３０からバ
ックプレーン領域２８へ与えられるアドレスをシフトす
る。この制御信号は、最も大きな容量のメモリー・アレ
イの決定により確保される。

第１図はまた、バックプレーン領域２８とメモリー・コ
ントローラ２０間の如きコネクタＣ１ならびにメモリー
・アレイ１０がそれぞれ接続するバックプレーン領域２
８におけるコネクタを示している。メモリー・アレイ１
０は、典型的にはメモリー・ボードと呼ばれ、また更に
ボードがバックプレーン領域２８におけるコネクタにプ
ラグインするメモリー・スロットに収容されるものであ
る。

バックプレーン領域２８およびメモリー・アレイｌＯに
ついては、次にメモリー・ボードｌＯの概略図の第３図
を参照する。第３図の特定の実施例においては、ボード
０〜７として識別される８つのメモリー・ボードがある
。第３図はまた、アドレス・バス１２およびデータ・バ
ス１４を示している。バックプレーン領域２８において
は、アドレス線ならびにデータ線は、第３図に略図的に
示されるように、各アドレスおよびデータ線１３．１５
によって全てのボードと接続する。第３図は、簡単にす
るため一木の線としてこれを示している。しかし、アド
レス線およびデータ線は、実際には所要数のアドレス・
ビットおよびデータ・ビットを提供するため多数のビッ
ト線からなっている。典型的には、メモリー・アレイ・
ボードにおける同様なコネクタと係合するバックプレー
ン領域２８における１つの多重ピン・コネクタがある。

このコネクタは、同図に開示する実施態様においては、
スロット即ちアレイ・コードを提供するため第３図に１
６で示される３つのターミナルを有する。８つのボード
があるため、特定のボードを表わすコードを提供するた
めには３ビツトが必要となる。１つのメモリー・アレイ
・ボードにプラグインすると、特定のコードがこのボー
ドにおいて直接アクセス可能である。

典型的なボードは第３図に示されている。これらコード
は、適当なバイアス抵抗および論理的電圧レベルを用い
ることにより簡単な方法で確立することができる。第３
図におけるスロット即ちアレイ・コード１６については
、コードが以下において更に詳細に述べるコンパレータ
１８と接続されるように示された第２Ａ図を参照された
い。

次に、メモリー・アレイの詳細ならびにアドレス・シフ
タ２５およびバックプレーン領域２８の更なる詳細の表
示について第２Ａ図および第２Ｂ図を参照する。バック
プレーン領域２８においては、バスとなるアドレス線Ｂ
ＡＬＯ〜ＢＡＬ２６と呼ばれる一連のアドレス線が示さ
れている。

第２Ａ図はアドレス線Ｂ’Ａ　Ｌ２１　ＮＢＡ　Ｌ２６
を示し、第２Ｂ図はアドレス線ＢＡＬＯ〜ＢＡＬ２０を
示している。

第２Ａ図および第２Ｂ図においては、唯１つのメモリー
・アレイｌＯが示されている。しかし、第１図に示され
る如く複数のこのようなアレイがそのアドレス指定信号
をバックプレーン領域２８から受取ることが理解されよ
う。更にまた、各メモリー・ボードと関連しているのは
、第２Ａ図に示されるコンパレータ１８、ならびにこれ
も第２Ａ図に示される如きバンク・デコーダ２２である
。このため、各メモリー・アレイｌＯと関連しているの
はコンパレータであり、その出力がボード選択信号を生
じる。また、各メモリー・アレイｌＯと関連しているの
は、特定のメモリー・アレイ・バンクに対して復号を行
なうデコーダ２２である。

これと関連して、第２Ｂ図において、メモリー・アレイ
ｌＯは、４つの個々のバンクＩＯＡ〜１０Ｄと呼ばれる
４つの個々のランダム・アクセス・メモリーからなる如
くに示されている。

メモリー・バンクＩＯＡ〜ＩＯＤの各々は、２メガバイ
トの記憶域を提供する。各メモリー・バンクは、８バイ
ト中のワード°×２５６にワードを！（共するように構
成された１グループのダイナミックＲＡＭである。これ
らダイナミック等の各々は、８バイト巾であることに加
えて、８ビツトからなる各バイトを有し、このため合計
で２メガバイトの記憶容量を提供する。

ダイナミックＲＡＭにより構成されたメモリー・アレイ
においては、アドレスのあるものを用いてＲＡＭ自体を
アドレス指定する。２５６にのＲＡＭの場合は、１８の
アドレスが必要となる。

このことは、列の選択のため９アドレス、また行の選択
のため９アドレスを使用するものが第２Ａ図に示されて
いる。このため、第２Ｂ図においては、アドレスＢＡＬ
Ｏ〜ＢＡＬ２はバイトの選択のためのアドレスの３ビツ
トを提供する。これは、各ＲＡＭの８バイト間で選択す
る。次はアドレスＢＡＬ３〜ＢＡＬＩＩである。これら
の９ビツトは、行のアドレス選択のためである。次はア
ドレスＢＡＬ１２〜ＢＡＬ２０である。これらの９ビツ
トは列アドレス選択のためである。

ＲＡＭが６４ビツトのワード即ち８バイト巾を提供する
よう構成されると、このため４ＭＢの記憶域を得るため
には２バンクのＲＡＭが必要となる。このことは、バン
クの復号のために１つのアドレス・ビットしか必要とし
ないことになる。しかし、８ＭＢのアレイの場合は、２
つのアドレス・ビットを用いて、ボードが２５６にのＲ
ＡＭで構成されるものとすれば、４バンクの内の１つを
復号する。もし１６Ｍ　ＢのアレイがＩＭＢのＲＡＭと
共に使用されるならば、このためＲＡＭに対して更に２
つのアドレスを、即ち行の選択のための１つおよび列の
選択のための１つを必要とすることになり、２バンクか
ら１バンクを復号するためには１つのアドレスが必要と
なる。この方式は、１６Ｍ　Ｂのアレイの場合について
第４図に示されている。第４図はまた、４および８ＭＢ
のアレイに対するアドレス指定動作を示している。

第２Ａ図および第２Ｂ図のバスとなるアドレス線につい
ては、第４図をも参照する。再び、第４図は行と列の選
択と共にバイトの選択を行なうアドレスＢＡＬＯ〜ＢＡ
Ｌ２０を示している。このため、メモリーのバンクのど
れがボードにおいてアクセスされるべきかを復号し、ま
たバックプレーン領域においてどのボード即ちアレイを
選択すべきかを復号するためより高い順位のアドレスを
残す。４ＭＢのメモリー・ボードの場合は、２バンクの
内の１つを復号するため１つのアドレスしか必要でなく
、またもし８スロツトのバックプレーン領域があるなら
ば、次の３つの上位のアドレスが２進スロット即ちアレ
イ・コード番号と比較されて、アドレス指定するアレイ
を復号する。これもまた第４図に示されている。４ＭＢ
アレイの場合には、バンクの復号のため１つのアドレス
線しか必要でないが、８ＭＢアレイの場合には、バンク
の復号のためには２つのアドレスが必要であることに注
意されたい。１６Ｍ　Ｂアレイの場合には、バスとなる
アドレス線ＢＡＬ２１およびＢＡＬ２２は、第４図に示
される如く別の列および行のアドレス指定のため使用さ
れるビットである。

第４図はまた、バスとなるアドレス線 ＢＡＬ２３、ＢＡＬ２４およびＢＡＬ２５をスロットの
復号のための３ビツトとして示している。このことは、
全ての容量−のメモリー・アレイのためのボードに妥当
する。更に、第４図においては、１６Ｍ　Ｂのアレイの
場合、バスとなるアドレス線ＢＡＬ２６が２バンクの内
の１つに対してバンク復号のため使用されることが示さ
れている。

１６ＭＢのアレイの場合には、ＩＭＢのＲＡＭが使用さ
れ、このため１６Ｍ　Ｂの全容量を完了するために２バ
ンクしか必要°としないことが判るであろう。

前に示したように、アドレス・シフタ２５の動作は、使
用される最も大きな容量のメモリーにより制御される。

もしシステムにおける最も大きなアレイが４ＭＢアレイ
であるならば、メモリー・コントローラは、第５図にお
いて欄（ａ）に示されるように、バックプレーン領域２
８に対しＣＰｔＪアドレスを与える。しかし、アドレス
・シフタ２５は、バックプレーン領域のアドレス線（Ｂ
ＡＬ）に対して与えられたアドレスを第５図の欄（ｂ）
および（Ｃ）に示されるものへ変更するよう制御するこ
とができる。これらの欄はそれぞわ、８ＭＢおよび１８
ＭＢの復号を表わし、与えられたＣＰＵアドレスをバッ
クプレーン領域のバスであるアドレス線へ与える。第５
図において、これらのアドレスがアドレス・シフタ２５
に対して入力に与えられたものと同じものであることに
注意されたい。

これらのメモリー・ボードの製造に際して、選択装置は
製造時点においてセットされる。

ごのことは、第２Ａ図において、図示した異なるりτ−
ミナル、即ち３４で示される如きハードウェアまたはソ
フトウェアの制御のため回路網３２により信号を接続す
るためのターミナルＪ１〜Ｊ３を跨いでブリッジするた
め用いられるジャンパＪによって示される。コントロー
ル・ボックス３４からは、アドレス・シフタに接続する
２木の制御線Ｃ１およびＣ２があることが判る。第２Ａ
図の実施態様では、アドレス・シフタ２５がマルチプレ
クサ３６により構成され、こねにおいては、このマルチ
プレクサを通った信号の制御は線Ｃ１およびＣ２上の信
号による。これら信号は、「１」または「０」である２
通信号である。

これは、マルチプレクサ３６の４つの復号された条件を
もたらす。この点に関して、線Ｃ１およびＣ２に現われ
る信号にジャンパの配置を関連付ける以下の表を参照さ
れたい。下表はまた、メガバイト復号境界を示している
。

なし　　　　　　ＯＯ４ＭＢ ＪＩ　　　　　　　Ｏｌ　　　　８／／Ｊ２　　　　　
　１　　　　０　　　１６／／Ｊ３　　　　　　１　　
　　１　　　３２／１使用されるジャンパが存在しない
時、このことは４メガバイトの境界復号を示している。

ジャンパのブリッジ・ターミナルＪ１を使用した場合の
みが８ＭＢの復号を示している。ジャンパ・ブリッジ・
ターミナルＪ２を使用した場合のみが１６Ｍ　Ｂの復号
を示している。接点Ｊ３Ｘジャンパのみのブリッジング
は、何がメモリー・ボードの最も大きな容量であるかが
一旦決定されると、製造時点において設定される。

第２Ａ図に開示された実施態様におけるマルチプレクサ
３６が５つのセグメント即ち３６Ａ〜３６Ｅを有する。

これらのセグメントの各々が、制御線Ｃ１およびＣ２に
おいて課された４つの異なる条件に対する４つの入力を
有し、１つの出力を有する。５つのセグメント３６Ａ〜
３６Ｅからの出力線がバックプレーン領域のバスとなる
アドレス線ＢＡＬ２２〜ＢＡＬ２６と接続する。ＣＰＵ
のアドレスが各セグメントの４つの入力の内僅かに３つ
と接続されることが判る。このため、第２Ａ図に示され
たマルチプレクサの実施態様においては、これがイ１か
に３つのメモリーの容量復号条件の復号を行なう。

マルチプレクサ３６については、次に第５図を参照し、
同図では再びバス化アドレス線、特により高い順位のア
ドレス線Ｂ、ＡＬ２１〜ＢＡＬ２７が示されている。第
５図は、アドレスがアレイに対するバス化アドレス線上
で伝送される方法が変更し得ることを示している。特に
、バス化アドレス線ＢＡＬ２３〜ＢＡＬ２５に接続され
る信号に注意されたい。これら信号は、４メガバイトの
復号境界であるか、８メガバイトの゛復号境界であるか
、あるいは１６メガバイトの復号境界であるかどうかに
従ってシフトされる。アドレスＡ２２〜Ａ２４が４メガ
バイト復号に妥当し、アドレスＡ２３〜Ａ２５が８メガ
バイト復号に妥当し、アドレスＡ２４〜Ａ２Ｂが１６メ
ガバイト復号に妥当することが判る。

バックプレーン領域３８の出力側では、場所ＢＡＬ２３
〜ＢＡＬ２６からのバスのアドレス線信号がコンパレー
タＱの片側に接続することが判る。

また、アドレス線ＢＡＬ２２からの信号が接続手段３８
によりコンパレータＩ８または２入力デコーダ２２と接
続する。デコーダ２２に対する入力信号の一方または両
方がアクティブな状態にあるかどうかに従って、２バン
クの内の１つあるいは４バンクの内の１つを復号するか
に従ってデコーダ２２からの妥当な２つまたは４つの出
力が生じ得る。゛ 第２Ａ図に示される接続手段３８については、これが第
２Ａ図においてジャンパＪＡおよびジャンパＪＢとして
示される２対のジャンパからなることが判る。ジャンパ
ＪＡは４ＭＢのボードに組付けられるが、ジャンパＪＢ
は８ＭＢのボードに組付けられる。更に、マルチプレク
サ３６は３組の入力を持つように示されるが、第２Ａ図
に示される回路は僅かに４ＭＢおよび８ＭＢの復号を対
処するためであることも判るであろう。

別の論理回路が必要となるが、第２Ａ図においては、１
６Ｍ　Ｂの復号に関しては記述されない。

この１６Ｍ　Ｂの復号は、線ＢＡＬ２１およびＢＡＬ２
２がメモリー・ボードと接続することを必要′とし、こ
のため別の論理回路がこれを実施するために必要とされ
る。この論理回路は、特に第２Ａ図において示されない
。しかし、第２Ａ図は、４ＭＢおよび８ＭＢの復号に関
する動作を完全に示している。

以下は、特に全ての４ＭＢアレイを用いる場合、あるい
は、全ての８ＭＢアレイを用いる場合、あるいはまた４
ＭＢおよび８ＭＢのアレイを混合する場合に関する記述
である。

もしメモリー・スロットが全て４ＭＢアレイで占められ
るならば、このボードは各々組付けられたジャンパＪＡ
を有する。このことは、アドレス線ＢＡＬ２２からの信
号が直接コンパレータ１８と接続することを意味する。

他のジャンパＪＡは、デコーダ２２に対する入力の１つ
を接地し、従ってデコーダ２２のみがアドレス線ＢＡＬ
２１からのアドレス信号に応答する。

これは、第５図の欄（ａ）に示される如き４ＭＢの復号
境界における場合である。４ＭＢ復号の場合は、ＣＰＵ
のアドレスＡ２６が「０」であり、線ＢＡＬ２２からの
信号が実質的に線４１におけるコンパレータの他の０の
入力と比較される。

次にコンパレータに対するものは、線ＢＡＬ２３〜ＢＡ
Ｌ２５からの信号である。これらは、ＣＰＵのアドレス
信号Ａ２２〜Ａ２４であり、それぞれメモリー・ボード
即ちメモリー・アレイに対する復号を行なう。最後に、
ＣＰＵのアドレスＡ２５と対応する信号は線ＢＡＬ２６
からのものであり、これは再び０となり、コンパレータ
１８に対する他の入力における線４２と比較される。コ
ンパレータに対する線４１と４２の間の他の３つの入力
は、第３図の説明と関連して前に触れた３つの線であり
、アレイ即ちスロット・コード線１６として識別される
。

ＣＰＵがこのスロット・コードと対応するコードを持つ
アドレスを与える時、コンパレータ１８において検出さ
れた比較結果が存在し、第２Ａ図においてボード即ちア
レイの選択信号として識別された出力信号を生じる。こ
の信号は、線４３により接続してバンク・デコーダ２２
を使用可能状態にする。この信号はまた、メモリーから
ＣＰＵへ戻るよう駆動されるデータを使用可能状態にす
る如きメモリー・ボードにおける別の回路と接続するこ
とができる。また、コンパレータ１８からの出力は、逆
にＣＰＵと接続されて、示された詐りの特定のアドレス
について実際にこれが妥当なアドレスであることを示す
ボード選択が存在する旨をＣＰＨに対して表示する。

次に、全てのボードが８ＭＢのボードであることにしよ
う。メーカはターミナルＪ１に跨がってジャンパＪを挿
入し、これによりマルチプレクサ３６に対する異なる入
力を生じる。これは、線Ｃ１およびＣ２における両方の
前の「０」ではなく、回路コードをＣ１＝０およびＣ２
＝１に変更する。このため、アドレスを第５図の欄（ｂ
）に示されたものへ実質的にシフトする。これは、８Ｍ
Ｂの復号に対するものである。

８ＭＢの復号の場合は、マルチプレクサ３６を介しかつ
直接アドレス線ＢＡＬ２１において、それぞれ対応する
バスであるアドレス線ＢＡＬ２１〜ＢＡＬ２６における
ＣＰＵアドレスＡ２１　ＮＡ２６が与えられる。

更に、これらの８ＭＢボードの各々においては、ＪＡジ
ャンパではなくＪＢジャンパが組付けられる。このこと
は、線ＢＡＬ２１およびＢＡＬ２２が直接デコーダ２２
に対する２つの入力と接続することを意味する。このた
め、第４図に示されるように、８ＭＢのアレイに対する
復号である４バンクの内の１つのバンク復号１．を生じ
る。

８ＭＢのアレイが２バンクではなく４バンクを持つこと
想起されたい。

他のジャンパＪＢは、°コンパレータ１８のＱ側におけ
る最も低い入力である線４７を接地する。

メモリー・アレイ復号のためのコンパレータ１８に対す
るアドレス入力は、バスであるアドレス線ＢＡＬ２３〜
ＢＡＬ２５からコンパレータ１８と接続されるＣＰＵア
ドレス信号Ａ２３〜Ａ２５を含む。また、バスであるア
ドレス線ＢＡＬ２６によりコンパレータ１８のＱ側にお
いてその最後の入力と接続されるＣＰしアドレスＡ２６
が存在する。

１６Ｍ　Ｂの復号の場合は、前に示したように、第２Ａ
図には示されないが第５図の欄（Ｃ）に示された信号を
生じるための別の回路がある。

本例においては、アドレス線信号ＢＡＬ２１およびＢＡ
Ｌ２２はメモリー・アレイと接続して、合計１０列およ
び行の選択アドレスを生じる。その時、ｃｐｕアドレス
Ａ−２４〜Ａ２６は、コンパレータ１８と接続するアレ
イ選択信号として機能する。ＣＰＵアドレスＡ２３は、
バンクの復号のため使用され、論理回路によりバンク・
デコーダ２２と接続されることになる。

次にマルチプレクサ３６が８ＭＢの復号のため制御され
るアドレス・シフタ状態に戻って、もし４ＭＢのアレイ
がシステムにおいて用いられるならば、回路は適当なア
ドレスが４ＭＢ相当のアドレスのみに応答することを調
べるように作動する。この点に関して、第５図の欄（ｂ
）を参照されたい。しかし、４ＭＢのボード自体は、ジ
ャンパＪＢではなくジャンパＪＡが組込まれている。こ
のため、８ＭＢの復号において使用されるこの４ＭＢボ
ードにおいては、ジャンパＪＡが組込まれ、バンク、・
デコーダ２２がアドレス線ＢＡＬ２１からのアクティブ
な状態の入力を１つだけ有することを意味する。アドレ
ス線ＢＡＬ２２はデコーダ４７と接続する。コンパレー
タ１８のＰ側に対する線４１が論理値０である故に、線
ＢＡＬ２２と接続する線４７は、この線もまた論理値「
０」である時比較を生じるのみである。線ＢＡＬ２２上
の論理値「１」はコンパレータ１８に比較を生じず、こ
のためアレイ即ちボードの選択信号を生じることがない
。

このように、ＣＰＵはシステムの初期化に対するアドレ
ス信号を伝送して、ボード毎にメモリー空間の使用可能
度をテストする。この４ＭＢボードのテストにおいては
、線ＢＡＬ２２上の信号が「１」である状態で接続され
たどのアドレス信号もボードが選択されないことを示す
ことになる。この信号は、再び線４４によりＣＰＵと接
続されて実質的にアドレス障害を表示し、テストされた
この特定のアドレスについては使用できる記憶域がない
ことを意味する。この記憶域は、８メガバイトの復号に
おいて１つの４ＭＢボードしか組込まれていない故に使
用できず、またこのためこのアドレス空間にはホールが
あることをＣＰＵに対して直ちに表示する。

別の使用構成においては、線４４によりＣＰＵに対し信
号を戻す代りに、ＣＰＵはアドレスに書込みを行なった
後同じアドレスから読出しを行なうことによりメモリー
・アレイをテストすることができる。もし読出した情報
が書込まれた情報と対応しなければ、この情報もまたこ
れが使用できないアドレスである旨のＣＰＵに対する表
示となる。このように、ＣＰＵはメモリー空間の使用可
能度を照会することができる。

バンク・デコーダ２２については、第２Ａ図において４
つの出力を持つように示される。

しかし、デコーダに対する入力の内１つのみがアクティ
ブな状態にある時、４つの出力の内の２つからの選択の
みが行なわれることが理解されよう。８ＭＢのアレイの
場合は、４つの全ての線がアクティブな状態にあり、そ
のため４バンクの内の１つか第２Ｂ図における４バンク
＋０Ａ〜ＩＯｃの１つの如く選択することができる。

４ＭＢのメモリー・アレイの場合には、出力の２つのみ
がアクティブな状態にあり、僅かに２つのアレイのバン
クの内１つを選択する。第２Ａ図に示されるバンク可能
化信号は、本文では述べなかった別のメモリー回路と接
続することができ・る。例えば、このバンク可能化信号
は、列および行のアドレスの選択のため、標準信号ＣＡ
Ｓおよび（または）ＲＡＳの如きメモリー・タイミング
信号を使用可能状態にするため論理ゲートにおいて使用
することもできる。

木発明の更に別の実施態様においては、メモリー・アレ
イの各々が僅かに１つのメモリー・アレイを持つことが
てきる。この例においては、本明細書の第２Ａ図に示さ
れるデコーダ２２の如きバンク・デコーダは必要でない
。

本発明の一実施態様について記述したが、当業者には、
本発明の他の多くの実施例および変更例が頭書の特許請
求の範囲に記載した如き木発明の範囲内に該当すること
が明らかであろう。

【図面の簡単な説明】

第１図は記憶装置および関連する制御装置を示す全体ブ
ロック図、第２Ａ図および第２Ｂ図はアドレス・シフタ
およびメモリー・アレイを示すメモリーのバックプレー
ン領域の回路ブロック図、第３図は各メモリー・ボード
をアドレス指定するデータを伴ったアレイ即ちスロット
・コートを示す概略図、および第４図および第５図は本
発明のアドレス・シフト概念の説明に役立つ関連図であ
る。 １０・・・メモリー・アレイ、１２・・・アドレス・バ
ス、１３．１５・・・データ線、１４・・・データ・バ
ス、１６・・・ターミナル、１８・・・コンパレータ、
２０・・・メモリー・コントローラ、２２・・・バンク
・デコーダ、２５・・・アドレス・シフタ、２８・・・
バックプレーン領域、３０−・・中央処理装置、３２・
・・回路網、３４・・・コントロール・ボックス、３６
・・・マルチプレクサ、３８・・・接続手段、４１．４
３．４４．４５．４７．４８．５０・・・線。 ＦＩＧ、２Ａ ＦＩＧ、３

Claims (1)

1. 【特許請求の範囲】 １、入力アドレス・バスと、各々が多数のアレイ・バン
   クを含む複数のメモリー・アレイからなりかつ該複数の
   メモリー・アレイと対応する複数のコネクタを備えたメ
   モリー・バックプレーン領域を介してアドレス指定され
   る記憶装置との間を接続するメモリー・アドレス信号を
   制御するメモリー制御システムであって、前記メモリー
   ・アレイが異なる記憶容量を持つことができるメモリー
   制御システムにおいて、各々が多数のアドレス入力と１
   つのアドレス出力とを有する複数のセグメントを備えた
   マルチプレクサ手段を含むアドレス・シフタ手段を設け
   、該マルチプレクサ手段は更に制御入力と、全てのメモ
   リー・アレイの最も大きな容量のメモリー・アレイによ
   り決定される制御信号を確立する手段と、該確立された
   制御信号に従って前記マルチプレクサ手段の信号入力を
   制御する手段と、各マルチプレクサ手段のセグメントか
   らのアドレス出力を対応するバックプレーン・アドレス
   場所に接続する手段とを設け、前記マルチプレクサ手段
   は、前記メモリー・アレイの容量制御信号に従ってシフ
   トされるバックプレーン領域に対し異なる入力アドレス
   ・バス信号を与えるメモリー制御システム。 ２、前記バックプレーンのコネクタが、少なくとも４メ
   ガバイトと８メガバイトの容量のアレイを収容する請求
   項１記載のメモリー制御システム。 ３、前記マルチプレクサ手段に対する制御信号が、４メ
   ガバイトと８メガバイトの両方の アレイを使用する時、８メガバイトの境界において復号
   する請求項２記載のメモリー制御システム。 ４、４メガバイト復号から８メガバイト復号へ制御を変
   更する時、前記制御信号が、少なくとも１つのアドレス
   位置だけアドレス信号におけるシフトを生じる請求項３
   記載のメモリー制御システム。 ５、前記バックプレーン領域が、バンク復号のための少
   なくとも１つのアドレス・ビットと、アレイ復号のため
   の３つのアドレス・ビットとを含むアドレス・バスを有
   する請求項４記載のメモリー制御システム。 ６、各メモリー・バンクが、数バイト毎の複数ワードに
   マップされた多数の場所を有する請求項５記載のメモリ
   ー制御システム。 ７、前記バックプレーン・アドレス・バスもまた、ワー
   ド復号のためのアドレス・ビットとバイト復号のための
   アドレス・ビットとを含む請求項６記載のメモリー制御
   システム。 ８、１つの最も大きな容量のメモリー・アレイから異な
   る最も大きな容量のメモリー・アレイへ制御を変更する
   時、前記マルチプレクサ手段に対する制御信号が、少な
   くとも１つのアドレス位置だけアドレス信号におけるシ
   フトを生じる請求項１記載のメモリー制御システム。 ９、制御信号を確立する前記手段が、前記メモリーのバ
   ックプレーンにおける選択手段を含む請求項１記載のメ
   モリー制御システム。 １０、前記選択手段に従って前記マルチプレクサ手段を
   制御する前記手段が、２進制御信号を前記マルチプレク
   サ手段へ与える手段を含む請求項９記載のメモリー制御
   システム。 １１、前記２進制御信号が、前記マルチプレクサ手段に
   よる４までの異なるアドレス選択を行なうための２つの
   制御ビットを有する請求項１０記載のメモリー制御シス
   テム。 １２、前記選択手段がジャンパ手段を含む請求項１１記
   載のメモリー制御システム。 １３、各メモリー・アレイと関連しかつ比較される第１
   と第２のアドレス入力を有するコンパレータ手段を更に
   設ける請求項１記載のメモリー制御システム。 １４、前記バックプレーン領域が、特定の各メモリー・
   アレイを識別するための予め定めたスロット・コードを
   規定する手段を有する請求項１３記載のメモリー制御シ
   ステム。 １５、前記スロット・コードを前記コンパレータ手段の
   第１のアドレス入力と接続する手段と、バックプレーン
   領域アドレス信号を前記コンパレータ手段の第２のアド
   レス入力へ接続する手段とを設け、前記コンパレータ手
   段は、比較結果が等しい場合に出力アレイ選択信号を生
   じる請求項１４記載のメモリー制御システム。 １６、前記入力アドレス・バスが処理装置と接続され、
   更にアレイ選択信号を処理装置に接続して前記信号を監
   視する手段を設ける請求項１５記載のメモリー制御シス
   テム。 １７、少なくとも１つのバックプレーン領域アドレス信
   号を受取って出力バンク選択信号を生じるバンク・デコ
   ーダを更に設ける請求項１６記載のメモリー制御システ
   ム。 １８、前記バンク・デコーダが、２つのバックプレーン
   領域アドレス信号を復号する能力を有する請求項１７記
   載のメモリー制御システム。 １９、予め定めたアドレス信号を前記バンク・デコーダ
   に接続するための１つの位置と、前記予め定めたアドレ
   ス信号を前記コンパレータ手段へ接続する別の位置とを
   有する接続手段を更に設ける請求項１８記載のメモリー
   制御システム。 ２０、前記接続手段がジャンパ手段を含む請求項１９記
   載のメモリー制御システム。 ２１、予め定めた多重メガバイトの復号境界におけるメ
   モリーのアドレス指定を制御するシステムであって、い
   くつかのアドレス・ビットを含む処理装置のアドレス・
   バスを備えた処理装置と、同様にいくつかのアドレス・
   ビットを有するバックプレーン領域のアドレス・バスを
   備えたバックプレーン領域とを有するシステムにおいて
   、 前記メモリーは、複数のメモリー・アレイ と、該メモリー・アレイを前記バックプレーン領域アド
   レス・バスへ接続する手段と、メモリー・アドレス・コ
   ントローラ手段と、該メモリー・アドレス・コントロー
   ラ手段を前記処理装置のアドレス・バスとバックプレー
   ン領域のアドレス・バスとの間に接続する手段とを含み
   、前記メモリー・アドレス・コントローラ手段は、入出
   力ターミナル及び制御入力を備えたアドレス・シフタ手
   段と、全てのメモリー・アレイの最も大きな容量のメモ
   リー・アレイにより決定される制御信号を確立する手段
   とを含み、該制御信号は、前記アドレス・シフタ手段を
   制御して該手段を通る異なるアドレス・ビット・パター
   ンを選択される制御信号の 状態の関数として前記バックプレーン領域アドレス・バ
   スへ接続する異なる状態を有する、システム。 ２２、前記の最も大きな容量のアレイの容量が増加する
   に伴い、前記アドレス・ビットがより高い順位のアドレ
   ス・ビットへシフトする請求項２１記載のシステム。 ２３、前記アレイのメモリー容量がＮメガバイトおよび
   ２Ｎメガバイトの一方である請求項２２記載のシステム
   。 ２４、前記の最も大きな容量のメモリーがＮメガバイト
   から２Ｎメガバイトへ変化する時、前記アドレス・ビッ
   トが１アドレス空間だけシフトする請求項２３記載のシ
   ステム。 ２５、前記アドレス・シフタ手段が、マルチプレクサ手
   段を含む請求項２１記載のシステム。 ２６、特定の各メモリー・アレイを識別するための予め
   定めたアレイ・コードを規定する手段と、アレイの識別
   コードおよびバックプレーン領域のアドレス・ビットを
   受取り出力アレイ選択信号を生じるコンパレータ手段と
   を更に設けた請求項２５記載のシステム。 ２７、少なくとも１つのバックプレーン領域アドレス信
   号を受取り、出力バンク選択信号を生じるバンク・デコ
   ーダを更に設ける請求項２６記載のシステム。 ２８、予め定めたアドレス信号を前記バンク・デコーダ
   へ接続する１つの位置と、該予め定めたアドレス信号を
   前記コンパレータ手段へ接続する別の位置とを有する接
   続手段を更に設ける請求項２７記載のシステム。 ２９、前記接続手段がジャンパ手段を含む請求項２８記
   載のシステム。 ３０、予め定めた多重メガバイトの復号境界における複
   数のメモリー・アレイに区切られたメモリーのアドレス
   指定を制御する方法であって、 バックプレーン領域に１つのアドレス・ バスを提供し、１つの処理装置のアドレス・バスを有す
   る処理手段を提供し、全てのメモリー・アレイの最も大
   きな容量へのメモリー・アレイにより決定される制御信
   号を確立し、前記制御信号の制御下で前記バックプレー
   ン領域のアドレス・バスに接続するため前記処理装置の
   アドレス・バスからのアドレスをシフトして、異なるア
   ドレス・パターンを選択された制御信号の状態の関数と
   して前記バックプレーン領域アドレス・バスへ接続する
   ステップからなる方法。 ３１、前記最も大きな容量のアレイの容量が増加するに
   伴い、前記アドレス・ビットがより高い順位のアドレス
   ・ビットにシフトする請求項３０記載の方法。 ３２、特定の各メモリー・アレイを識別するための予め
   定めたアレイ・コードを提供し、アレイ識別コードをバ
   ックプレーン領域のアドレス・ビットと比較して出力ア
   レイ選択信号を生じるステップを更に含む請求項３０記
   載の方法。 ３３、少なくとも１つのバックプレーン領域のアドレス
   信号を更に復号して出力バンク選択信号を生じるステッ
   プを更に含む請求項３２記載の方法。