JPS62149093A - 連続したアドレススペ−スを与えるメモリシステム - Google Patents

連続したアドレススペ−スを与えるメモリシステム

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JPS62149093A
JPS62149093A JP61266815A JP26681586A JPS62149093A JP S62149093 A JPS62149093 A JP S62149093A JP 61266815 A JP61266815 A JP 61266815A JP 26681586 A JP26681586 A JP 26681586A JP S62149093 A JPS62149093 A JP S62149093A
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JP
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address
memory
module
line
address space
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JP61266815A
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ダグラス・エレ・マーチン
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Publication date
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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    • G06F12/02—Addressing or allocation; Relocation
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はコンピュータのメモリシステム、より具体的に
言えば、メモリのための連続したアドレススペースを形
成するために、複数の独立したメモリモジュールの間で
アドレススペースを割す当てるコンピュータのメモリシ
ステムに関する。
Ｂ、従来技術及び発明が解決しようとする問題点元来、
コンピュータシステムは複数個のメモリモジュールで構
成されるメモリシステムを含ムのが通例である。ごれら
のメモリモジュールは、アドレスライン、データライン
及び制御信号ラインを含む情報バスによって、中央処理
装置へ接続されている。独立した夫々のメモリモジュー
ルは、メモリモジュール内のメモリ位置を指定するアド
レスライン上の特定のアドレス信号によってアクセスさ
れる。
メモリモジュール中にメモリアドレスを割り当てるため
に幾つかの技術が使われて来た。一つの共通した技術は
メモリモジュールに対してアドレススペースを指定する
ために、ジャンパ線、又は「デュアルインライン」パッ
ケージ・スイッチを使うことである。そのメモリモジュ
ールがｆｆ［パスに接続された時、メモリモジュールは
指定されたアドレススペースの範囲内のアドレスに応答
する。この技術は、新しく加えられるメモリモジュール
のために適宜なアドレススペースを決める際に、既に接
続されているメモリモジュールに対シて既に割り当てら
れたメモリアドレスを決めなければならと言う一つの欠
点を有する。この技術の他の欠点は、メモリチップの容
量を変更することによって、メモリモジュールのサイズ
を増加することが、アドレススペースを指定するための
ジャン４又はスイッチの数が限られているので、可能で
はないことである。他の欠点は、メモリモジュール自身
のメモリ容量を増加する場合に、他のメモリモジュール
のためのメモリアドレスのスペースを全部再割り当てを
行う必要がありうることである。幾つかのメモリモジュ
ールがある場合、上述の作業は単調でたいくつな仕事で
ある。
他の技術として、米国特許第４４１４６２７号はモジュ
ール用の夫々に事前に割り当てられた物理的ナユニット
のメモリアドレスを記憶するため、論理アドレスによっ
てアドレスしうるワードレジスタと、そのユニットが動
作中が否かを表示するための対応フラグ信号とを含むア
ドレス変換テーブルを与えるシステムを開示している。
ジャンパ線を用いる技術と同様に、この技術はアドレス
スペースに対してモジュールの事前割り当てを必要とす
る。
米国特許第３４６９２４１号は、データ処理装置がメモ
リと交信するときに、データ処理装置がメモリセルのア
ドレスを標識的に表わす信号のグループを供給する技術
を開示している。その標識的なアドレスはアクセスされ
るセルの実際のアドレスを発生する変換装置に供給され
る。この技術もまた、アドレススペースの事前割り当て
を必要とする。
Ｃ４問題点を解決するための手段 本発明に従って、複数個のメモリモジュールを含むメモ
リシステムに、連続したアドレススペースが与えられ、
このシステムの各メモリモジュールはメモリモジュール
の大きさ、即ち記憶容量を与える回路を含んでいる。更
に、このシステムは、最初のモジュールに開始アドレス
を割り当て、そして、前に割り当てられた開始アドレス
と前に割り当てられたモジュールの記憶容量とに従って
、後続する残りの各モジュールに開始アドレスを割り当
てるための制御回路を含んでいる。
本発明の第１の実施例では、幾つかのメモリカードが情
報バスに接続されている。プロセッサが直列に置かれた
最初のメモリカードに開始アドレスを与える。各メモリ
カードは、夫々のメモリカードの記憶容量のデータを与
える回路と、開始アドレスを受け取り且つ次に直列的に
置かれたメモリカードへ与えられる次のカードアドレス
ヲ発生するため、カードの記憶容量データとを加算する
制御回路を含んでいる。開始アドレスを受け取ッた後の
各メモリカードはひな菊の花輪（ｄａｉｓｙ　ｃｈ−ａ
ｉｎ　ｆａｓｈｉｏｎ　）のように連続して置かれた次
のカードに開始アドレスを与える。このようにして、連
続したアドレススペースが与えられる。
本発明の第２の実施例では、加算器の各々が個々のメモ
リモジュールに接続されている複数個の加算器を含む主
メモリ制御回路が与えられている。
メモリモジュールは各モジュールの記憶容量データをそ
の加算器に与える。各加算器は、次に直列に置かれてい
る加算器に次のアドレスを与えるために、記憶容量デー
タと開始アドレスとを加算する。加えて、メモリ制御装
置は、特定のメモリモジュールがアドレスされていると
きを決定するために、各メモリモジュールに対してアド
レス比較回路を含んでいる。
第３実施例においても第２実施例で説明したメモリ制御
装置が与えられる。然しなから、第３実ｍ例ではメモリ
モジュールから加算器へのラインが双方向性である。第
１の状態では、記憶容量のデータはメモリモジュールの
関連する加算器へ与えられる。第２の状態では、各メモ
リモジュール中の個々のメモリ位置をアクセスするため
の低位アドレスが与えられる。この双方向性ラインの方
向の制御は各メモリモジュールにゆだねられた制御信号
によって与えられる。高位アドレスのデコードは第２実
施例と同様にメモリ制御装置において遂行される。換言
すれば、メモリモジュールがアドレスされた時に、メモ
リ制御装置のメモリ比軟回路が、それらの関連するメモ
リモジュールの各々に対してメモリモジュール選択を与
える。
Ｄ、実施例 本発明の目的は、動作を開始するときに、システム全体
で連続したアドレススペースを与えるために、独立した
個々のメモリモジュールにアドレスを割り当てることに
ある。第１図及び第２図に本発明の実施例を示す。第１
図は、データバス８及びメモリアレーのアドレスバス２
５にＭＨされたメモリアレー１１を含む独立したメモリ
カード１０のブロック図である。メモリモジュールの開
始アドレスはライン１８を介して加算器１６に与えられ
る。加算器１６は、次に直列に置かれたメモリカードの
ための次の開始アドレスを計算するために、ライン１４
を介してブロック１２からのメモリカードの記憶容量デ
ータと、開始アドレスとを加算する。次の開始アドレス
は次に連続するカード（図示せず）へライン２０を介し
て出力される。また、次の開始アドレスは、ライン２１
を介してアドレス比較ロジック２４へ与えられる。
また、アドレス比較ロジックはライン１８を介して開始
アドレスを受け取って、その特定のメモリカード１０の
アドレススペースを決定する。このアドレススペースは
開始アドレスと、次の開始アドレスまでの（次の開始ア
ドレス自身は含まない）すべてのアドレスを含むよう定
義される。次に、このアドレススペースは、カード選択
信号２６が与えられる時を決めるため、アドレスバス２
７上ニアルアドレスと比較される。アドレス比較ロジッ
クにおいて、ライン２５上のメモリアレーのアドレスが
メモリアレー１１中の記憶位置をアクセスするために与
えられる読み取り／書き込みなどの制御ラインが設けら
れるが、これらは図示されていない。メモリカードの記
憶容量データのブロック１２は読み取り専用メモリか、
−組のジャンパ線かデュアルインライン・スイッチが、
或はメモリカード容量を表わす数値を与える他の任意め
回路素子であってよい。デュアルインライン・スイッチ
か又はジャンパ線の場合、若しメモリアレー１１のサイ
ズを増加するのであれば、スイッチ位置の数、又はジャ
ンパ線の数は、メモリカード容量データが容易に更新出
来るように充分大きい数でなければならない。
第２図はメモリカードのスロット３０．４０．５０．６
０及び７０の位置及び相互接続を示している。これらの
スロット３０．４０．５０．６０及び７０の各々はアド
レスバス３４．７’−タバス６６及びコマンドバス６８
に接続されている。加えて、スロット１　（３０）は開
始アドレスを受け取るためライン３２に接続されている
。この実施例において、開始アドレスはプロセッサカー
ド（図示せず）により与えられる。メモリがプロセッサ
カードにある場合、開始アドレスは、プロセッサのメモ
リにアドレスを割り当てた後に、次に利用可能のアドレ
スである。この開始アドレス情報はスロット３０中のメ
モリカードによって処理され、既に説明したように、ス
ロット２（コネクタ４０）中の次に直列に置かれたカー
ドへ次のアト。
レスをライン４２上に与える。次に、スロット２のメモ
リカード４０はライン５２を介してスロット３のメモリ
カード５０へ次のアドレスを与える。
以下、同様な動作が後続のスロットに行われる。
このようにして、メモリカードの開始アドレスは花輪の
ような態様で割り当てられ、これらのカードの連続アド
レススペースを与える。このアドレススペースは、これ
らのスロットにおけるカード自身が種々の大きさの記憶
容量のものであっても、連続的である。
任意のスロット数で実施しうろことは第２図から明らか
である。第２図に示されているように、各スロットは共
通のアドレスバス６４、データバス３６及びコマンドバ
ス６８に捉続されている一方、各スロットは花輪の連動
のように、順次に次のアドレスラインを持っている。開
始アト−レスに、関するライン３２．４２．５２．６２
及び７２や、アドレスバス３４、データバス３６及びコ
マンドバス３８は単一ラインでも並列ラインでもよいこ
とは当業者には自明のことである。
第３図は、プロセッサカード或は他の中央処理領域に設
置されたメモリ制御装置１００を含む本発明の第２実施
例を示す。メモリ制御装置１００は複数個の加算器１０
２乃至７０６と、複数個の比較器１０７乃至１１１を含
んでいる。コネクタ１５０．１５２．１５４．１５６及
び１５８を含むメモリカードのスロット、スロット１乃
至スロットＮはデータバス１１６、アドレスバス１１８
及びコマンドバス１１９に接続されており、データバス
１１６、アドレスバス１１８及びコマンドバス１１９の
夫々はコネクタ１５０．１５２．１５４．１５６及び１
５８のすべてに共通である。
１川えて、各コネクタ１５０，１５２．１５４．１５６
及び１５８はメモリ制御装置の加算器とアドレス比較回
路とに夫々独立して接続される。
メモリ制御装置１００を参照すると、最初の開始アドレ
スがライン１１２を介して加算器１０６に与えられる。
前述したのと同様に、最初の開始アドレスはプロセッサ
ボードから発生される。ライン１１２上のこの開始アド
レスは、う・イン１２２ヲ介して、スロット１中のメモ
リカードに接続されたコネクタ１５０から発生される記
憶容量データに結合される。ライン１２２の記憶容量デ
ータとライン１１２の開始アドレスは加算器１０６で加
算されて、次のアドレスをライン１４０を介して加算器
１０５へ与える。ライン１２２上の記憶容量データとラ
イン１１２上の開始アドレスはまた、アドレス比較回路
１１１に与えられ、アドレス比較回路１１１を付勢する
ことにより、スロット１に配置された夫々のメモリモジ
ュールのタメのアドレススペースを決定する。ライン１
１４の高位のアドレスラインがアドレス比較ロジック１
１１へ与えられ、ライン１１４上の信号はアドレス比較
ロジックを付勢して、そのメモリモジュールがアクセス
されているか否かを決定する。若しそのメモリモジュー
ルがアクセスされているならば、スロット１中のメモリ
モジュールに信号を与えるために、モジュール選択信号
がライン１２０を介してコネクタ１５０に与えられ、メ
モリモジュールのメモリ位置をアクセスするために、ラ
イン１１８上の低位アドレスを受け取る。
加算器１０５に与えられたライン１４０上の次のアドレ
スは、ライン１４２上の次のアドレスを与えるために、
ライン１２６上の記憶容量データを使って同じようにし
て変換される。加算器１０３乃至１０６の各加算器は、
このようにして夫々の開始アト°レスと記憶容量データ
とを受け取る。加算？ｓ　１０３は、コネクタ１５８を
なむ最終位置のスロワ）Ｎのアドレス比・膜回路１０７
へ次の開始アドレスを出力する。
アドレス比較回路１０７乃至１１１はアドレスバス１１
４に接続され、そして、これらの比較回路はそれらの関
連するメモリモジュールのための開始アドレス及び記憶
容量データを受け取るために独立して個々に接続される
。例えば、アドレス比較回路１１１はスロットｌ中のメ
モリモジュールのためのアドレススペースを決定するた
めに、ライン１１２上の開始アドレスと、そしてライン
１２２上の記憶容量データを受け取る。適当なアドレス
がライン１１４上に受け取られた時、アドレス比較回路
１１１は、そのアドレスをデコードしてスロット１中の
カードを付勢するために、ライン１２０上にカード選択
信号を与え、カードは、データバス１１６上のデータ信
号か、又はコマンドバス１１９上のコマンド信号と共に
、ライン１１８上のアドレス信号を受け取る。アドレス
比較回路１０７乃至１１１の各々はそれらに関連するメ
モリモジュールのメモリアドレスのスペースを与えるた
めに比較回路が関連する夫々のスロットコネクタから記
憶容量データを受け取る。メモリ制御装置１００に高位
のアドレスライン１１４を置くことによって、スロット
コネクタ１５０．１５２．１５４．１５６及び１５８の
各々へ接続されているアドレスラインの数を減らすこと
が出来ることに注意を喚起する必要がある。メモリ制御
装置１００へ独立した記憶容量ライン１２２．１２６．
１３０．１３４及び１６８を与えるために、スロットコ
ネクタ１５０．１５２．１５４．１５６及び１５８の各
々が必要とされる。それに加えて、コネクタ１５０．１
５２．１５４．１５６及び１５８はライン１２０．１２
４．１２８．１３２及び１３６にモジュール選択信号を
独立して受け取る。
第３図のメモリ制御回路は、スロット中の各メモリモジ
ュールのためのアドレス比較回路へ開始アドレスを与え
る花輪形式の連鎖順序が共通の回路板、又は単一の集積
回路上で遂行されるので、個々のメモリモジュール中の
情報をアクセスするために必要なアドレスラインの合計
を減少するという利点を与える。
第４図は、スロット１乃至工４に、おけるメモリモジュ
ールへのアドレスバスラインを更に減少することの出来
る本発明の第３実施例を示す。既に述べたものと同様に
、メモリ制御装置２００は加算器２０３乃至２０６及び
アドレス比較回路２０７乃至２１１を含んでおり、それ
らの加算器及び比較回路は第３図の対応素子と同じよう
に動作する。
図示されたように、最初の開始アドレスはライン２１２
に与えられ、次のアドレスは花輪の態様でライン２４０
．２４２．２４４、及び２４８に与えられる。更に、高
位アドレスラインはライン２１４を介してアドレス比較
回路２０７乃至２１１に与えられる。独立したアドレス
比較回路２０７乃至２１１の各々はスタートアドレスを
メモリ容量データに加えることによって、それらの関連
する夫々のメモリモジュールのためのアドレススペース
を決定する。個々のアドレス比較回路２０７乃至２１１
の出力はスロット１乃至Ｎ中の夫々の関連メモリモジュ
ールに対する、ライン２２０．２２４．２２８．２６２
及び２３６上のモジュール選択信号である。
この実施例における相異はライン２６０．２６２．２６
４．２６６及び２６８によるデータフローが２方向性で
あることである。この実施例において、これらのライン
は、メモリモジュール中のメモリ位置の低位ビットを含
むアドレスバス２１８に接続されている。共通バス２１
９に制御ラインを付加することによって、ライン２６０
．２６２．２６４．２６６及び２６８の方向を特定する
ことが出来る。この実施例において、僅初の方向は、ラ
イン２２２．２２６．２６０．２５４及び２３８上にメ
モリ容量情報を与えるために、メモリモジュールコネク
タ２５０．２５２．２５４．２５６及び２５８から加算
′ａ２０３乃至２０６及びアドレス比較回路２０８乃至
２１１への方向である。
第２の状態において、コマンドバス２１９のコマンド信
号がライン２６０．２６２．２６４．２６６及び２６８
上のデータフローの方向を反転しアドレスバス２１８の
低位アドレスを受け取るようにスロット１乃至Ｎ中のメ
モリを付勢する。記憶容量データはアドレススペースの
開始だけにしカ必要がないから、ライン２２２．２２６
．２３０．２６４及び２ろ８上の記憶容量情報に対する
アドレスバス２１８の多重化はスロット１乃至Ｎ中のメ
モリモジュールのアクセスタイミングには影響を与えな
い。
Ｅ０発明の効果 本発明は複数個の独立したメモリモジュールの間で、ア
ドレススペースを与える場合、以前に割り当てられたメ
モリモジュールのアドレススペースに影響を与えること
なく、簡単な構成で、容易に新規ナメモリモジュールの
メモリ位置を割り当てることが出来る。
【図面の簡単な説明】
第１図は独立したメモリカードのブロック図、第２図は
直列に配列されたメモリモジュールスロットのブロック
図、第３図は直列に配列されたメモリカードスロットに
接続されたメモリ制御回路のブロック図、第４図は直列
に配列されたメモリカードスロットに接続されたメモリ
制御装置を含む他の実施例のブロック図である。 １０・・・メモリカード、１１・・・メモリアレー、１
２・・・記・臆容量データの素子、１６．１０３〜１０
６．２０３〜２０６　・・加算器、２４．１０７〜１１
１．２０７〜２１１・・・アドレス比較回路、２７．６
４．１１４．１１８．２１４．２１８・・・・アドレス
バス、３６．１１６．２１６・・・・データバス、３８
．１１９．２１９・・・・コマンドバス。 出　願　人　　インターナショナル・ビジネス・マシー
ンズ・コーホレーション復代理人　弁理士　　篠　　　
１）　　文　　　雄マドレス ７ＰｕＸ、ノ（人

Claims (3)

    【特許請求の範囲】
  1. （１）記憶容量データを与える手段を各々有する複数個
    のメモリモジュールと、 上記メモリモジュールの最初のモジュールに開始アドレ
    スを割り当て、且つ前に割り当てられた開始アドレス及
    び前に割り当てられたモジュールの記憶容量データとに
    従つて残りのモジュールの各々に開始アドレスを割り当
    てる制御手段と、から成る連続したアドレススペースを
    与えるメモリシステム。
  2. （２）上記制御手段は次のモジュールの開始アドレスを
    与えるために、モジュールの開始アドレスにモジュール
    の記憶容量データを加える加算器を含むことを特徴とす
    る特許請求の範囲第（１）項記載の連続したアドレスス
    ペースを与えるメモリシステム。
  3. （３）上記メモリモジュールの各々はモジュールのアド
    レススペースを決定するために、開始アドレスとモジュ
    ールの記憶容量データとを受け取るアドレス比較手段を
    含むことを特徴とする特許請求の範囲第（２）項記載の
    連続したアドレススペースを与えるメモリシステム。
JP61266815A 1985-12-19 1986-11-11 連続したアドレススペ−スを与えるメモリシステム Pending JPS62149093A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/810,622 US4740916A (en) 1985-12-19 1985-12-19 Reconfigurable contiguous address space memory system including serially connected variable capacity memory modules and a split address bus
US810622 1985-12-19

Publications (1)

Publication Number Publication Date
JPS62149093A true JPS62149093A (ja) 1987-07-03

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ID=25204263

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61266815A Pending JPS62149093A (ja) 1985-12-19 1986-11-11 連続したアドレススペ−スを与えるメモリシステム

Country Status (6)

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US (1) US4740916A (ja)
EP (1) EP0226791A3 (ja)
JP (1) JPS62149093A (ja)
KR (1) KR910000589B1 (ja)
CN (1) CN86107763B (ja)
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