KR910000589B1 - 인접 어드레스 공간을 제공하는 메모리 시스템 - Google Patents

인접 어드레스 공간을 제공하는 메모리 시스템 Download PDF

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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

내용 없음.

Description

인접 어드레스 공간을 제공하는 메모리 시스템
제1도는 개별 메모리 카드의 블록 다이어그램.
제2도는 직렬로 배치된 메모리 모듈 슬롯의 블록 다이어그램.
제3도는 직렬로 배치된 메모리 카드 슬롯에 접속된 메모리 제어 회로의 블록 다이어그램.
제4도는 직렬로 배치된 메모리 카드 슬롯에 접속된 메모리 제어기를 포함하는 또 다른 실시예의 블록 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
10 : 메모리 카드 16 : 가산기
30,40,50,60,70 : 넥스트 어드레스 100,20 : 메모리 제어기
본 발명은 컴퓨터 메모리 시스템에 관한 것으로 특히 메모리에 인접 어드레스 공간(contiguous address space)을 형성하기 위해 여러 개별 메모리 모듈 사이에 어드레스 공간을 할당하는 컴퓨터 메모리 시스템에 관한 것이다.
관례상, 컴퓨터 시스템은 늘 여러 개별 메모리 모듈로 구성된 메모리 시스템을 포함한다. 이 메모리 모듈은 어드레스 라인, 데이타 라인 및 제어 신호 라인을 포함하는 정보 버스에 의해 중앙 처리기로 접속된다. 각 개별 메모리 모듈은, 메모리 모듈내의 메모리 장소를 지정하는 어드레스 라인상의 특정한 어드레스 신호에 의해 엑세스 된다.
메모리 모듈내 메모리 어드레스를 배치하는데 여러 기술이 사용되어 왔다. 보통 사용하는 기술 중 하나는 한 메모리 모듈을 위한 어드레스 공간을 지정하기 위해 점퍼 와이어(Jumper wires) 또는 이중 라인 패키지 스위치를 사용하는 것이다. 그때, 메모리 모듈이 정보 버스로 접속되면, 메모리 모듈은 지정된 어드레스 공간내의 어드레스에 응답한다. 이 기술의 한가지 단점은 새로 가산된 모듈을 위해 적당한 어드레스 공간을 결정하도록 먼저 접속된 메모리 모듈을 위해 먼저 배치된 메모리 어드레스를 결정해야 한다는 것이다. 다른 단점은 점퍼 와이어 또는 어드레스 공간을 지정하는데 이용되는 스위치의 수가 제한되어 있기 때문에 메모리 칩의 용량을 변경시켜 메모리 모듈의 크기를 증가시키는 것이 불가능하다는 것이다. 또 다른 단점은, 메모리 모듈 자체의 메모리 용량을 증가시킴으로 인해 다른 메모리 모듈을 위해서 메모리 어드레스의 전체적인 재배치를 해야 한다는 것이다. 여러 메모리 모듈이 관련되어 있으면, 이것은 매우 싫증나는 작업이 될 수 있다.
또 다른 기술은 명칭이 "메인 메모리 제어 시스템"인 미합중국 특허 제4,414,627호에 발표되었다. 이 시스템은 어드레스 변환 테이블을 구비하는데, 이 테이블은 유니트가 작동하는지를 나타내는 모듈 및 대응하는 플래그 신호용 각 선정된 물리적 유니트 메모리 어드레스를 저장하기 위해 논리 어드레스에 의해 어드레스가 가능한 워드 레지스트를 포함한다. 점퍼 기술에 있어서처럼, 이 기술은 어드레스 공간에 대해 모듈을 선정할 필요가 있다.
명칭이 "비접촉 저장기용 접촉 어드레싱 공급 데이타 처리 장치"인 미합중국 특허 제3,469,241호는, 데이타 처리 유니트가 메모리와 통신할 때, 그것이 상징적으로 메모리 셀(cell)의 어드레스를 나타내는 신호그룹을 공급하는 기술을 발표한다. 상징적 어드레스는 엑세스되는 셀의 실제 어드레스를 발생하는 번역 장치에 인가된다. 다시 이 기술은 어드레스 공간의 선정을 필요로 한다.
본 발명에 따라서, 각 메모리 모듈은 메모리 모듈 용량을 공급하기 위한 회로를 구비하며, 여러 메모리 모듈을 포함하고 있는, 인접 어드레스 공간을 제공하기 위한 메모리 시스템이 발표되었다. 메모리 모듈 용량이란 메모리 모듈 또는 메모리 카드의 용량을 나타내는 수치 정보로 표시되고 또한 이는 메모리 카드 용량 또는 메모리 용량이라고도 칭한다. 먼저 할당된 스타트 어드레스 및 먼저 할당된 메모리 모듈 용량에 따라서 하나의 스타트 어드레스를 제1모듈에 할당하고 기타의 스타트 어드레스들을 각각의 나머지 모듈에 할당하기 위한 제어 회로가 구비된다.
본 발명의 하나의 실시예에서, 여러 메모리 카드가 정보 버스에 접속된다. 처리기는 직렬로 배치된 제1메모리 카드에 스타트 어드레스를 공급한다. 각 메모리 카드는 이 각 메모리 카드의 메모리 용량을 공급하기 위한 회로와 스타트 어드레스를 수신하기 위한 제어 회로를 포함하고, 직렬로 배치된 넥스트 메모리 카드에 공급되는 넥스트 카드 어드레스를 공급하기 위해 자신의 카드의 메모리 용량을 더한다. 스타트 어드레스를 수신한 다음 각 메모리 카드는 데이지 화환(daisy chain) 모양의 직렬로 배치된 넥스트 카드로 스타트 어드레스를 공급한다. 이런 방식으로, 인접 어드레스 공간이 마련된다.
제2의 실시예에서, 각각 개별 메모리 모듈에 접속된 여러 가산기를 포함하는 주 메모리 제어 회로가 구비된다. 메모리 모듈은 각 모듈의 메모리 용량을 갖는 가산기를 제공한다. 각 가산기는 메모리 용량을 직렬로 배치된 넥스트 가산기에 넥스트 어드레스를 제공하기 위해 스타트 어드레스에 결합시킨다. 부가적으로, 메모리 제어기는 특정한 메모리 모듈이 언제 어드레스되고 있는지를 판정하기 위해 각 메모리 모듈에 대한 어드레스 비교 회로를 구비한다.
제3의 실시예에서, 제2의 실시예에 기술된 메모리 제어기가 구비된다. 그러나, 메모리 모듈로부터 가산기로 연장된 라인은 양 방향성이다. 제1방향에서, 메모리 용량은 메모리 모듈의 각 가산기로 공급된다. 제2방향에서, 각 메모리 모듈내 개별 메모리 장소를 엑세스하기 위해 저위 어드레스가 공급된다. 이 양 방향성 라인의 방향 제어는 각 메모리 모듈로 가는 제어 신호에 의해 제공된다. 고위 어드레스 데코딩은 제2실시예에서와 같이 메모리 제어기상에서 수행된다. 즉, 메모리 제어기상의 메모리 비교 회로는 어드레스될 때 각 메모리 모듈을 선택한다.
본 발명의 목적은, 초기 전력 부하에 따라서 전체의 인접 어드레스 공간을 마련하기 위해서 어드레스를 개별 메모리 모듈에 할당하는 것이다. 제1도 및 제2도는 본 발명의 한 실시예를 도시한다. 제1도는 데이타 버스(8) 및 메모리 어레이 어드레스 버스(25)에 접속된 메모리 어레이(11)를 포함하는 개별 메모리 카드(10)의 블록 다이어그램이다. 메모리 모듈에 대한 스타트 어드레스는 라인(18)에서 가산기(16)에 공급된다. 가산기(16)는 라인(14)상의 블록(12)으로부터의 메모리 카드 용량을 직렬로 배치된 넥스트 메모리 카드에 대한 넥스트 스타트 어드레스를 산정하기 위해 스타트 어드레스에 결합시킨다. 넥스트 스타트 어드레스는 직렬로 배치되어 넥스트 카드(도시되지 않음)로 가는 라인(20)상의 출력이다. 메모리 카드 용량은 또한 라인(21)에 의해 어드레스 비교 논리(24)에 공급된다. 어드레스 비교 논리는 또한 라인(18) 상으로 스타트 어드레스를 수신하고 가산기(16)와 같은 메모리 카드 용량에 수신된 스타트 어드레스를 가산시켜 넥스트 스타트 어드레스를 계산한다. 그래서, 어드레스 비교 논리는 연합 메모리 어레이(11)에 대한 어드레스 공간(즉 어드레스 레인지)을 결정할 수 있다. 이 어드레스 공간은 스타트 어드레스 및 넥스트 스타트 어드레스까지의 모든 어드레스를 포함하도록 한정되어 있다. 이 어드레스 공간은 카드 선택 신호(26)가 공급되는 때를 판정하기 위해 어드레스 버스(27) 상에서 유용한 어드레스와 비교되며, 라인(25) 상에는 메모리 어레이 어드레스가 메모리 어레이(11) 내의 메모리 장소를 엑세스하도록 제공된다. 리드/라이트 등과 같은 제어 라인이 또한 설치되는데 이는 도시되어 있지 않다. 메모리 카드 용량 블록(12)은 리드 온리 메모리, 점퍼 셋트(a set of jumpers), 이중-인-라인 스위치 또는 메모리 카드 용량을 나타내는 숫자를 제공하는 임의 회로 소자일 수 있다. 종래의 기술에 공지되어 있듯이, 이중-인-라인 스위치는 복수의 스위치 소자를 포함하는데, 이들 스위치 각각은 온 및 오프 위치에 수동으로 설정할 수 있다. 이 스위치는 스위치 소자의 설정에 따른 신호를 발생시키는 기능을 갖고 있는 전기 회로와 연합되어 있다. 그러므로 이 경우에, 스위치 소자들은 신호가 메모리 용량을 나타내도록 설정된다. 점퍼(즉 쇼트 와이어)를 이용하는 전기 디바이스 또한 종래의 기술에 널리 알려져 있다. 이 디바이스는 한쌍의 단자를 각각이 갖고 있는 복수의 점퍼 위치를 갖고 있다. 이들 점퍼는 상기 디바이스가 전기 접속에 따른 신호를 발생시키도록, 선택된 단자쌍들 사이에 전기 접속을 만드는데 이용된다. 단자쌍들을 적절히 선택하므로써, 이 신호는 메모리 용량을 나타낸다. 이중-인-라인 스위치 또는 점퍼가 구비되면, 메모리 어레이(11)의 크기가 증가될 때 메모리 카드 용량이 간단히 새롭게 되도록 스위치 소자 또는 점퍼 위치의 수가 충분해야 한다.
제2도는 메모리 카드 슬롯(30),(40),(50),(60) 및 (70)의 위치 및 상호 접속을 도시한다. 각각의 이 슬롯(30),(40),(50),(60) 및 (70)은 어드레스 버스(34), 데이타 버스(36) 및 명령 버스(38)로 접속된다. 부가적으로, 슬롯 1(30)은 라인(32)상의 스타트 어드레스를 수신하도록 접속된다. 이 실시예에서, 스타트 어드레스는 처리기 카드(도시되지 않음)에 의해 공급된다. 메모리가 처리기 카드상에 위치하면, 스타트 어드레스는 어드레스가 처리기 메모리에 할당된 후 유용한 넥스트 어드레스가 될 수 있다. 이 스타트 어드레스 정보는 라인(42)상의 넥스트 어드레스를 논의된 슬롯 2(접속기 40)내의 순차적으로 배치된 넥스트 카드에 공급하기 위해 슬롯(30)내의 메모리 카드에 의해 처리된다. 슬롯 2내의 메모리 카드(40)는 라인(52)상의 넥스트 어드레스를 슬롯 3내의 메모리 카드(50) 및 개체 슬롯에 대한 기타의 것에 공급한다. 이런 방법으로, 메모리 카드에 대한 스타트 어드레스는 이 카드에 인접 어드레스 공간을 공급하는 데이지 화환 모양으로 할당된다. 이 어드레스 공간은 이 슬롯내 카드 자체가 다양한 메모리 용량임에도 불구하고 인접해 있다.
제2도로부터 많은 슬롯이 이행되고 있음이 명백하다. 제2도에 도시된 바와 같이 넥스트 어드레스 라인이 데이지 화환 모양으로 접속될 때, 각 슬롯은 공통 어드레스 버스(34), 데이타 버스(36) 및 명령 버스(38)에 접속된다. 이 기술에 숙련된 사람이라면 어드레스 버스(34), 데이타 버스(36) 및 명령 버스(38)와 함께 라인(32),(42),(52),(62) 및 (72) 상의 스타트 어드레스가 직렬 또는 병렬 라인을 포함한다는 것을 명백히 할 수 있다.
제3도는 처리기 카드 또는 어떤 다른 중앙 위치상에 자리잡은 메모리 제어기(100)를 포함하는 본 발명의 제2의 실시예를 도시한다. 메모리 제어기(100)는 가산기(103 내지 106) 및 어드레스 비교 회로(107 내지 111)을 구비한다. 접속기(150),(152),(154),(156) 및 (158)를 포함하는 메모리 카드 슬롯(1) 내지 (N)은 데이타 버스(116), 어드레스 버스(118), 명령 버스(119)에 접속되는데 각각의 버스는 모든 접속기(150),(152),(154),(156) 및 (158)에 공통이다. 부가적으로, 각각의 접속기(150),(152),(154),(156) 및 (158)는 메모리 제어기(100)의 가산기 및 어드레스 비교 회로에 개별적으로 접속된다. 슬롯 1내의 메모리 카드(도시되어 있지 않음) 각각은 접속기(150,152,154,156 및 158) 중 관련 접속기를 통해 라인(122,126,130,134 및 138)중 하나에 메모리 용량을 제공하는 수단을 포함한다.
이제 메모리 제어기(100)에 관하여 말하자면, 초기 스타트 어드레스는 라인(112)상에서 가산기(106)로 공급된다. 전과 마찬가지로, 초기 스타트 어드레스는 처리기판으로부터 발생한다. 라인(112)상의 이 스타트 어드레스는 슬롯(1) 내의 메모리 카드에 접속된 접속기(150)로부터 발생한 라인(122)상의 메모리 용량과 결합된다. 라인(122) 상의 메모리 용량 및 라인(112) 상의 스타트 어드레스는 라인(140) 상의 넥스트 어드레스를 가산기(105)에 공급하기 위해 가산기(106)내에 함께 가산된다. 라인(122)상의 메모리 용량 및 라인(122)상의 스타트 어드레스는, 슬롯(1)내에 위치한 각 메모리 모듈에 대한 어드레스 공간을 판정하는 어드레스 비교 회로(111)를 인에이블하기 위해 어드레스 비교 회로(111)에 공급된다. 라인(114)상의 고위 어드레스 라인은 메모리 모듈이 엑세스되고 있는가를 판정하는 어드레스 비교 논리를 인에이블시키기 위해 어드레스 비교 논리(111)로 공급된다. 메모리 모듈이 엑세스되고 있으면, 라인(120)상의 모듈 선택 신호는 슬롯(1)내의 메모리 모듈에 신호하기 위해 접속기(150)에 공급되는데, 슬롯(1)내의 메모리 모듈은 메모리 모듈상의 메모리 장소를 엑세스하기 위해 라인(118)상의 저위 어드레스를 수신한다.
가산기(105)에 공급되는, 라인(140)상의 넥스트 어드레스는 비슷한 방법으로 라인(142)상의 넥스트 어드레스를 공급하기 위하여 라인(126)상의 메모리 용량 데이타를 사용하여 변환된다. 이런 방식으로, 각 가산기(103) 내지 (106)는 각 스타트 어드레스 및 메모리 용량을 각각 수신한다. 가산기(103)는 접속기(158)를 포함하는 마지막에 위치한 슬롯(N)을 위해 넥스트 스타트 어드레스를 어드레스 비교 회로(107)에 출력시킨다.
어드레스 비교 회로(107) 내지 (111)은 스타트 어드레스 및 각 메모리 모듈에 대한 메모리 용량을 수신하기 위해 어드레스 버스(114)로 개별적으로 접속된다. 예를 들어, 어드레스 비교 회로(111)는 슬롯(1)내의 메모리 모듈에 대한 어드레스 공간을 제한하기 위해 라인(112)상의 스타트 어드레스 및 라인(122)상의 메모리 용량을 수신한다. 적당한 어드레스가 라인(114)상에 수신될 때, 어드레스 비교 회로(111)는 어드레스를 디코우드하고 데이타 버스(116)상의 데이타 및 명령 신호 버스(119)상의 명령 신호와 함께 라인(118)상의 어드레스를 수신하는 슬롯(1)내 카드를 활동시키기 위해 라인(120)상의 카드 선택 신호를 공급한다. 각 어드레스 비교 회로(107) 내지 (111)는 각 메모리 모듈에 메모리 어드레스 공간을 제공하기 위해 각 슬롯 접속기로부터 메모리 용량을 수신한다. 이 기술에 숙련된 사람이 인정하는 바와 같이, (114)상의 고위 어드레스 라인을 메모리 제어기(100)에 놓음으로, 각 슬롯 접속기(150),(152),(154),(156) 및 (158)로 가는 어드레스 라인수는 감소된다. 각각의 이 슬롯 접속기(150),(152),(154),(156) 및 (158)은 개별 메모리 용량 라인(122),(126),(130),(134) 및 (138)을 메모리 제어기(100)에 공급하기 위해 요구된다. 부가적으로, 접속기(150),(152),(154),(156) 및 (158)은 개별적으로 각각의 라인(120),(124),(128),(132) 및 (136)상의 모듈 선택 신호를 수신한다.
제3도는 메모리 제어 회로는, 스타트 어드레스를 슬롯내 각 메모리 모듈에 대한 어드레스 비교 회로에 공급하는 데이지 화환 순차가 공통 회로 기판 또는 단일 집적 회로에서 수행되고, 개별 메모리 모듈내에서 정보를 엑세스하는데 필요한 전체 어드레스 라인을 감소시키는 이점이 있다.
제4도는 도시된 바와 같이 슬롯(1) 내지 (N)내의 메모리 모듈로 가는 어드레스 버스 라인을 줄이기 위한 본 발명의 제3의 실시예를 예시한다. 각각의 메모리 모듈(도시안됨)은 접속기(250,252,254,256 및 258)중 관련 접속기를 통해 메모리 용량을 제공하는 수단을 구비한다. 이미 설명되었듯이, 메모리 제어기(200)는 각각 제3도의 대응물과 비슷한 방식으로 작용하는 가산기(203) 내지 (206)과 어드레스 비교 회로(207) 내지 (211)을 구비한다. 초기 스타트 어드레스는 라인(212)상에 공급되고 넥스트 어드레스는 라인(240),(242),(244) 및 (248) 상에 데이지 화환 모양으로 공급된다. 더 나아가, 고위 어드레스 라인은 라인(214)상의 어드레스 비교 회로(207) 내지 (211)로 공급된다. 개별 어드레스 비교 회로(207) 내지 (211)는 스타트 어드레스를 메모리 용량과 결합시키므로 각 메모리 모듈에 대한 어드레스 공간을 각각 결정한다. 개별 어드레스 비교 회로(207) 내지 (211)의 출력은 슬롯(1) 내지 (N)내의 각 메모리 모듈로 가는 라인(220),(224),(228),(232) 및 (236)상의 모듈 선택 신호이다.
이 실시예의 차이점은 라인(260),(262),(264),(266) 및 (268)상의 데이타 흐름이 양 방향성이라는 것이다. 이 실시예에서, 이 라인들은 메모리 모듈내의 메모리 장소에 대한 저위 비트를 포함하는 어드레스 버스(218)에 접속된다. 명령 버스(219)상에 제어 라인을 추가하여 라인(260),(262),(264),(266) 및 (268)의 방향이 명확해진다. 이 실시예에서, 초기 방향은 메모리 모듈 접속기(250),(252),(254),(256) 및 (258)로부터 가산기(203) 내지 (206)쪽 방향이고 각 라인(222),(226),(230),(234) 및 (238)상의 메모리 정보를 공급하기 위한 어드레스 비교 회로(207 내지 211)로 되어 있다. 제2의 상태에서, 명령 버스(219)상의 명령 신호는 슬롯(1) 내지 (N)내의 메모리가 어드레스 버스(218)의 저위 어드레스를 수신할 수 있게 라인(260),(262),(264),(266) 및 (268)상의 데이타 흐름의 방향을 반전시킨다. 메모리 용량 데이타가 어드레스 공간을 초기화할 때에만 요구되므로, 라인(222),(226),(230),(234) 및 (238)상의 메모리 용량 정보를 갖는 어드레스 버스(218)를 멀티플렉싱하는 것은 슬롯(1) 내지 (N)내의 메모리 모듈 엑세스 타이밍에 영향을 주지 않는다.
본 발명이 상세하게 도시되고 양호한 실시예에 관하여 기술되었지만, 이 기술에 숙련된 사람이라면 본 발명의 정신 및 범위에서 벗어나지 않는다면 형식에 있어서나 상세한 세부점에 있어서 여러 다른 변경이 가능하다.

Claims (4)

  1. 어드레스 및 데이타 정보의 전송을 위한 정보 버스(예로, 114,116,118, 또는 214,216,218)에 의해 메모리 시스템에 접속된 처리기에 인접 메모리 어드레스를 제공하는 메모리 시스템이, 상기 정보 버스에 직렬로 접속된 다수의 제거가능한 메모리 모듈(슬롯 1 내지 N내의 모듈)과, 각각의 모듈은 메모리 용량을 제공하는 수단(12)을 구비함; 상기 처리기로부터 스타트 어드레스를 수신하며 상기 정보 버스에 접속되어 상기 처리기로부터 어드레스 정보를 수신하고 메모리 모듈로부터 메모리 모듈 용량을 수신하는 제어수단(예로 100 또는 200)을 구비하며, 상기 제어수단은 스타트 어드레스와 메모리 모듈 용량을 기준하여 각각의 메모리 모듈에 대해 어드레스 레인지를 할당하며 상기 수신된 어드레스 정보가 상기 메모리 모듈 각각에 대해 할당된 상기 어드레스 레인지내에 있을 때 모듈 선택 신호를 상기 메모리 모듈 각각에 보내는 동작을 하는 메모리 시스템.
  2. 제1항에 있어서, 상기 제어 수단은 각각의 메모리 모듈의 메모리 용량을 상기 처리기로부터 스타트 어드레스에 또는 넥스트 직렬 접속된 메모리 모듈에 대한 넥스트 스타트 어드레스를 발생하기 위한 선행 가산기 수단으로부터의 넥스트 스타트 어드레스에 가산하는 다수의 직렬 접속된 가산기 수단(예로, 103 내지 106, 또는 203 내지 206), 및 상기 처리기로부터의 스타트 어드레스 또는 선행 가산기 수단으로부터의 넥스트 스타트 어드레스를 기준하여 각각의 메모리 모듈에 대한 어드레스 레인지를 결정하고, 어드레스 정보가 결정된 어드레스 레인지내에 있을 때 메모리 모듈에 대한 모듈 선택 신호를 제공하는 다수의 어드레스 비교 수단(예로, 107 내지 111, 또는 207 내지 211)을 구비하는 메모리 시스템.
  3. 제2항에 있어서, 상기 정보 버스는 하이에서 로우 등급으로 되어 있는 다수의 병렬 어드레스 라인을 구비하며, 로우 등급의 다수의 상기 어드레스 라인(예로, 118 또는 218)은 상기 메모리 모듈에 접속되는 한편 하이 등급의 다수의 나머지 어드레스 라인(예로 114 또는 214)은 상기 어드레스 비교 수단에 접속되어 있는 메모리 시스템.
  4. 제3항에 있어서, 상기 로우 등급의 다수의 상기 어드레스 라인(예로 218)은 연합 메모리 모듈의 메모리 용량을 상기 제어 수단에 전달하는데 이용되는 전달 라인(예로, 260,262,264,266,268)에 접속되고, 상기 정보 버스는 상기 전달 라인에 걸친 신호 흐름의 방향을 제어하기 위해 상기 처리기로부터의 제어 신호를 제공하는 제어 라인(예로 219)를 구비하는 메모리 시스템.
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