SU1624527A2 - Посто нное запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, может быть использовано при проектировании полупроводниковых посто нных и репрограммируемых запоминающих устройств и  вл етс  дополнительным к авт. св. № 1322376. Цель изобретени  - повышение надежности устройства. Поставленна  цель достигаетс  тем, что в устройство введены блок 14 контрол , счетчик 15 адреса, счетчик 16 сбоев. При сбое блок 14 формирует сигнал ошибки, который измен ет состо ние счетчиков 15, 16. Блок 11 управлени  анализирует код счетчика 16 сбоев и обеспечивает повторное обращение в резервную зону накопител  6 в соответствии с новым кодом адреса счетчика 15. 2 ил.

Description

Фиг.1

Изобретение относитс  к вычислительной технике, может быть использовано при проектировании полупроводниковых посто нных и репрограммируемых запоминающих устройств повышенной надежности и малым потреблением мощности и  вл етс  дополнительным к авт. св. № 1322376.

Цель изобретени  - повышение надежности устройства.

На фиг. 1 представлена функциональна  схема устройства; на фиг. 2 - структурна  схема ого блока управлени .

Устройство содержит регистр 1 адреса старших разр дов, регистр 2 адреса младших разр дов, блок 3 сравнени , адресные входы 4, дешифратор 5, накопитель 6, состо щий из модулей 7 пам ти, блок 8 ключей, информационный регистр 9, выходы 10, блок 11 управлени , одновибратор 12, управл ющий вход 13, блок 14 контрол , счетчик 15 адреса, счетчик 16 сбоев, выход 17 индикации ошибки, управл ющий выход 18. Блок 11 управлени  состоит из преобразовател  19 адреса, элемента 20 управлени  следующим адресом, узла 21 пам ти, регистра 22 микрокоманд, мультипилексора 23, инвертора 24.

Устройство работает следующим образом .

В каждом цикле считывани  на входы устройства поступают: сигнал обращени  - на вход 13 и код адреса - на входы 4. При этом старшие разр ды кода адреса поступают на входы регистра 1 и блока 3 сравнени , а младшие разр ды поступают на установочные входы регистра 2 и потом на соответствующие адресные входы модулей 7 пам ти. Кроме того, на часть адресных входов модулей 7 пам ти подаютс  сигналы с внутреннего счетчика 15 адреса.

Регистр 1 выполнен стробируемым, поэтому в нем хранитс  код модул  7 пам ти, к которому было обращение в предыдущем цикле считывани . Коды адресов модулей 7 пам ти предыдущего обращени  и насто щего поступают на входы блока 3 сравнени ,на выходе которого вырабатываетс  признак сравнени  или несравнени , поступающий в блок 11 управлени . Если выраба- тываетс  признак несравнени , это означает, что производитс  обращение к другому модулю 7 пам ти, блок 11 управлени  вырабатывает импульс записи нового кода адреса старших разр дов в регистр 1. Этот код через дешифратор 5 осуществл ет включение соответствующего ключа из блока 8 ключей и осуществл ет разрешение выборки с соответствующего модул  7 пам ти . Блок 11 управлени  стробирует прием считываемой информации в регистр 9, затем стробирует блок 14 контрол , а если на его выходе нет сигнала сбо , что свидетельствует о правильности считанной информации на выходе 10 устройства, выдает

признак Готовность на выходе 18 устройства .

Так как счетчик 15 адреса не измен ет свое состо ние при считывании информации без сбо , это означает, что при считыва0 нии массива информации происходит обращение в одни и те же зоны в модул х 7 пам ти, определ емых кодом адреса счетчика 15 (коэффициент пересчета счетчика 15 адреса определ етс  количеством резерв5 ных зон в модуле 7 пам ти, в которых хранитс  одинакова  информаци ).

Если блок 3 сравнени  вырабатывает признак сравнени , возможно ускорение выборки из накопител , так как обращение

0 осуществл етс  в тот же самый модуль 7 пам ти, что и в предыдущем цикле.

В том случае, когда в обращени х к посто нному запоминающему устройству наступает перерыв (например, во врем 

5 взаимодействи  процессора с другим запоминающим устройством, устройством ввода-вывода и т. п.), то на выходе одновибратора 12 снимаетс  сигна л, разрешающий работу дешифратора 5 и блока 3

0 сравнени , С выходов дешифратора 5 снимаетс  сигнал включени  ключа в блоке 8 ключей и снимаетс  питание с модул  7 пам ти . При первом обращении к устройству после перерыва на выходе одновибратора

5 12 отсутствует сигнал, разрешающий работу блока 3 сравнени , и на его выходе будет сигнал несравнени  даже при равенстве кодов адреса старших разр дов на входе 4 устройства и выходе регистра 1 старших

0 разр дов. По сигналу обращени , подаваемому на вход 13 устройства, блок 11 управлени  синхронизирует работу устройства и выдает признак Готовность на выход 18 по длинному циклу, а одновибратор 12 форми5 рует сигнал, разрешающий работу дешифратора 5 и блока 3 сравнени . Введение одновибратора 12 позвол ет снизить потребл емую устройством мощность за счет сн ти  питани  со всех модулей 7 пам ти

0 при отсутствии обращени  к устройству.

При сбое информации блок 14 контрол  формирует сигнал ошибки, который измен ет содержание счетчиков 15 и 16 (счетчик 16 сбо  предварительно обнул етс ), блок 11

5 управлени  анализирует код счетчика 16 сбоев на наличие резерва в выбранном модуле 7 пам ти и, если он имеетс , обеспечивает повторное обращение в резервную зону в соответствии с новым кодом адреса счетчика 15, а в случае считывани  правильной информации из резервной зоны блок 11 управлени  своим сигналом обнул ет счетчик 16 сбо  (дл  подготовки его к счету числа сбоев информации по другому адресу на входе 4 устройства) и формирует на выходе 18 сигнал Готовность.

Claims (1)

1. В случае, если резерв в выбранном модуле 7 пам ти исчерпан, блок 11 управлени  обнул ет счетчик 16 сбо  и формирует на выходе 17 устройства сигнал Ошибка. Формула изобретени  Посто нное запоминающее устройство по авт. св. N 1322376, отличающее- с   тем, что, с целью повышени  надежности устройства, оно содержит блок контрол , счетчик адреса, счетчик сбоев, счетный

   0

   вход которого соединен со счетным входом счетчика адреса, выходом блока контрол  и входом сигнала ошибки блока управлени , четвертый выход которого соединен с тактовым входом блока контрол , информационные входы которого соединены, с соответствующими выходами информационного регистра, п тый выход блока управлени  соединен с входом сброса счетчика сбоев, выходы которого соединены с соответствующими адресными входами блока управлени , шестой выход которого  вл етс  выходом индикации ошибки устройства, выходы счетчика адреса соединены с соответствующими входами третьей группы накопител .

   Фиг. 2