SU1188784A1 - Запоминающее устройство с самоконтролем - Google Patents

Abstract

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее регистр адреса, информационные входы которого  вл ютс  адресными входами устройства ,а выходы подключены к адресным входам первой группы накопител , выходы которого соединены с информационными входами контрольного регистра, выходы первой группы которого  вл ютс  информационными выходами устройства, а выходы второй группы подключены к входам группы формировател  сигнала ошибки и  вл ютс  контрольными выходами устройства, управл ющие входы регистра адреса, контрольного регистра, первый вход формировател  сигнала ошибки, первый вход элемента ИЛИ и вход первого элемента задержки объединены и  вл ютс  управл ющим входо.м устройства, выход элемента задержки-подключен к второму входу элемента ИЛИ и входу второго элемента задержки, выход которого соединен с вторым входом формировател  сигнала ошибки, отличающеес  тем, что, с целью повышени  надежности устройства в него введены счетчик старших разр дов кода адреса, элемент И, третий и четвертый элементы задержки, причем выходы счетчика старших разр дов кода адреса подключены к адресным входам второй группы накопител , а входы синхронизации и начальной установки соединены соответственно с выходом элемента ИЛИ и управл ющим входом устройства, вход третьего элемента задержки подключен к выходу элемента ИЛИ, а выход соединен с управл ющим входом накопител , вход четвертого элемента задержки подключен к выходу первого элемента задержки, а выход соединен с первым входом элемента И, второй вход которого подключен к первому выходу формировател  сигнала ошибки, третий вход которого подключен к выходу элемента И и к третьему входу элемента ИЛИ, а первый и второй выходы соединены с управл ющим выходом устройства. 2. Устройство по п. 1, отличающеес  тем, что формирователь сигнала ошибки содержит группу инверторов, элемент ИЛИ, перi вый и второй элементы И,, первый и второй элементы задержки, инвертор и триггер, (Л причем входы инверторов группы  вл ютс  входами группы формировател  сигнала ошибки, первый, второй и третий входы которого соединены соответственно с первым входом триггера, с одним входом первого элемента И и входом первого элемента задержки , а первый и второй выходы формировател  сигнала ошибки подключены соответственно к выходу триггера и выходу элеас мента ИЛИ, вход которого соединен с вхо00 дом инвертора и выходом первого элемента И, другие входы которого подк тючены к выходам инверторов группы, выход первого 00 элемента задержки соединен с вторым вхоNj дом элемента ИЛИ, выход второго элемента И подключен к второму входу триггера, первый вход - к выходу инвертора, а второй вход - к выходу второго элемента задержки, вход которого соединен с вторым входом формировател  сигнала ошибки.

Description

Изобретение относитс  к запоминающим устройствам.

Целью изобретени   вл етс  повышение надежности запоминающего устройства за счет совершенствовани  свойств самоконтрол  и самовосстановлени  при использовании современных БИС ЗУ, обеспечивающих, например, четырехкратную избыточность информационной емкости по сравнению с необходимой .

На чертеже изображена схема предлагаемого устройства.

Устройство содержит накопитель 1 с информационной емкостью, в четыре раза превышающей требуемую дл  решени  задач системы, регистр 2 адреса, контрольный регистр 3, формирователь 4 сигнала ошибки, счетчик 5 старших разр дов кода адреса, элемент ИЛИ 6, элемент И 7, элементы 8-11 задержки. Устройство имеет адресные входы 12, информационные выходы 13, вход 14 управлени , выход 15 сигнала «Разрешение считывани , выход 16 сигнала «Ошибка, выходы 17 сигналов контрол  «Неисправные разр ды. Формирователь сигнала ошибки содержит группу инверторов 18, первый элемент И 19, элемент ИЛИ 20, инвертор 21, второй элемент И 22, первый элемент 23 задержки, триггер 24, второй элемент 25 задержки.

Устройство работает следующим образом.

В накопитель 1, состо щий из БИС оперативной или посто нной пам ти, количество адресов в каждой из которых в четыре раза превышает необходимую дл  работы вычислительного устройства, любым способом записана информаци , причем в каждых трех адресах, отличающихс , например, двум  старшими разр дами кода адреса БИС, информаци  одинакова. При считывании информации на входы запоминающего устройства поступает от арифметического устройства (не показано) код адреса по входам 12, который запоминаетс  в регистре 2, и запрос по входу 14, который стробирует блоки 3, 4, 5 и через элемент ИЛИ 6 и элемент 10 задержки подаетс  на вход выбора кристалла каждой из БИС накопител  1. При этом происходит считывание ранее записанной информации по адресу, соответствующему поданному на входы БИС коду адреса от регистра 2 и счетчика 5. Считанна  информаци  записываетс  в контрольный регистр 3, каждый разр д которого представл ет собой, например, двухразр дный счетчик. В зависимости от содержани  считанной информации первый разр д каждого двухразр дного счетчика переключаетс  или не переключаетс .

После завершени  первого цикла считывани  из накопител  происходит повторное обращение к нему через интервал времени, задаваемый элементом 8 задержки. При этом задержанный сигнал запроса с входа 14 управлени  поступает через элемент ИЛИ 6

на вход двухразр дного счетчика 5, на выходе которого установитс  комбинаци  старших разр дов кода адреса, обеспечивающа  возможность считывани  информации из другой четверти адресов накопител  1. Через элемент 10 задержки, задающий временное положение сигнала выбора кристалла относительно старших разр дов кода адреса, сигнал с выхода элемента ИЛИ 6 поступает на вход выбора кристалла всех БИС накопител  1. При этом происходит считывание информации из адреса другой четверти накопител  1, в котором ранее была записана та же информаци , что и в выданном в предыдущем такте адреса. Считанна  информаци  поступает на входы контрольного

регистра 3. Далее возможны два варианта функционировани .

1.Информаци  при первом и втором обращении совпадает. В этом случае после второго обращении на каждом из младщих

Q разр дов двухразр дных счетчиков контрольного регистра 3 устанавливаетс  сигнал логического «О. Этот сигнал от всех разр дов контрольного регистра 3 поступает на первые входы формировател  4 сигнала ошибки, далее через инвертор 18 на входы элемента

5 И 19. По истечении времени, превышающего врем  выборки информации из накопител , на третий вход формировател  4 сигнала ошибки поступает сигнал от элемента 9 задержки , который вызывает срабатывание элемента И 19. Сигнал совпадени  через

элемент ИЛИ 20 выдает на выход 15 сигнал «Разрешение считывание информации, котора  устанавливаетс  после второго обращени  на старших разр дах двухразр дных счетчиков контрольного регистра 3, соединенных с информационными выходами 13. Поскольку эта информаци , проверенна  сравнением при считывании из двух четвертей накопител , признаетс  истинной, она может быть использована процессором.

2.Информаци  при первом и втором обращении не совпадает в одном или нескольких информационных разр дах, что  вл етс  признаком неисправности накопител . При этом после второго обращени  на выходах младщих разр дов соответствующих двухразр дных счетчиков контрольного регистра 3 устанавливаетс  логическа  «1. После подачи сигнала от элемента 9 задержки элемент И 19 не срабатывает, а на выходе 15 не по витс  сигнал «Разрешение считывание . К первому входу элемента И 22 через

0 инвертор 21 прилагаетс  сигнал логической «1. После подачи на второй вход элемента И 22 задержанного на элементе 23 задержки сигнала от элемента 9 задержки элемент И 22 срабатывает и вызывает переключение триггера 24, в результате чего на выходе 16

5 устанавливаетс  сигнал «Ошибка. Этот сигнал, будучи приложенным к второму входу элемента И 7, разрешает третье обращение к накопителю, так как на первый вход

Claims (2)

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее регистр адреса, информационные входы которого являются адресными входами устройства^ выходы подключены к адресным входам первой группы накопителя, выходы которого соединены с информационными входами контрольного регистра, выходы первой группы которого являются информационными выходами устройства, а выходы второй группы подключены к входам группы формирователя сигнала ошибки и являются контрольными выходами устройства, управляющие входы регистра адреса, контрольного регистра, первый вход формирователя сигнала ошибки, первый вход элемента ИЛИ и вход первого элемента задержки объединены и являются управляющим входом устройства, выход элемента задержки подключен к второму входу элемента ИЛИ и входу второго элемента задержки, выход которого соединен с вторым входом формирователя сигнала ошибки, отличающееся тем, что, с целью повышения надежности устройства в него введены счетчик старших разрядов кода адреса, элемент И, третий и четвертый элементы задержки, причем выходы счетчика старших разрядов кода адреса подключены к адресным входам второй группы накопителя, а входы синхронизации и начальной установки соединены соответственно с выходом элемента ИЛИ и управляющим входом устройства, вход третьего элемента задержки подключен к выходу элемента ИЛИ, а выход соединен с управляющим входом накопителя, вход четвертого элемента задержки подключен к выходу первого элемента задержки, а выход соединен с первым входом элемента И, второй вход которого подключен к первому выходу формирователя сигнала ошибки, третий вход которого подключен к выходу элемента И и к третьему входу элемента ИЛИ, а первый и второй выходы соединены с управляющим выходом устройства.

2. Устройство по π. 1, отличающееся тем, что формирователь сигнала ошибки содержит группу инверторов, элемент ИЛИ, первый и второй элементы И,, первый и второй элементы задержки, инвертор и триггер, причем входы инверторов группы являются входами группы формирователя сигнала ошибки, первый, второй и третий входы которого соединены соответственно с первым входом триггера, с одним входом первого элемента И и входом первого элемента задержки, а первый и второй выходы формирователя сигнала ошибки подключены соответственно к выходу триггера и выходу элемента ИЛИ, вход которого соединен с входом инвертора и выходом первого элемента И, другие входы которого подключены к выходам инверторов группы, выход первого элемента задержки соединен с вторым входом элемента ИЛИ, выход второго элемента И подключен к второму входу триггера, первый вход — к выходу инвертора, а второй вход — к выходу второго элемента задержки, вход которого соединен с вторым входом формирователя сигнала ошибки.

>