SU1027715A1 - Устройство дл сравнени кодов - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ СРАВНЕНИЯ КОДОВ/ содержащее счетчик, группу элементов Неравнозначность, элемент Неравнозначность, регистр , причем выходы разр дов счетчика соединены с первыми входами элементов Неравнозначногть группы , вториле входы которых соединены с входами первой группы устройства, отличающеес  тем, что, с целью упрс цени  оно содержит блок пам ти,, двухразр дный сдвигающий регистр, дешифратор, группы элементов И,- И-ИЛИ-и счетный триггер, причем первые информационные входы элементов И-ИЛИ группы соединены с соответствующими выходами элементов Неривнозначность группы, вторые информационные входы - с выходами разр дов счетчика, выходы элементов И-ИЛИ группы соединены с ад ресньши входами блока пам ти, выходы которого соединены с информационными входами двухразр дного сдвигающего регистра , выходы которого соединены с входами элемента Неравнозначность , инверсный выход счетного триггера соединен с первыми управл ющими входами элементов И-ИЛИ группы, пр мой выход счетного триггера:соединен со счетным входом счетчика,- вторыми управл ющими входами элементов И-ИЛИ группы и первым стробируюиим входом деО ) шифратора, входподачи таттовых импульсов устройства соединен с входок счет- него триггера,синхронизируквдимвходом двухразр дного сдвигающего регистра .и вторым стробируншим входом дешифрс З тора, выход элемента,Неравнозначность соединен с управл ющими входами элементов И группы, информационные входы которых соединены с выходами дешифратора, информационные входы дешифратора соединены с выходами разр дов счетчика.

Description

Изобретение относитс  к автомат и вычислительной технике и может быть использовано при построении у ройств тестового и аппаратурного . контрол  цифровых устройств. Известна схема сравне.ни  кодов, содержаща  элементы Неравнозначность т. Недостатком устройства  вл етс  невозможностьвычислени  булевой р ности.. Наиболее близкой к предлагаемой  вл етс  схема сравнени  кодов, содержаща  регистр, группу элементов Неравнозначность, счетчик, два коммутатора, элемент Неравнозначность , причем первые входы группы элементов Неравнозначность  вл ютс  входами первой группы схем выходы счетчика соединены с вторыми входами элементов Неравнозначнрг ь группы и управл ющими входами первого коммутатора, информационнее входы которого  вл ютс  входами вто рой группы схемы и соединены с инфо мационными входами второго коммутатора , управл ющие входы второго ком мутатора соединены с выходами элементов Неравнозначность группы а выходы первого и второго коммутаторов соединены с первыми и вторим входами элемента Неравнозначность выход которого подключен к входу ре гистра, тактовый вход которого соединен со счетным входом счетчика и тактовым входом устройства, выход регистра  вл ютс  выходами устройства 23. Недостатком данного устройства .  вл етс  сложность, поскольку дл  его реализации -требуютс - два коммутатора с числом информационных входов 2 , а также регистр дл  Х12анени  исходной функции с числом 2, где h- число переменных, от которых зависит исходна  функци . Данный недостаток обусловлен тем, что в устройстве прин то параллельн хранение исходной функции на всех наборах входных переменных, хот  пр мен етс  последовательна  обработка каждого набора. Цель изобретени  - упрощение уст ройства. Поставленна  цель достигаетс  тем, что устройство дл  сравнени  кодов, содержащее счетчик, группу элементов Неравнозначность, элемент Неравнозначность, регистр , причем выходы разр дов счетчик соединены с первыми входами элементов Неравнозначность группы, вторые Bxoltyj которых соединены-с входами первой группы устройства, содержит блок пам ти, двухразр дный сдвигающий регистр, дешифратор, гру пы элементов И, И-ИЛИ и счетный три гер, причем первые информационные входы элементов И-ИЛИ группы соединены с соответствующими выходами элементов Неравнозначность группы, вторые информационны входы - с выходами разр дов счетчика, выходы элементов И-ИЛИ группы соединены с адресными входами блока пам ти, выходы которого соединены с инфррмационными входами двухразр дного сдвигающего регистра, выходы которого соединены с в-;йвдами элемента Неравнозначность , инверсный выход счетного триггера соединен с первыми управл ющими входами элементов И-ИЛИ группы, пр мэй выход счетного триггера соединен со счетным входом счетчика, вторьв м управл ющими входами элементов И-ИЛИ группы и первым стробирующим входом дешифратора, вход подачи тактовых импульсов устройства соединен с входом счетного триггера, синхронизирующим входом двухразр дного сдвигающего регистра и вторым строОирующим входом дешифратора, выход элемента Неравнозначность соединен с управл квчими входами элементов И группы , информационные входы кот.орых соединены с выходами дешифратора, информационные входы дешифратора соединены с выходами разр дов . На чертеже приведена структурна  схема сравнени  кодов, Устройство содержит счетчик 1, группу элементов Неравнозначность 2, элемент Неравнозначность 3, дешифратор 4, группу элементов И 5, регистр 6 дл  хранени  результата, группу входов 7, вход 8 подачи счетных импульсов, блок 9 пам ти, двухразр дный сдвигающий регистр 10, группу элементов И-ИЛИ 11 и счетный триггер 12. Значени  исходной функции на всех наборах входных переменных хран тс  в блоке 9 пам ти,который имеет орган иниэацию X 1 . Адрес каждой  чейки блока 9 совпадает с соответствующим набором входных переменных , а содер)1симое этой  чейки равно значению функции на данном наборе. На группу входов 7 подаетс  п-разр дный двоичный код, несущий информацию о том, но. какой переменной вычисл етс  булева  разность. Наличие в i-M разр де кода логической .. свидетельствует о вычислении булевой р.азности по этой переменной.  чейки 6j;oKa 9 формируетс  с помсадью счетчика 1, группы элементов Heравнозначность 2, триггера 12 и группы элементов И-ИЛИ 11. Если триггер 12 находитс  в единичном состо нии , то адрес  чейки блока 9. определ етс  состо нием счетчика I, а если триггер 12 находитс  в нулевом сос о нии , то адрес  чейки блока 9

формируетс  группой элементов Her равнозначность 2 инвертирующих состо ние счетчика 1 в i-м разр де; . В исходном состо нии счетчик 1, триггер 12 и регистр 6 находитс  в нулевом состо нии, а блок - 9 в режиме чтени  информации, С приходом на вход 8 устройства каикдого счетного импульса по его заднему фронту состо ние триггера 12 мен етс  на противоположное, а состб ние :счетчика 1, генерирующего последовательность двоичных наборов, измен етс  в два паза реже . Дл  каждого состо ни  счетчика 1 определ ютс  два значени  функции на соседних по переменной t входных uafkipax. По пе-л редмему фронту каждого счетного импульса значени  функции запис шгиотс в регистр 10 .При совпадении единичных сигналов на стробирующих входах дешифратора 4 (что выполн етс  дл  каждого второго счетного импулБса значение разности, вычисленное на элементе Неравнозначность 3, записываетс  в разр д

регистра 6, который определ етс  СОСТОЯНИЕМ счетчика 1. С приходом 2,2 счетных импульсов значение булевой разности будет вычислено и зафиксировано в регистре 6.

o ;8ычисление булевой разности по нескольким переменным производитс  аналогично.

Предлагаемое изобретение упрощает 5 устройство путем применени  блока пё1м ти, состо щего из матрицы запоминающих элементов. Кроме того, сокращаетс  число св зей между элементами , что ведет к повышению надежности устройства.

Claims (1)

1. УСТРОЙСТВО ДЛЯ СРАВНЕНИЯ КОДОВ/ содержащее счетчик, группу элементов ¹’Неравнозначность'’, элемент ’’Неравнозначность’’, регистр, причем выходы разрядов счетчика соединены с первыми входами элементов *’Неравнозначность’’ группы, вторые входы которых соединены с входами первой группы устройства, отличающееся тем, что, с целью упрощения оно содержит блок памяти,, двухразрядный сдвигающий регистр, дешифратор, группы элементов И,- И-ИЛЙ и счетный триггер, причем первые информационные входы элементов И-ИЛИ группы соединены с соответствующими выходами элементов ’’Неравнозначность'’ группы, вторые информационные входы - с выходами разрядов счетчика, выходы элементов И-ИЛИ группы соединены с адресными входами блока памяти, выходы которого соединены с информационными входами двухраэрядного сдвигающего регистра, выходы которого соединены с входами элемента ’'Неравнозначность’’, инверсный выход счетного триггера соединен с первыми управляющими входами элементов И-ИЛИ группы, прямой выход счетного триггера соединен со счетным входом счетчика, вторыми _ управляющими входами элементов И-ИЛИjg группы и первым стробирующим входом дешифратора,вход подачи тактовых импульсов устройства соединен с входов счет- ' мм ного триггера, синхронизирующим входом Чм> двухразрядного сдвигающего регистра и вторым стробирующим входом дешифр тора, выход элемента,’’Йеравнозначность’¹ соединен с управляющими входами элементов И группы, информационные входы которых соединены с выходами дешифратора, информационные входы дешифратора соединены с выхода· ми разрядов счетчика. ι