SU1260963A1 - Формирователь тестов - Google Patents
Формирователь тестов Download PDFInfo
- Publication number
- SU1260963A1 SU1260963A1 SU853891146A SU3891146A SU1260963A1 SU 1260963 A1 SU1260963 A1 SU 1260963A1 SU 853891146 A SU853891146 A SU 853891146A SU 3891146 A SU3891146 A SU 3891146A SU 1260963 A1 SU1260963 A1 SU 1260963A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- test
- input
- inputs
- group
- outputs
- Prior art date
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано дл формировани тестовых воздействий при контроле функционировани и локализации неисправностей цифровых узлов и блоков вычислительных машин. Цель изобретеан - расширение области применени за счет обеспечени формировани тестов дл блоков с элементами пам ти, а также.увеличение быстродействи за счет исключени избыточности в тестовой последовательности. Дл последовательнос гных схем в процес сё формировани тестовых воздействий возможно одновременное изменение лишь небольшого числа входных сигналов . Поэтому в тексте один набор входных сигналов отличаетс от предыдущего в небольшом числе разр дов. Такие текстовые последовательности : могут быть подвергнуты сжатию, что позвол ет сократить объем пам ти, служащей дл хранени тестовой информации . Поэтому в тест вход т тестовые наборы двух типов - тестовый набор без информационной избыточности (без сжати ) и тестов лй набор с информационной избыточностью (сжатием). Формирователь содержит регистр, группу мультиплексоров, группу сумматоров по модулю два, блок управлени , счетчик, блок пам ти маски, группу дешифраторов. 4 ил. i (Л
Description
1
Изобретение относитс к вычислительной технике и может быть использовано дл формировани тестовых воздействий при контроле функционировани и локализации неисправиюстей цифровых узлов и блоков вычислителы-ц 1х машин.
Цель изобретени - расширение области применени за счет обеспечени формировани тестов дл блоков содержащих элементы пам ти, а также увеличение быстродействи за счет исключени избыточности тестовой поел едователь но ctи.
На фиг. 1 приведена структурна схема формировател тестов; на фиг. 2 - блок пам ти; на фиг. 3 - блок управлени ; на фиг. 4 - пример формировани тестовой последовательности .
Формирователь тестов содержит регистр 1, группу 2 мультиплексоров, включающую мультиплексоры 2-1, 2-2,..,, 2-п (ti - число входов контролируемого объекта), группу 3 сумматоров по модулю два, включающую сумматоры 3-1, 3-, ...,3-п по модулю два, группу 4 дешифраторов, включающую дешифраторы 4-1, 4-2,..., 4-k
(k T7 k 1) где m - целое число, такое, что (п+1) ш), блок 5 пам ти, блок о пам ти адреса теста, блок 7 пам ти маски, счетчик 8 сумматор 9, блок 10 управлени , вход 11 сброса (см. фиг. 1). .
Блок 5 пам ти содержит ПЗУ 12 адреса и длины теста, переключатели 13 адреса, счетчик 14 адреса, счетчик 1 длины и ПЗУ 16 тестов (см, фиг. 2).
Блок 10 управлени содержит генератор 17 тактовых импульсов, триггеры 18 и 19, элемент НЕ 20, элемент И 21, элементы ИЛИ 22, элементы И-НЕ 23 и 24, формирователь 25 им- 45 введем обозначени :
пульсов и вход 26 пуска, мультиплексоры 27 и 28 (см. фиг. 3).
Все узлы формировател тестов могут быть выполнены на интегральных микросхемах, в частности регистр 1 - на К155ТМ8, ПЗУ 6, 7, 12 - на 155РЕЗ, счетчики 8, 14, 15 - на К155ИЕ7, сумматор 9 - на К155ИМЗ, ПЗУ 16 - на К556РТ5, триггеры 18, 19-на K155TM2i формирователь 25 импульсов - на К155АГЗ.,
Формирователь работает следукацим образом.
,
,
5
0
15
260963 2
Тестовые последовательности сигналов , подаваемые на входы объектов контрол при контроле функционировани и локализации неисправностей, обладают информационной избыточностью. В частности, дл наиболее широкого класса ци45)овых схем, которыми вл - . ютс последовательные схемы, в процессе формировани тестовых воздействий возможно одновременное изменение лишь небольшого числа входных сигналов. Поэтому в тесте один набор входных сигналов отличаетс от предыдущего в небольшом числе разр дов. Такие тестовые последовательности могут быть подвергнуты сжатию, что позвол ет сократить объем пам ти за- поминан цих устройств, служащих дл хранени тестовой информации. В блоке 5 пам ти тест хранитс в виде последовательности тестовых наборов. Каждый тестовый набор занимает одну чейку пам ти в (п+1) бит. В тест вхо- д т тестовые наборы двух типов: тестовый набор без информационной избыточности (без сжати ) и тестовый набор с информационной избыточностью (с сжатием). Тестовый набор без сжати имеет следующие функциональные пол :
А - п - разр дный код, каждый разр д которого определ ет состо ние соответствующего входного сигнала объекта контрол ;
признак отсутстви сжати .
Тестовый набор со сжатием имеет следунлцие функциональные пол :
20
30
35
t 2
С„- m - 1)азр дные
адреса измен емых тестовых сигналов;
D-(k-l) - ра 1р дн й код команды, выполн емой устройством при распа-- ковке сжатого тестового набора; / В 1 - признак сжати .
Дл описани работы формировател
Tj - i-й тестовый набор в тесте;
е - хэммингово (кодовое) рассто ние тестового набора Т от тестового набора Т.,, (, ..., g, где g - чис- ло тестов формировател ).
Сжатию может быть подвергнута така последовательность тестовых наборов Т, Т,,,..., Т
р (р 5 2), дл котор
рой вьшолн етс условие: k.
Будем называть совокупность е ,
,ер структурой последовательI . 1 Тр
а
нести тестовых наборов Т
Рассмотрим последовательность тестовых наборов, дл которых выполн етс
Р условие l.k. Число структур та -1 к-1
ких последовательностей -. Например, при имеютс следующие структуры последовательностей: 1,1,1,1 1,1,2 1,2,1 2,1J 1,3 3,1 2,2. Кажда структура в про- цессе выдачи тестовых сигналов из блока 5 пам ти на входы объекта контрол распаковываетс путем выполнени формирователем своей команды, код которой хра- нитс в поле D тестового набора с сжтием . Сжатые последовательности теср товых наборов, дл которьрс У .
i 1
распаковываютс с помощью этих же команд. Например, структура 1,1,1 может быть распакована той же командой , что и структура 1,1,2, только в последнем поле С тестового набора с сжатием записываетс несуществующи адрес измен емого тестового сигнала.
На фиг. 4 приведен пример сжати исходного теста при (, ), показаны содержимое блока 5 пам ти, форматы тестовых наборов без сжати и с сжатием, содержимое блока 7, ПЗУ 6 адреса команды. Рассмотрим работу формировател на этом конкретном примере.
Перед началом работы в блоке 5 пам ти на переключател х адреса 13 устанавливаетс номер выбираемого теста, который.поступает на адресные входы ПЗУ 12. На выходах ПЗУ 12 по вл ютс коды начального адреса и длины теста, которые поступают соответственно на информационные входы счетчика 14 и счетчика 15. Дл приведени в исходное состо ние узлов и блоков формировател на вход 11 сброса подаетс сигнал логического О. По этому сигналу в блоке 5 пам ти происходит запись начального адреса теста в счетчик 14 адреса и кода длины теста в счетчик 15 дли- ны. По адресу, сформированному счетчиком 14, из ПЗУ 16 тестов считаетс первый тестовый набор. По этому же сигналу сбрасываютс в нулевое сосг то ние регистр 1 и счетчик 8, в кото рый записываетс нулева комбинаци . В блоке 10 управлени устанавливаетс в нулевое состо ние В- т,риггер 18,
5
Q
0
сигнал логического О с пр мого выхода которого сбрасывает в нулевое состо ние D-триггер 19. В свою очередь сигнал логического О с пр мого выхода D-триггера 19 запрещает прохождение тактовых импульсов от генератора 17 через элементы И-НЕ 23, 24 мультиплексора 28. Начало работы формировател задаетс сигналом логического О, подаваемым на вход 26 пуска. Этот сигнал в блоке 10 управлени устанавливает D-триггер 18 в единичное состо ние. Сигнал логической 1 с пр мого выхода D-триггера 18 поступает на D-вход D-триггера 19, который по переднему (положительному ) фронту тактового импульса от генератора 17 переводитс в единичное состо ние и разрешает прохождение тактовых импульсов от генератора 17 через мультиплексор 28 (элементы И-НЕ 23, 24). В выбранном тесте первый тестовый набор без сжати (см. фиг. 4). Признак сжати (24-й разр д тестового набора), равный О, поступает с выхода блока 5 пам ти на управл ющий вход мультиплексора 27 (входы элементов НЕ 20 и ЙГ 21 блока 10 управлени ). В результате на выходе мультиплексора 27 формируетс сигнал логической 1, поступающий на информационный вход мультиплексора 28 (вход элемента И- НЕ 24). Признак сжати поступает также на синхровходы мультиплексоров группы 2, обеспечивающих подключение к информационным входам регистра 1 информационных выходов блока 5 пам ти (разр ды 1 - 23 тестового набора). В блоке 10 управлени тактовый импульс от генератора 17 проходит через мультиплексор 28 (элемент И- НЕ 23) на вход синхронизации регистра 1 и осуществл ют в него запись первого набора тестовых сигналов. . Этот же тактовый импульс проходит через элемент И-НЕ 24 на счетные входы счетчиков 14, 15 и увеличивает содержимое счетчика 14 на единицу и уменьшает содержимое счетчика 15 на единицу. На выходе ПЗУ 16 тестов по вл етс второй тестовый набор. Импульс с выхода элемента И-НЕ 24 по- ступает также на вход формировател 25 импульсов, на выходе которого по заднему (положительному) фронту формируетс короткий импульс, устанавливающий счетчик 8 в нулевое соето ние . Второй тестовый набор, установленный на информационных выходах блока 5 пам ти, с сжатием (24-й разр д равен 1). Дан выдачи тестовых сигналов этого тестового набора на входы объекта контрол через регистр 1 выполн етс соответствующа команда распаковки данных. Признак сжати , равный 1, подключает к информационным входам регистра 1 через мультиплексоры группь 2 выхода сумматоров по модулю два группь 3. Код команды распаковки (010) из пол тестового набора подае с на адресные входы ПЗУ 6 адреса команды, на выхо- дах которого ycTaHaBnifeaeTCH начальный адрес программы выполнени ко- мандь (00111). Поскольку счетчик 8 обнулен, этот адрес поступает через сумматор 9 на адресные ПЗУ 7, На выходе ПЗУ 7. формируетс перва инструкци программы выполнени команды (10000), первые четыре разр да которой представл ют собой строби- рующие сигналы дл дешифраторов груп пы 4, а п тый разр д - признак конца программы (О - продолжение, 1 - конец ) . На информационные входы дешифраторов 4-1, 4-2, 4-3, 4-4 подаютс адреса измен емых тестовых сигналов из полей С1 - С4 тестового набора. По первой инструкции, считанной из блока 7, на вход строба дешифратора 4-1 подаетс разрешающий сигнал (1), а на входы строба дешифрато- ров 4-2, 4-3, 4-4 - запрещающий сигнал (0). На первом выходе дешифратора 4-1 формируетс сигнал логической 1, поскольку на информационные входы этого дешифратора поступает адрес 00001. На остальных выходах дешифраторов группы 4 формируетс сигнал логического О. Снгнап логической 1 с первого, выхода тора 4-.1 подаетс на вход сумматора по модулю два 3-1,-который при этом инвертирует содержимое первого разр да регистра 1. Остальные сумматоры группы 3 йовтор ют на своих выходах содержимое второго, третьего и чет- вертого разр дов регистра 1. Сформированный сумматорами по модулю два группы 3 код подаетс на информационные входы регистра 1 через мультиплексоры группы 2. В блоке 10 управ- лени на управл ющий (вход элемента И 21) и информационный входы (вхо элемента НЕ 20) мультиплексора 27 подаетс признак сжати , равный 1, а на другой информационный вход мультиплексора 27 (вход элемента И 21) - признак конца, программы, равный О. На выходе мультиплексора 27 формируетс сигнал логического О, запрещающий прохождение тактовых импульсов через элемент И-НЕ 24 мультиплексора 28. Поэтому тактовый импульс от генератора 17 проходит только через элемент И-НЕ 23 на вход синхронизации регистра 1 и счетный вход счетчика 8. По заднему (положительному) фронту этого импульса происходит запись теста в регистр 1 и увеличение на единицу содержимого счетчика 8. В регистре 1 измен етс только содержимое первого разр да. На выходе сумматора 9 по вл етс адрес следующей инструкции программы (01000). Из блока 7 пам ти маски считьшаетс втора инструкци (01100). Разрешающие сигналы поступают на входы строба дешифраторов 4-2, 4-3, и происходит аналогичным образом изменение содержимого 3 - 4-го разр дов регистра 1, адреса которых из полей G С тестового набора подаютс на информационные входы дешифраторов 4-2, 4-3. Треть инструкци (00011) програъшы содержит признак конца программы, равный 1, который в блоке 10 управлени проходит через мультиплексор 27 (направление элемент И 21 - элемент ИЛИ 22). При этом разрешаетс прохождение тактового импульса через мультиплексор 28 (через элемент И-НЕ 24). Поэтому одновременно с записью теста в регистр 1 (ч регистре 1 измен етс содержимое второго разр да) тактовый импульс через элемент И-НЕ 24 поступает на синхровход блока 5 пам ти, из которого счиаъшаетс следующий тес- товьй набор. Таким образом, при распаковке второго тестового набора с сжатием происходит выдача на входы объекта контрол сигналов 2 - 4-го наборов исходного теста. Далее повтор етс процесс выдачи тестовых воз действий через регистр 1 на входы объекта контрол . После считывани последнего тестового набора из блока 5 пам ти на выходе счетчика длины 15 устанавливаетс сигнал логического О, поступающий на информационный вход триггера 18 блока 10 управлени . После вьщачи тестовой информации последнего тестового набора задним- (положительным) фронтом импульса с выхода элемента И-НЕ 24 D-триг- гер 18 обнул етс . Сигнал логического О с выхода триггера 18 устанавливает в нулевое состо ние триггер 19 При этом запрещаетс прохождение тактовых импульсов от генератора 17 через мультиплексор 28. Работа устройства завершаетс .
Представленные на фиг. 2 и 3 pea- лизации блоков 5 пам ти и управлени 10 не вл ютс единственными. В частности, блок 5 пам ти может быть выполнены на оперативном запоминающем устройстве, в которое перед началом работы загружаетс тестова информаци с устройства ввода, например с накопител на магнитной ленте. Блок 10 управлени может быть реализован в виде микропрограммного авто- мата, а не по жесткой схеме, как на фиг. 3. Однако в этом случае снижаетс его быстродействие.
Claims (1)
- Формула изобретени Формирователь тестов, содержащий регистр, сумматор и блок управлени , включающий генератор тактовых импульсов , первый и второй D-триггеры, причем выход генератора тактовых импульсов соединен с синхровходом первого D-триггера, выходы регистра вл ютс выходами формировател тестов, отличающийс тем, что.с целью расширени области применени -, с информационными входами дешифрато- - . - ..tза счет обеспечени формировани tec- тов дл блоков с элементами пам ти, а также увеличени быстродействи за счет исключени избыточности в тестовой последовательности, форми- рователь содержит блок пам ти адреса теста, блок пам ти тестов, блок пам ти маски, счетчик, группу деши-. фраторов, группу сумматоров по модулю два, группу мультиплексоров, а блок управлени содержит два мультиплексора и формирователь импульса, причем вход пуска формировател тестов соединен с инверсным входом S второго D-триггера, выход которого у соединен с D-входом и инверсным входом R первого D-триггера, выход которого соединен с первым управл ющим входом первого мультиплексора, инфор- мационный вход которого соединенi-e выходы которых (i п - длина вектора тесторов группы, 1, ..., п, вого набора) соединены с гр5Т1пами входов i-x cyfwaTopoB по модулю два группы, прн этом втора группа входов сумматора соединена с группой разр дных выходов счетчика, суммирую- нщй вход которого соединен с первым выходом первого мультиплекстора и входом синхронизации регистра, второй выход первого мультиплексора соединен с синхровходом блока пам ти тестов , с синхровходом второго D-тригге- ра и через формирователь импульсов .е-входом сброса счетчика, выходы мультиплексоров группы соединены р информационными входами регистра, а выходы блока пам ти маски соединены со стробирующими входами соответствующих дешифраторов группы.с выходом генератора тактовых импульсов , второй управл ющий вход первого мультиплексора соединен с выходом второго мультиплексора, управл ющий вход которого соединен с выходом пол признака тестового набора блока па- м ти тестов, с входами мультиплексоров группы и с первым информационным входом второго мультиплексора, второ информационный вход которого соеди- нен с выходом признака конца формировани блока пам ти маски, адресный вход которого соединен с выходом сумматора , перва группа информационных входов которого соединена с группой выходов блока пам ти адреса теста, адресные входы которых соединены с выходами пол номеров теста с избыточностью блока пам ти тестов, вход установки которого соединен ; с входом сброса формировател тестов, с инверсньш R-входом второго D-триггера и входами сброса счетчика и регистра , выходы регистра соединены с входами соответствз/к цих сумматоров по модулю два группы, выходы которых соединены с первыми информационными входами соответствующих мультиплексоров группы, вторые информационные входы которых соединены с выходами пол теста без информационной избыточности блока пам ти тестов, выходы пол адреса теста с информационной избыточностью которого соединеныс информационными входами дешифрато- ..ti-e выходы которых (i п - длина вектора тесторов группы, 1, ..., п, вого набора) соединены с гр5Т1пами входов i-x cyfwaTopoB по модулю два группы, прн этом втора группа входов сумматора соединена с группой разр дных выходов счетчика, суммирую- нщй вход которого соединен с первым выходом первого мультиплекстора и входом синхронизации регистра, второй выход первого мультиплексора соединен с синхровходом блока пам ти тестов , с синхровходом второго D-тригге- ра и через формирователь импульсов е-входом сброса счетчика, выходы мультиплексоров группы соединены р информационными входами регистра, а выходы блока пам ти маски соединены со стробирующими входами соответствующих дешифраторов группы.IL::i.:i±Фиг.3исходный micmВ9 fO fмат mecntoheo Httdofa fes сшотиfZ 3 5 ff 7 99 Iff ff fit fSfS17f8192aifi223HЖФврнпт itiecmototo Mofapa с акатиекf 2 3 5 ff 7 8 9 10 flfZISI IS 1fff7f81 20212223Ci Cf Ca I CЯЗУ наскиСоставитель А.Сиротска Редактор А.Долинич Техред Л.Олёйнйк Корректор Е.Сирохман5233/50Тираж 671ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна , 4ЖДТ/ПЗУ aipeea конанЯи
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853891146A SU1260963A1 (ru) | 1985-04-30 | 1985-04-30 | Формирователь тестов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853891146A SU1260963A1 (ru) | 1985-04-30 | 1985-04-30 | Формирователь тестов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1260963A1 true SU1260963A1 (ru) | 1986-09-30 |
Family
ID=21175611
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853891146A SU1260963A1 (ru) | 1985-04-30 | 1985-04-30 | Формирователь тестов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1260963A1 (ru) |
-
1985
- 1985-04-30 SU SU853891146A patent/SU1260963A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР i№ 918949,1сл. С 06 F 11/14, 1982. Авторское-свидетельство СССР №911533, кл. G 06 F 11/26, 1980. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR970004074B1 (ko) | 메모리 장치 및 이를 포함한 집적 회로 | |
NL195041C (nl) | Werkwijze voor het testen van een signaleringskanaal alsmede een vitaal verwerkingsstelsel dat is ingericht voor continue verifiering van vitale uitgangen vanuit een spoorwegsignalerings- en besturingsstelsel. | |
JPS63200249A (ja) | 情報処理装置 | |
SU1260963A1 (ru) | Формирователь тестов | |
SU1105944A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1160414A1 (ru) | Устройство дл контрол логических блоков | |
SU970481A1 (ru) | Устройство дл контрол блоков пам ти | |
SU586457A1 (ru) | Устройство дл восстановлени информации цифровых вычислительных машин | |
SU834771A1 (ru) | Запоминающее устройство с само-КОНТРОлЕМ | |
SU1439564A1 (ru) | Генератор тестовых воздействий | |
SU1040526A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1010651A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1405059A1 (ru) | Устройство дл контрол цифровых блоков | |
SU1119012A1 (ru) | Микропрограммное устройство управлени | |
SU1173414A1 (ru) | Программное устройство управлени | |
SU579658A1 (ru) | Устройство дл контрол блоков пам ти | |
SU898431A1 (ru) | Микропрограммное устройство управлени | |
RU1837364C (ru) | Оперативное запоминающее устройство с коррекцией ошибок | |
SU803009A1 (ru) | Запоминающее устройство с замещениемдЕфЕКТНыХ чЕЕК | |
SU1702370A1 (ru) | Микропрограммное устройство управлени с контролем | |
SU1215137A1 (ru) | Запоминающее устройство с коррекцией информации | |
SU1753475A1 (ru) | Устройство дл контрол цифровых устройств | |
SU868763A1 (ru) | Устройство дл контрол логических блоков | |
SU1188784A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1444744A1 (ru) | Программируемое устройство дл вычислени логических функций |