SU1160414A1 - Устройство дл контрол логических блоков - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ БЛОКОВ, содержащее блок сравнени , блок индикации, первый счетчик, первый регистр сдвига, элемент ИЛИ и блок управлени , содержащий генератор импульсов, формирователь импульсов, второй счетчик, дешифратор и первьм элемент И, выход генератора импульсов соединен с частотным, входом формировател  импульсов , первый выход которого соединен с первым входом первого элемента И и вгодом второго счетчика, быход которого подключен к входам дешифратора , один выход которого соединен с вторым входом первого элемента И,; выход элгмента ИЛИ соединен с входом управлени  формировател  импульсов, выходы группы первого счетчика  вл ютс  выходами устройства, тактовый вход первого регистра сдвига соединен с вторым выходом формировател  импульсов, выход первого элемента И подключен к счетному входу первого счетчика, о т л и ч а ющ е е с   тем, что, с целью повышени  быстродействи , в него введены блок пам ти, второй регистр сдвига. первый и второй коммутаторы, второй и третий элементы И, первый и второй D-триггеры , триггер сбо , а блок управлени  содержит четвертый, п тый, и шестой элементы И, один выход дешифратора и второй выход формировател  импульсов подключены к соответствующим входам четвертого элемента И, первьй выход формировател  импульсов соединен с первыми входами п того и шестого элементов И, другие выходы дешифратора соответственно соединены с вторыми входами п того и шестого элементов И, информационный вход триггера сбо  соединен с выходом блока сравнени ,а управл ющий вход подключен к выходу (Л четвертого элемента И, выходы второго счетчика соединены с упра,вл ющими входами первого и второго коммутаторов и адресными входами блока пам ти, выход которого соединен с информационными входами первого и второго D-триггеров, управл ющие входы которых соединены с выходами О5 соответственно третьего и второго, элементов И, первые входы которых о соединены с вторым выходом формиро4 вател  импульсов и тактовым входом второго регистра сдвига, управл ющий вход которого и управл ющий вход первого регистра сдвига соединены соответственно с другими выходами дешифратора, информационный вход первого регистра сдвига подключен к неинвертирующему выходу первого D-триггера, инвертирующим выходом соединенного с вторым входом первого элемента И, третий вход которого подключен к выходу первого коммутатора, информационные входы

Description

которого соединены с выходами первого счетчика и входами первой груп пы блока индикации, входы второй группы которого  вл ютс  входами устройства и соединены с входами первой группы блока сравнени , входы второй группы которого соединены с входами третьей группы блока индикации и выходами второго регист ра сдвига, информационный вход которого подключен к неинвертирующему выходу второго Г -триггера, ин1160414

вертирующий выход которого соединен

-i с вторым входом второго элемента И, третьим входом соединенного с выходом второго коммутатора, информационные входы которого подключены к выходам первого регистра сдвига, входы установки в О первого и второго D -триггеров подключены соответственно к выходам шестого и п того элементов И, а входы элемента ИЛИ соединены с выходом триггера сбо  и выходами первого счетчика.

. Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  автоматической проверки функционировани  программируемых логических элементов.

Целью изобретени   вл етс  повышение быстродействи  устройства.

На чертеже представлена блок-схема устройства.

Устройство дл  контрол  логических блоков содержит блок 1 пам ти, первый и второй коммутаторы 2 и 3, дешифратор 4, блок 5 управлени , второй счетчик 6, первый элемент И 7, первьй счетчик 8, триггер 9 сбо , элемент ИЛИ 10, выход 11, блок 12 индикации, вход 13, блок 14 сравнени , третий элемент И 15, первьй D -триггер 16, первый регистр 17 сдвига, второй элемент И 18, второй Р-триггер 19, второй регистр 20 сдвига, формирователь 21 импульсов, п тый и шестой элементы И 22 и 23, генератор 24 импульсов и четвертый элемент И 25.

Устройство работает следующим образом .

В блок 1 пам ти заноситс  программа формировани  функций программи- руемой логической матрицы (ПЛМ), котора  составл етс  дл  .прожига св зей , не участвующих в формировании заданных функций ПЛМ, содержаща  N Q(n + 21) однобитных слов (Q число элементов И матрицы, k - число входов матрицы, п - число выходов матрицы). Эта же программа используетс  дл  контрол  ПЛМ. При этом отсутствию св зи (прожигу) элемента матрицы соответствует логическа  1 в программе, а наличию св зи - О. В каждом i-M (i 1,...,2k) цикле контрол  на выходы 11 устройства

и на информационные входы первого коммутатора 12 подаетс  контрольный k-разр дный код с выходов первого счетчика 8, а на управл к цие входы О коммутатора 2 ив блок 1 пам ти код адреса с выходов второго счетчика 6 блока 5 управлени . Счетчик 6 запускаетс  импульсаг л с первого выхода формировател  -1, которьй

5 вырабатывает две сег.ии сдвинутых

во времени импульсов (Т1 и Т2). Сери  импульсов Т2 с второго выхода формировател  21 поступает на тактовые входы регистров 17 и 20. 0 Коммутатор 2 преобразует параллельный контрольный код в последовательный и выдает на второй вход элемента И 15 такт за тактом сначала инверсию пр мых значений контрольного кода (А1, А2, ..., Ak), затем инверсию инверсных значений контрольного кода (А1, А2, ..., Ak). На первьш вход элемента И 15 поступают тактовые импульсы (Т1) из блока 5 управлени , которые проход т на управл ющий вход триггера 16 при наличии в контрольном коде соответствующего j-ro (j 1, 2, ,.., k) з начени  входной величины (А или

5 А. ). Одновременно на информационный вход триггера 16 с выхода блока 1 пам ти подаетс  соответствующее jзначение программы дл  q-ro ( q

3П

1, 2, ..., Q) элемента ПЛМ. Если в программе записано, что данное значение контртльного кода (А: или А.) входит в логическое выражение дл  функции FQ(п), но отсутствует в i-контрольном коде, то D -триггер 16 перебрасываетс  в единичное соето ние , запирает вход элемента И 15 и остаетс  в этом состо нии до конца q-ro этапа контрол , т.е. единичное состо ние D-триггера 16 соответствует нулевому значению функции при данном i-м контрольном коде. Триггер 16 перебрасываетс  в единичное состо ние при наличии единиц на втором входе элемента И 1 и на информационном входе триггера 16, что соответствует отсутствию в контрольном коде значени  одного из входных сигналов.

По окончании q-ro этапа контрол  (через 2k тактов) с третьего выхода дешифратора 4 блока 5 управлени  подаетс  управл ющий сигнал (V3) в регистр 17 сдвига и по заднему фрон ту импульса сдвига (Т2) в регистр записываетс  информаци  с выхода триггера 16 (О или 1). Затем с выхода шестого элемента И 23 блока управлени  на вход установки О триггера 16 поступает импульс сброса (СБР1 V3T1) и перебрасывает триггер 16 в нулевое состо ние.

Коммутатор 3, элемент И 18, триггер 19 и регистр 20 образуют цепь фор1 1ировани  эталонных выходных функций В (функции ИЛИ) ПЛМ аналогично функций И коммутатором 2, элементом И 15, триггером 16 и регистром 17. Если одна из функций, вход щих в выходную функцию В (или), равна единице, то триггер 19 перебрасываетс  в единичное состо ние.

Коммутаторы 2 и 3 управл ютс  кодом ад.реса, которьй также подаетс  в блок 1 пам ти дл  считывани  со- ответствующегб значени  программы работы (прожига) ПЛМ.

14-4

По окончании (Q + п)-го этапа контрол  в регистре 20 записаны п эталонных значений функций В при данном 1-м контрольном коде теста. С первого выхода дешифратора 4 поступает разрешающий потенциал (VI) на вход элемента И 7 блока 5 управлени , с выхода которого импульс сравнени  (Uop V 1 -Tl)поступает на управл ю ций вход триггера 9 сбо , на информационньв вход которого с выхода блока 14 сравнени  подаетс  результат сравнени  эталонных значений выходов ШТМ (с выходов регистра 20) со значени ми с входов 13 устройства (выходов контролируемой ПЛМ, на входы которой подаетс  тот же i-й контрольный код теста, что и на входы коммутатора 2).

При несовпадении сравниваемых значений с выхода блока 14 сравнени  единичный потенциал поступает в триггер 9 сбо  и тот перебрасываетс  в единичное состо ние. При этом формирователь 21 блока 5 управлени  запираетс  потенциалом триггера 9 .сбо  и режим контрол  останавливаетс  в i-M цикле. Блок 12 индикации показывает значение i-контрольного кода, при котором происходит сбой (неверный прожиг одной из св зей ПЛМ), а также значени  выходов контролируемой ПЛМ и регистра 20 (эталонные значени ).

При отсутствии сбо  режима конт рол  по окончании 2-го цикла счетчик 8 через элемент ИЛИ 10 подает запирающий сигнал в блок 5 управлени  (конец контрол ). Режим контрол  закончен, ПЛМ прожжена в соответствии с программой.

Таким образом, предлагаемое устройство позвол ет проводить оперативньй автоматический контроль программируемых логических блоков в соответствии с заданной программой с вы влением неисправностей отдельных элементов логического блока.

Claims (1)

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ БЛОКОВ, содержащее блок сравнения, блок индикации, первый счетчик, первый регистр сдвига, элемент ИЛИ и блок управления, содержащий генератор импульсов, формирователь импульсов, второй счетчик, дешифратор и первый элемент И, выход генератора импульсов соединен с частотным, входом формирователя импульсов, первый выход которого соединен с первым входом первого элемента И и входом второго счетчика, выход которого подключен к входам дешифратора, один выход которого соединен с вторым входом первого элемента И,; ₁ выход элемента ИЛИ соединен с входом управления формирователя импульсов, выходы группы первого счетчика являются выходами устройства, тактовый вход первого регистра сдвига соединен с вторым выходом формирователя импульсов, выход первого элемента И подключен к счетному входу первого счетчика, о т л и ч а тоще е с я тем, что, с целью повышения быстродействия, в него введены блок памяти, второй регистр сдвига, первый и второй коммутаторы, второй и третий элементы И, первый и второй В-триггеры , триггер сбоя, а блок управления содержит четвертый, пятый., и шестой элементы И, один выход дешифратора и второй выход формирователя импульсов подключены к соответствующим входам четвертого элемента И, первый выход формирователя импульсов соединен с первыми входами пятого и шестого элементов И, другие выходы дешифратора соответственно соединены с вторыми входами пятого и шестого элементов И, информационный вход триггера сбоя соединен с выходом блока сравнения,а управляющий вход подключен к выходу четвертого элемента И, выходы второго счетчика соединены с упрадляющими входами первого и второго коммутаторов и адресными входами блока памяти, выход которого соединен с информационными входами первого и второго D-триггеров, управляющие входы которых соединены с выходами соответственно третьего и второго элементов И, первые входы которых соединены с вторым выходом формирователя импульсов й тактовым входом второго регистра сдвига, управляющий вход которого и управляющий вход первого регистра сдвига соединены соответственно с другими выходами дешифратора, информационный вход первого регистра сдвига подключен к неинвертирующему выходу первого В-триггера, инвертирующим' выходом соединенного с вторым входом первого элемента И, третий вход которого подключен к выходу первого коммутатора, информационные входы которого соединены с выходами первого счетчика и входами первой rpyn-i пы блока индикации, входы второй группы которого являются входами устройства и соединены с входами первой группы блока сравнения, входы второй группы которого соединены с входами третьей группы блока индикации и выходами второго регистра сдвига, информационный вход которого подключен к неинвертирующему выходу второго Г -триггера, ин вертирующий выход которого соединен с вторым входом второго элемента И, третьим входом соединенного с выходом второго коммутатора, информационные входы которого подключены к выходам первого регистра сдвига, входы установки в 0 первого и второго D -триггеров подключены соответственно к выходам шестого и пятого элементов И, а входы элемента ИЛИ соединены с выходом триггера сбоя и выходами первого счетчика.