SU1640740A1 - Устройство дл контрол блоков посто нной пам ти - Google Patents
Устройство дл контрол блоков посто нной пам ти Download PDFInfo
- Publication number
- SU1640740A1 SU1640740A1 SU894674730A SU4674730A SU1640740A1 SU 1640740 A1 SU1640740 A1 SU 1640740A1 SU 894674730 A SU894674730 A SU 894674730A SU 4674730 A SU4674730 A SU 4674730A SU 1640740 A1 SU1640740 A1 SU 1640740A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- information
- input
- control
- inputs
- Prior art date
Links
Abstract
Изобретение относитс к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано дл контрол блоков посто нной пам ти в процессе их производства о Цель изобретени - повышение достоверности контрол блоков посто нной пам тио Устройство содержит генератор 1 импульсов, формирователь 2 импульсов, счетчик 3, регистр 4, блок 5 сравнени , блок 6 свертки по модулю два, блок 7 проверки отсутстви информации , включающий n-входовую схему И-НЕ, первый и второй триггеры, первый и второй элементы НЕ„ Устройство позвол ет автоматически проверить врем выборки и длительности информации провер емого блока посто нной пам ти о 3 ил.
Description
Изобретение относитс к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано дл контрол блоков пам ти в процессе их производства.,
Целью изобретени вл етс повышение достоверности контрол блоков посто нной пам тио
На фиг„1 представлена блок-схема устройства дл контрол блоков посто нной пам ти; на фиг„2 - функциональна схема блока проверки отсутстви информации; на фиг03 - временна диаграмма работы формировател импульсов
Устройство дл контрол блоков посто нной пам ти (фигП) содержит генератор 1 импульсов, формирователь 2 импульсов, счетчик 3, регистр 4, блок 5 сравнени , блок 6 свертки по модулю два, блок 7 проверки отсутстви информации
Блок 7 проверки отсутстви информации (фиг.2) содержит п-входовую схему И-НЕ 8, выход которой соединен с D-входами первого 9 и второго 10 триггеров, элементы НЕ 11 и 12„
При контроле информации, представленной инверсными уровн ми логических сигналов, схема И-НЕ 8 используетс без инверсных входов„
Устройство дл контрол блоков посто нной пам ти при подключении к нему провер емого блока посто нной пам ти работает следующим образом.
Разрешающий логический уровень с входа установа устройства, поступа на вход генератора 1 импульсов, разрешает его работу, в результате которой на выходе его по вл етс непрерывна последовательность импульсов , частота следовани которых равн етс максимально возможной частоте
(/
с
а
4 О 1
Јь
работы провер емого блока посто нной пам ти
Каждый импульс, поступающий на вход формировател 2 импульсов, вызывает последовательное по вление на его выходах импульсов требуемой длительности и с требуемой задержкой (фиг03)о
Первый импульс, поступающий уровнем логической единицы с первого выхо1 да формировател 2 импульсов на управл ющий вход устройства, производит своим фронтом (точка 1 фиг03) за- ,пуск провер емого блока посто нной пам ти по нулевому адресу, так как счетчик 3 установлен в исходное состо ние ,,
Одновременно импульсы с первого выхода формировател 2 импульсов поступают на первый управл ющий вход блока 7 проверки отсутстви информации и далее через первый элемент НЕ 11 поступает на тактовый вход первого D-триггера 9 и подготавливает его к. режиму записИо
Длительность данного импульса выбираетс такой, чтобы она равн лась минимально допустимому значению времени выборки информации провер емого блока посто нной пам ти0
Срез данного импульса (точка 2 ) производит запись в D-триггер 9 уровн логического нул , так как отсутствие информации на информационных входах устройства приводит к по влению на выходе n-входовой схемы И-НЕ 8 и, соответственно, на входе D-триггера 9 уровн логического нул с
t
Если врем выборки информации провер емого блока посто нной пам ти меньше минимально допустимого значени , то на информационных входах устройства по вл етс совокупность уровней О и уровней 1, которые, поступа на схему И-НЕ 8, вызывают по вление на ее выходе уровн 1, который , поступа на вход D-триггера 9, запоминаетс при последующей записи во врем среза импульса (точка 2 фиг03) и тем самым приводит к по влению на его выходе уровн 1, который через первый выход блока 7 проверки отсутстви информации поступает на третий выход результата контрол уст- ройств-а и далее может быть использован дл индикации состо ни или дл организации останова устройства
5
0
0
5
0
5
0
5
Второй импульс со второго выхода формировател 2 импульсов, поступа на вход записи регистра 4, своим фронтом (точка 3 фиг03) производит запись поступившей информации,.
Если врем выборки информации провер емого блока посто нной пам ти больше максимально-допустимого значени , то в регистр 4 записываетс нулева информаци , что вы вл етс , дальнейшей проверкой записанной информации блоком 6 свертки по модулю два, т обо на его выходе по вл етс уровень
Третий импульс с третьего выхода формировател 2 импульсов, поступа на вход синхронизации блока 5 сравнени (точки 4 и 6 фиг03), разрешает сравнение информации, записанной в регистр 4, с поступающей информацией и тем самым позвол ет вы вить случаи уменьшени длительности информации меньше минимально допустимого значени . Длительность данного импульса выбираетс такой, чтобы она равн лась минимально допустимому значению длительностей информации,,
Четвертый импульс с четвертого выхода формировател 2 импульсов, поступа на вход счетчика 3,производит своим фронтом (точка 5 фиг03) увеличение на единицу своего состо ни и тем самым подает на провер емый блок пам ти новый код адреса
Данный импульс одновременно поступает на вход синхронизации блока 6 свертки по модулю два и разрешает проверку достоверности информации, записанной в регистр 4„
Одновременно данный импульс поступает на второй управл ющий вход блока 7 отсутстви информации и через второй элемент НЕ 12 на тактовый вход второго D-триггера 10 и своим срезом (точка 7 ) аналогичным образом производит проверку отсутстви информации , котора должна прекратитьс ,,
Далее процесс работы устройства повтор етс ,, Таким образом, реализуетс проверка всего массива инфор- мации провер емого бло.ка посто нной пам ти.
Claims (1)
- Формула изобретениУстройство дл контрол блоков посто нной пам ти, содержащее генератор импульсов, счетчик, формирователь импульсов , регистр, блок сравнени , вы- ход генератора импульсов соединен с входом формировател импульсов, первый выход которого вл етс управл ющим выходом устройства, второй выход формировател импульсов соединен с входом синхронизации регистра, информационные входы которого соединены с входами первой группы блока сравнени и вл ютс информационными входами устройства, третий выход формировател импульсов соединен с управл ющим входом блока сравнени , выход которого вл етс первым контрольным выходом устройства, четвертый выход -формировател импульсов соединен с входом синхронизации счетчика, выходы которого вл ютс адресными выходами устройства, входы установки формировател импульсов и счетчика объединены и вл ютс входом установки устройства , отличающеес , тем, что, с целью повышени достоверности контрол , в него введены блок свертки по модулю два и блок проверки отсутстви информации, информационные входы которого соединены с информационными входами регистра, выходы которого соединены с входами второй группы блока сравнени и с входами блока свертки по модулю два, выход которого вл етс вторым контрольным выходом устройства, первый управл ющий вход блока проверки отсутстви информации соединен с первым выходом формировател импульсов, четвертый выход которого соединен с управл ющим входом блока свертки по модулюr два и вторым управл ющим входом блока проверки отсутстви информации, первый и второй выходы которого вл ютс соответственно третьим и четвер- тым контрольными выходами устройства,0 вход установки блока проверки отсутстви информации соединен с входами установки формировател импульсов и счетчика, управл ющий вход генератора импульсов вл етс входом останова5 устройства,.3 &
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894674730A SU1640740A1 (ru) | 1989-04-07 | 1989-04-07 | Устройство дл контрол блоков посто нной пам ти |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894674730A SU1640740A1 (ru) | 1989-04-07 | 1989-04-07 | Устройство дл контрол блоков посто нной пам ти |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1640740A1 true SU1640740A1 (ru) | 1991-04-07 |
Family
ID=21439873
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU894674730A SU1640740A1 (ru) | 1989-04-07 | 1989-04-07 | Устройство дл контрол блоков посто нной пам ти |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1640740A1 (ru) |
-
1989
- 1989-04-07 SU SU894674730A patent/SU1640740A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР 1425788, кл„ G И С 29/00, 1986а Авторское свидетельство СССР № 1441456, кл, G 11 С 29/00, 1987 * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3618015A (en) | Apparatus for discriminating between errors and faults | |
US5488615A (en) | Universal digital signature bit device | |
SU1640740A1 (ru) | Устройство дл контрол блоков посто нной пам ти | |
SU1674267A1 (ru) | Запоминающее устройство с контролем информации | |
SU1175022A1 (ru) | Устройство дл контрол серий импульсов | |
SU1589256A1 (ru) | Устройство дл контрол информационной идентичности объектов управлени | |
KR900004814B1 (ko) | 에스램의 초기값설정을 위한 검증 장치 | |
SU1160414A1 (ru) | Устройство дл контрол логических блоков | |
SU1203540A1 (ru) | Устройство дл проверки электрического монтажа | |
SU1264185A1 (ru) | Устройство дл имитации сбоев | |
SU1432528A2 (ru) | Устройство дл контрол функционировани логических блоков | |
SU1339503A1 (ru) | Устройство дл диагностики систем автоматического управлени | |
SU1705876A1 (ru) | Устройство дл контрол блоков оперативной пам ти | |
SU1376087A1 (ru) | Устройство дл тестового контрол и диагностики цифровых модулей | |
SU1128267A1 (ru) | Устройство дл контрол цифровых блоков | |
SU1365093A1 (ru) | Устройство дл моделировани систем св зи | |
SU1511749A1 (ru) | Устройство дл контрол мультиплексоров | |
SU1585833A1 (ru) | Устройство дл контрол синхронизма воспроизведенных сигналов | |
SU1148009A1 (ru) | Устройство дл контрол цифровых блоков | |
SU1691842A1 (ru) | Устройство тестового контрол | |
SU1691841A1 (ru) | Устройство дл контрол цифровых объектов | |
RU1795522C (ru) | Устройство дл контрол блоков посто нной пам ти | |
SU1166120A1 (ru) | Устройство дл контрол цифровых узлов | |
SU1275548A1 (ru) | Устройство дл контрол интегральных микросхем оперативной пам ти | |
SU1262430A1 (ru) | Устройство дл испытани электронных логических схем |