SU1376087A1 - Устройство дл тестового контрол и диагностики цифровых модулей - Google Patents
Устройство дл тестового контрол и диагностики цифровых модулей Download PDFInfo
- Publication number
- SU1376087A1 SU1376087A1 SU864134097A SU4134097A SU1376087A1 SU 1376087 A1 SU1376087 A1 SU 1376087A1 SU 864134097 A SU864134097 A SU 864134097A SU 4134097 A SU4134097 A SU 4134097A SU 1376087 A1 SU1376087 A1 SU 1376087A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- block
- memory block
- inputs
- Prior art date
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Изобретение относитс к контрольно-измерительной технике и может быть использовано дл контрол и диагностики многоразр дных цифровых узлов радиоэлектронной аппаратуры. Целью изобретени вл етс расширение функциональных возможностей устройства путем подстройки частоты и изменени задержки считывани при контроле. С этом целью в устройство, содержащее блок 1 пам ти тестов и блок 2 пам ти реакций, введены блок 4 пам ти адресов коммутации, коммутатор 5 тестов, счетчик 6 адреса, элементы И 7, 9, элемент ИЛИ 8, триггер 10, дешифратор 13, генератор 14 импульсов, элемент 12 задержки и блок 11 регистров контрол . 2 ил.
Description
сл
Од
а
о
00
.f
Изобретение относитс к контрольно-измерительной технике и может быть использовано дл контрол и диагностики многоразр дных цифровых узлов радиоэлектронной аппаратуры.
Цель изобретени - расширение функциональных возможностей путем (подстройки частоты и изменени задержки считывани при контроле.
На фиг.1 представлена функциональна схема устройства; на фиг.2 - функциональна схема блока регистров контрол .
Устройство содержит (фиг.1) блок
Iпам ти тестов, блок 2 йам ти реакций , контролируемый модуль 3, блок
4 пам ти адресов коммутации, коммутатор 5 тестов, счетчик 6 адреса, первый элемент -И 7, элемент ШШ 8, второй элемент И 9, триггер 10, блок
IIрегистров контрол , элемент 12 задержки, дешифратор 13, генератор 14 импульсов и имеет информационный вход 15, информационный выход 16 и вход 17 выборки.
Блок 11 регистров контрол содержит (фиг.2) регистр 18 установки задержки считьшани выходных реакций первьй дешифратор 19, группу элемен- тов задержки, первую группу элементов И 21,-2 If,, первый элемент ИЛИ 22, регистр 23 установки частоты контрол , второй дешифратор 24, счетчик (делитель) 25, вторую груп- пу элементов И 26, второй элемент ИЛИ 27. ,.
Блок 1 пам ти тестов служит дл хранени и формировани тестовой последовательности. Блок 2 пам ти реакций предназначен дл фиксации, хранени и считывани результатов контрол . Блок 4 пам ти адресов коммутации предназначен дл хранени контрольного распределени входов и выходов контролируемого модул по каждому каналу и в каждом такте тестовых воздействий. Коммутатор 5 тестов предназначен дл переключени входных и выходных каналов контроли- руемого модул . Счетчик 6 адреса служит дл формировани адреса блоков 1,2 и 4. Первый элемент И 7 предназначен дл формировани сигнала переполнени счетчика 6 адреса. Элемент ИЛИ 8 дает возможность прибавл ть 1 к содержимому счетчика 6 адреса как от элемента 12 задержки, так и от дешифратора 13.. Второй элемент
И 9 служит дл запрета прохождени импульсов от-блока 11, когда триггер 10 находитс в состо нии Останов. Триггер 10 предназначен дл пуска и останова процесса прохождени тестов Блок 11 регистров контрол предназначен дл организации контрол модул в разных частотах а также управл ет временем считывани реакции контролируемого модул . Элемент 12 задерж1 и предназначен дл получени временного сдвига между импульсами считывани блока 2 и импульсами, уве личиваюпщми содержимое счетчика 6 адреса на 1. Дешифратор 13 предназначен дл формировани импульсов, предназначенных дл первоначальной загрузки блоков 1 и 4, считывани результатов контрол из блока 2, установки параметров контрол в регистрах 18 и 23, прибавлени к содержимому счетчика 6 адреса 1, установлени счетчика 6 адреса в , запуска триггера 10. Генератор 14 импульсов выдает серию синхронизирующих импульсов. На вход 15 пос- .тупает код, записываемый в блоки 1,4 и 11. Выход 16 предназначен дл съема реакций контролируемого модул . На вход 17 подаетс код выборки соответствующего абонента и импульс сопровождени .
Устройство работает следующим образом.
Перед началом работы в подготовительном режиме на входе 17 устанавливаетс код, соответствующий сигналу установки в ноль счетчика 6 адреса , и подаетс импульс сопровождени На соответствующем выходе дешифратор 13 формируетс импульс, который устанавливает в ноль счетчик 6 адреса. После этого на вход 15 подаетс первое тестовое слово, затем на входе 17 устанавливаетс код, соответствующий записи информации в блок 1, и подаетс импульс сопровождени . На соответствующем выходе дешифратора 13 формируетс импульс, который записывает первое тестовое слово в блок 1 по нулевому адресу. После этого на входе 15 устанавливаетс код, задающий распределение входных и выходных контактов контролируемого модул на первом тестовом слове, а на входе 17 устанавливаетс код, соответствующий записи информации в блок 4, и подаетс импульс сопровождени . На
соответствующем выходе дешифратора 13 формируетс импульс, который записывает информацию, задающую распределение входных и выходных контактов контролируемого модул на первом тестовом слове в блок 4 по нулевому адресу. В общем случае конт ролируемый модуль может иметь большое количество выводов, поэтому чтобы ограничить количество разр дов входа 15, тестовое слово и информацию о коммутации можно записывать в блоках 1 и 4 по группам. При этом каждой группе на входе 17 должен соответствовать код выборки, который дает возможность записать информацию в .блоках 1 и 4 по группам. Затем на входе 17 устанавливаетс код, соответствующий сигналу прибавлени к содержимому счетчика 6 адреса 1, и подаетс импульс сопровождени . На соответствующем выходе дешифратора 13 формируетс импульс, который через элемент ИЛИ 8 увеличивает содержимое счетчика 6 адреса на 1, и записываетс информаци по первому адресу блоков 1 и 4. Аналогичным образом в блоки 1 и 4 записываетс информаци по всем адресам. В соответствии с этим в каждом тестовом слове дл входного контакта в блоке 4 записываетс нулева информаци , а дл выходного контакта - единична информаци .,
Дл установки параметров контрол на входе 15 устанавливаетс информаци , соответствующа необходимой задержке считывани данного контролируемого модул , а на входе 17 выборки устанавливаетс код, соответствующий сигналу записи в регистр 18 установки задержки считывани выходных реакций, и подаетс импульс сопровождени . На выходе дешифратора 13 формируетс импульс, который записывает установленную на входе 15 информацию в регистр 18. Аналогичным образом в регистре 23 установки частоты контрол записываетс информаци , соответствующа выборке необходимой частоты контрол . Сери импульсов из генератора 14 поступает на вход счетчика 25, на выходах которого формируютс серии импульсов разной частоты, и в зависимости от содержимого регистра 23 выбираетс соответствующий выход дешифратора 24 который разрешает поступление серии
импульсов выбранной частоты через один из элементов И 26| - 26 и через элемент ИЛИ 27 на второй вход элемента И 9.
После заполнени блоков 1 и 4.и установки регистров 18 и 23 счетчик 6 адреса устанавливаетс в О. На входе 17 устанавливаетс код, соответствующий формированию сигнала установки триггера 10 в единичное состо ние, и подаетс импульс сопровождени . На соответствующем выходе дешифратора 13 формируетс импульс,
который устанавливает триггер 1в в единичное состо ние, благодар чему устройство переводитс в режим Прогон . В этом режиме сери импульсов, поступающих на второй вход элемента
И 9, проходит через него. Первый импульс серии считывает информацию по нулевому адресу блоков 1 и 4, котора поступает на входы коммутатора 5. На выходе коммутатора формируетс код, каждый разр д которого может иметь три состо ни . Если данный разр д коммутатора 5 подключен к входному контакту контролируемого модул 3, тогда сигнал на выходе
коммутатора данного разр да принимости от информации, считанной из блока 1 пам ти тестов (так как на управл ющий вход коммутатора данного разр да от блока 4 поступает сигнал логического О, соответствующего входному контакту). Если данный разр д коммутатора 5 подключен к выходному контакту контролируемого модул 3, тогда сигнал на выходе коммутатора данного разр да принимает высокоимпедансное состо ние (так как на управл ющий вход данного разр да коммутатора 5 от блока 4 , поступает сигнал логической 1, соответствующий выходному контакту), благодар чему этот разр д на инфор-, мационном входе блока 2 данного разр да будет принимать значени , которые задает контролируемый модуль 3. В качестве коммутатора использованы элементы типа 133ЛП8 или 155ЛП8. Таким образом, как входные, так и выходные сигналы контролируемого модул 3 оказываютс подключенными к информационным входам блока 2 пам ти реакций. Сигнал записи в блок 2 поступает из блока 11 и формируетс еле ) дующим oiSpaaoM.
5
0
5
0
5
Первый импульс с выхода элемента И 9 поступает на входы элементов 20 задержки. При этом на выходах элементов 20,- 20„ формируютс импульсы разной задержки, и в зависимости от содержимого регистра 18 установки задержки считывани выходных реакций выбранньй выход дешифратора 19 разрешает поступление через выбранный элемент из элементов И 21 группы задержанного импу- льса и через элемент ИЛИ 22 на вход записи блока 2, записыва в нем результат реализации первого тестового слова по нулевому адресу. Таким образом считывание выходных реакций контролируемого модул 3 и запись их в блок 2 производитс с учетом задержки распространени сигналов в данном контролируемом модуле.
Первый импульс, сформированный на выходе элемента ИЛИ 22, через элемент 12 задержки и элемент ИЛИ 8 поступает также на счетньш вход счетчика 6 адреса, вследствие чего следующий импульс , сформированный на выходе элемента И 9, организует реализацию второго тестового слова и т.д. Когда все тесты исчерпаны, сигнал с выхода элемента 17 перебрасывает триггер 10 в состо ние, запрещающее прохождение импульсов через элемент И 9,
Выдача результатов контрол на выход 16 осуществл етс установкой счетчика 6 адреса при помощи дешифратора 13 и формированием импульсов считывани . Дл формировани импульса считывани на выходе 17 устанавливаетс код, соответствующий сигналу считывани , и подаетс импульс сопровождени . При этом на выходе дешифратора. 13 формируетс импульс считьшани . Как запись в блоки 1 и 4, так и считывание из блока 2 можно производить по группам. Вход 15 и вход 17 выборки могут подключатьс или к пульту, или к блоку ввода информации , или к микроэвм в зависимости от области применени устройст ва. То же самое можно сказать о выходе 16 дл считывани информации. Он может подключатьс как к просто-, му индикационному устройству, так
и к микроэвм...
Claims (2)
1. Устройство дл тестового контрол и диагностики цифровых модулей
0
0
5
содержащее бл ок пам ти тестов и блок пам ти реакций, отличающее- с тем что, с целью расширени функциональных возможностей устройства путем подстройки частоты и изменени задержки считывани при контроле , оно содержит блок пам ти адресов коммутации, коммутатор тестов, счетчик адреса, два элемента И, элемент ИЛИ, триггер, дешифратор, генератор импульсов, элемент задержки и блок регистров контрол , причем информационные входы блока пам ти тестов, блока пам ти адресов коммутации и блока регистров контрол образуют информационный вход утройст- ва, вход записи блока пам ти тестов, вход записи блока пам ти адресов коммутации,тгход считывани блока пам ти реакций, установочный вход блока регистров контрол , первый вход элемента ИЛИ, вход сброса счетчика адреса, вход установки триггера под- 5 ключены к выходам дешифратора соответственно с первого по седьмой, вход дешифратора вл етс входом выборки устройства, выход счетчика адреса подключен к адресным входам блока пам ти тестов, блока пам ти, адресов коммутации и блока пам ти реакций и входам первого элемент-а И, выход которого соединен с входом сброса триггера, информационные выходы блока пам ти тестов и блока пам ти адресов коммутации подключены соответственно к информационному и управл ющему входам коммутатора тестов , выход которого вл етс выходом устройства дл подключени к входу контролируемого модул и соединен также с информационным входом блока пам ти реакций, который вл етс входом устройства дл подключени к выходу контролируемого модул , информационный выход блока пам ти реакций вл етс информационным выходом устройства, первый выход блока регистров контрол соединен с входом записи блока пам ти реакций и входом элемента задержки, выход которого подключен к второму входу элемента ИЛИ, выход которого соединен со счетным входом счетчика адреса, первый и второй входы и выход-второго элемента И подключены соответственно к выходу триггера, второму выходу блока регистров контрол и входам считывани блока пам ти тестов и
5
0
5
0
5
и блока пам ти адресов коммутации, а первый и второй синхровходы блока регистров контрол соединены соответственно с выходом второго элемента И и выходом генератора импульсов.
2.Устройство по п.1, о т л и ч а- ю щ е а с тем, что блок регистров контрол содержит регистр -установки задержки считывани выходных реак- ций,регистр установки частоты контрол , счетчик, два дешифратора, группу элементов задержки, две группы элементов И и два элемента ИЛИ, причем информационные и установочные входы регистров устаноеки задержки считывани выходных реакций и установки ча:стоты контрол объединены и вл ютс соответственно информационным входом блока и установочным входом блока, выходы регистра установки задержки считывани выходных
реакций и регистра установки частоты контрол соединены с входами первого и второго дешифраторов соответственно , входы элементов задержки группы подключены- к первому синхровходу блока, первые и вторые входы и выходы элементов И первой грзтпы соединены соответственно с выходами одноименных элементов задержки группы, одноименными выходами первого дешифратора и одноименными входами первого элемента ИЛИ, выход которого вл етс первым выходом блока, вход счетчика вл етс вторьм синхровхо- дом блока, первые и вторые входа и выходы элементов И второй группы подключены соответственно к одноименным выходам счетчика и второго дешифратора и одноименным входам второго элемента ИЛИ, выход которого вл етс вторым выходом блока.
К блокам 2 и 12
1
22
.
От SMKU
Iffm Дш J3
К 5лону 9
А
Ш.
а,
/V
/ / V
Ш
2ii
25
lOmffmafif
23
SmfA9Ka /J
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864134097A SU1376087A1 (ru) | 1986-08-18 | 1986-08-18 | Устройство дл тестового контрол и диагностики цифровых модулей |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864134097A SU1376087A1 (ru) | 1986-08-18 | 1986-08-18 | Устройство дл тестового контрол и диагностики цифровых модулей |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1376087A1 true SU1376087A1 (ru) | 1988-02-23 |
Family
ID=21262660
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864134097A SU1376087A1 (ru) | 1986-08-18 | 1986-08-18 | Устройство дл тестового контрол и диагностики цифровых модулей |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1376087A1 (ru) |
-
1986
- 1986-08-18 SU SU864134097A patent/SU1376087A1/ru active
Non-Patent Citations (1)
Title |
---|
Патент US 3849726, кл. G 01 R 31/00, опублик. 1974. Авторское свидетельство СССР 660053, кл. G 06 F 11/00, 1979. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4369511A (en) | Semiconductor memory test equipment | |
KR100238931B1 (ko) | 반도체 메모리 시험 장치의 페일 해석 장치 | |
KR940001340A (ko) | 셀프- 타임드 메모리 어레이를 갖는 완전 테스트 가능한 칩 | |
US20030217313A1 (en) | Method and auxiliary device for testing a RAM memory circuit | |
SU1376087A1 (ru) | Устройство дл тестового контрол и диагностики цифровых модулей | |
US4352181A (en) | Device for synchronising multiplex lines in a time-division exchange | |
SU1545224A1 (ru) | Устройство дл сопр жени ЭВМ с абонентом | |
RU1800458C (ru) | Устройство дл формировани тестов | |
SU1269139A1 (ru) | Устройство дл контрол цифровых узлов | |
SU1691841A1 (ru) | Устройство дл контрол цифровых объектов | |
SU1683015A1 (ru) | Устройство дл тестового контрол и диагностики цифровых модулей | |
SU1705876A1 (ru) | Устройство дл контрол блоков оперативной пам ти | |
SU1536366A1 (ru) | Устройство дл ввода-вывода информации | |
SU1317484A1 (ru) | Запоминающее устройство с коррекцией ошибок | |
SU1149312A1 (ru) | Устройство дл контрол микросхем оперативной пам ти | |
SU1700557A1 (ru) | Устройство дл тестового контрол и диагностики цифровых модулей | |
SU1695314A1 (ru) | Устройство дл ввода информации | |
SU1291988A1 (ru) | Устройство дл ввода информации | |
SU1679487A1 (ru) | Устройство дл контрол цифровых блоков | |
SU1472952A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1532978A1 (ru) | Устройство дл контрол оперативной пам ти тестом Марш с двоично-нарастающим адресным шагом | |
SU1264185A1 (ru) | Устройство дл имитации сбоев | |
SU1396160A1 (ru) | Запоминающее устройство с тестовым самоконтролем | |
SU511710A1 (ru) | Устройство дл преобразовани структуры дискретной информации | |
SU1548788A1 (ru) | Узел заполнени тестовой информации |