SU511710A1 - Устройство дл преобразовани структуры дискретной информации - Google Patents

Description

Изобретение относитс  к электросв зи и может быть использовано дл  трансформа ции скорости модул ции при введении избыточного кодировани  и служебных синхронизирующих сигналов, в качестве эластичной пам ти в устройствах, иредназ аченных дл  временного уплотнени  асинхронных каналов , при дискретном сложении информации, принимаемой по параллельным каналам, име ющим различные временные задержки сигна ла и т.п. Известно устройство дл  преобразовани  структуры дискретной информации, содержащее регистр пам ти с коммутатором на вхо де и индикатор заполнени  пам ти. Однако известное устройство имеет слож ную коммутацию входных и выходных цепей регистра пам ти,что значительно усложн ет устройство в целом. Целью изобретени   вл етс  упрощение устройства за счет упрощени  коммутации входных и выходных цепей регистра пам ти . Дл  зтого введены узел дл  циклической перезаписи и элементы буферной и выравнивающей задержки, при этом выход узла дл  циклической перезаписи подключен к одному из входов индикатора заполнени  пам ти через элемент буферной задержки, к другому входу - непосредственно, а выход индикатора заполнени  пам ти - к разрешающему входу регистра пам ти, причем выход регистра пам ти подключен к входу элемента выравнивающей задержки непосредственно , а к информационному входу регистра пам ти через коммутатор, причем управл ющие сигналы поданы на соответствующие входы узла дл  циклической перезаписи и элемента буферной задержки. На чертеже приведена структурна  электрическа  схема устройства. Устройство дл  преобразовани  структуры дискретной информации содержит узел дл  циклической перезаписи 1, выполнен ный на элементе ИЛИ 2 и счетчике 3, элемент буферной задержки 4, выполненный на одновибраторе 5, элементе И 6, RS триггере 7 и элементе И-ИЛИ 8. индикатор заполнени  пам ти 9. вылолнешшй на элементе И 1О, элементе ИЛИ 11 и счетч 12, коммутатор 13, представгаооший собой элемент , регистр пам ти 14 и элем выравнивающей задержки 15, выполненный Б атэиггере 16 и DV-триггере 17.

Устройство работает следующим образом .

Во врем  циклической перезаписи производитс  считывание. Считывающий импульс , поступающий на вход 18, с которого осуществл етс  управление устройством имеет длительность Т, где - интервал тактовой синхронизапии, определ ющий дискретное врем , в котором работает устройство . Считывающий импульс запускает узел 1. На инверсном выходе нулевого состо ни  счетчика 3, имеющего емкость

Я + 1, вырабатываетс  сигнал интервала перезаписи длительностью П , задержанный на Т относительно считывающего импульса.

Сигнал перезаписи через элемент ИЛИ 11 поступает на индикатор заполнени  пам ти 9 дл  съема с него величины запаса данных VV и дл  уменьщени  величины запаса данных на единицу.

Так как сигнал перезаписи подан на вход разрешени  счета счетчика 12, емкостью fl - 1 , то по окончании сигнала перезаписи в счетчике оказываетс  число W-1 .

Кроме того, сигнал перезаписи поступает на вход разрешени  сдвига регистра пам ти 14 и на коммутатор 13 дл  под- ключени  выхода старшего разр да Qn регистра пам ти 14 и к его входу первого разр да. Запас данных хранитс  в первых 4  чейках регистра пам ти 14. Поэтому с задержкой на ( П W ) Т относительно начала сигнала перезаписи очередной единичный элемент, подлежащий считыванию , окажетс  в старщей  чейке регистра

пам ти 14.

На следующем тактовом интервале этот единичный элемент при помощи импульса переполнени , вырабатываемого на выходе счетчика 12 будет записан в J)V -триггер 16. После прив зки в DV -триггере 17 этот единичный элемент поступает на выход устройства,

Запись сигнала данных в регистр пам ти 14 производитс  вне интервала перезаписи . Если импульс записи совпадает по зремени с интервалом перезаписи, то он .запоминаетс  в RS -триггере 7 до око1гчани  интервала перезаписи, после чего считываетс  с триггера 7 сигналом

4

длательне5стьнз Т , задержанным благодар  одновибратору 5 относительно начала интервала перезаписи на врем  ЯТ. Импульс записи осушествл ет запись входного сигнала данных, подаваемьгх на вход 19, в регистр пам ти 14 и однов; еменно увеличивает число в счетчике 12 на единицу.

Дл  записи в индикатор заполнени  пам ти 9 начального числа служит элемент И 1О, Если бы не было элемента И 1О, то при нахождении в счетчике 12 во врем  записи числа ft он перешел бы в состо ние нуль, а с приходом очереного считывающего импульса - в состо ние

Л и т. д. Присутствие элемента И Ю исключает возможность такого ненормального режима работы.

Если запись в регистр пам ти 14 производитс  во врем  циклической перезаписи, работа устройства почти не отличаетс  от рассмотренной выще - импульс записи подаетс  вместо считывающего импульса и наоборот, импульс переноса с счетчика 12 подаетс  на коммутатор 13 дл  подсоединени  в нужный момент времени входа сигнала данных устройства к регистру пам ти 14, а разрешение записи в триггер 16 производитс  сигналом с выхода элемента буферной задержки 4. В этом варианте в индикаторе заполнени  пам ти 9 оказываетс  число, равное не запасу данных, а резерву пам ти, т. е. количеству незан тых разр дов регистра пам ти 14.

Выходные сигналы снимаютс  с выхода 2О.

Claims (1)

1. Формула изобретени 

   Устройство дл  преобразовани  структур ры дискретной информации, содержащее регистр пам ти с коммутатором на входе и индикатор заполнени  пам ти, отличающеес  тем, что, с целью упрощени  коммутации входных и выходных цепей регистра пам ти, введены, узел дл  циклической перезаписи и элементов буферной и выравнивающей задержки, при этом выход узла дл  циклической перезаписи подключен к одному из входов инднкатора заполнени  пам ти через элемент буферной задержки, к другому входу - непосредственно, а выхо инднхаторе заполнени  пам ти - к разрешающему входу регистра пам ти, причем вы- ход регистра пам ти подключен к входу элемента выравнивающей задержки неоосредст венно, а к информационному входу регистра пам ти через коммутатор, причем уг ава юшие сигналы поданы на соответствующие входы узла дн  циклической перезаписи и элемента буферной задержки.