SU1309032A1 - Устройство дл сопр жени источника и приемника информации - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано дл  обмена информацией между двум  разноскоростными устройст- :вами обработки данных в качестве буферной пам ти; Целью изобретени   вл етс  повышение достоверности функционировани  за счет обеспечени  работы устройства сопр жени  при любом временном положении сигналов записи и счи- тьтани . Цель достигаетс  тем, что в устройство, содержащее два элемента И 1,2, реверсивный счетчик 4, счетчик 5 чтени , счетчик 7 записи, элементы 8 и 9 задержки, дешифратор 10 заполнени , дешифратор 11 нул , две группы элементов И 12, 13, блок 14 пам ти, группу элементов ИЛИ 15, DO О СО о 00 ю -|

Description

1309032

введены регистр 3, предназначенный значенный дл  разделени  во времени дл  хранени  входной информации, и циклов записи и считывани . 1 з.п. распределитель 6 импульсов, предна ф-лы, 3 ил.

Изобретение относитс  к вычислительной .технике и может быть использовано дл  обмена информацией между двум  разноскоростными устройствами.

Целью изобретени   вл етс  повьше- ние достоверности функционировани  устройства.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 функциональна  схема распределител  импульсов; на фиг. 3 - временна  диаграмма работы распределител  импульсов.

Устройство (фиг. 1) содержит первый 1 и второй 2 элементы И, регистр 3, реверсивный счетчик 4, счетчик 5 чтени , распределитель 6 импульсов, счетчик 7 записи, первый 8 и второй 9 элементы задержки, дешифратор 10 заполнени , дешифратор 11 нул , .первую 12 и вторую 13 группу элементов И, блок 14 пам ти, группу элементов ИЛИ 15, 16 и 17 синхроимпульсов чтени  и записи.устройства, информационные вход 18 и выход 19 устройства.

Распределитель импульсов (фиг.2) содержит первый 20 и второй 21 триггеры , первьш 22 и второй 23 элементы И-НЕ, первый 24 и второй 25 элеметы НЕ, первый 26 и второй 27 формиро ватели импульса по фронту входного сигнала, первый 28 и второй 29 формирователи импульса по спаду входног сигнала, первый 30 и второй 31 входы первый 32, второй 33, третий 34 и четвертый 35 выходы, входы 36-47 элементов распределител .

Устройство работает следующим образом .4Q

В исходном состо нии счетчики 4,5, 7, элементы пам ти блока 14 и регистр 3 наход тс  в нулевом состо нии, на адресном входе блока 14 находитс  потенциал, соответствующий О, на вы- 5 ходе дешифратора 11 находитс  запирающий потенциал, блокируклций элемент И 1, на выходе дешифратора 10

5

.

5

Q

5

находитс  потенциал ,открьшак дий эле .мент И 2.

Сигналом на входе 17 поступающий по входу параллельный код записываетс  в регистр 3 и модифицируютс  счетчик 7 и реверсивный счетчик 4. Кроме этого по сигналу на входе 17 распределитель 6 формирует импульс, который с выхода 35 проходит через элемент 9 задержки и разрешает запись кода из регистра 3 в блок 14 по первому адресу .

Код адреса, по которому происходит запись, подаетс  на адресный вход блока 14 с выхода счетчика 7 через элементы И 13, открытые потенциалом с выхода 33 распределител  6, и элементы ИЛИ 15. С выхода дептфратора 11 снимаетс  запирающий потенциал, и разблокируетс  вход 16 дл  сигналов считывани .

При поступлении следующего кода на вход 18 и сигнала на вход 17 в реверсивный счетчик 4 и в счетчик 7 записываетс  еще по единице, и на адресный вход блока 14 поступает соответствующий адрес, по которому записываетс  код с выхода регистра 3. Аналогичным образом происходит дальнейшее заполнение информацией блока 14.

Если на вход 16 приходит сигнал считывани  до того, как произойдет заполнение блока 14, счетчика 7 и реверсивного счетчика 4 импульсами, управл ющими записью, из содержимого реверсивного счетчика 4 вычитаетс  единица, в счеТчик 5 записываетс  единица. С выхода 34 распределител  6 через элемент 8 задержки на вход блока 14 поступает импульс, по которому происходит считывание информации из блока 14 на выход 19 устройства. Причем код адреса, по которому происходит считывание-, подаетс  с выхода счетчика 5 через элементы И 12, от- крытые потенциалом с выхода 32 распределител  6, и элементы ИЛИ 15.

При поступлении следующего считы- вающего сигнала из содержимого реверсивного счетчика 4 вычитаетс  еще единица, в счетчик 5 добавл етс  единица и на адресном вкоде блока 14 выставл етс  код второго адреса. Значение информации, записанной по этому адресу, считываетс  и поступает на выход 19 устройства. При завершении считывани  всех записанных в па- м ть кодов реверсивный счетчик 4 устанавливаетс  в нулевое состо ние, вследствие чего дешифратор 11 формирует сигнал, блокирующий элемент И 1 и запрещающий изменение состо ни  устройства по сигналам считывани , проход щим на вход 16. Одновременно сигнал с выхода дешифратора 11 может быть подан на приемник как сигнал запрета чтени  (отсутстви  информации дл  чтени ).

В случае, когда реверсивный счетчик 4 заполн етс  импульсами, поступившими по входу 17, что свидетельствует о заполнении всего объема пам ти блока 14, дешифратор 10 заполнени  формирует сигнал, блокирующий элемент И 2 и тем самым запрещающий дальнейшую запись информации. Первый , сигнал, поступивший на вход 16, производит считывание информации по адресу с выхода счетчика 5 чтени  и снимает блокировку устройства по входу 17, тем самым разреша  дальнейшую запись информации в устройство. Сигнал с выхода дешифратор 10 может быть вьвдан источнику как сигнал переполнени  буферной пам ти и блокировки выдачи данных на вход 18.В случае,, когда на входы 16 и 17 поступают одновременно оба сигнала дл  устранени  сбойной ситуации распределитель 6 осуществл ет разделение во врем , циклов записи и считывани , При этом информаци  на входе 18 по сигналу на входе 17 записываетс  в регистр 3. После этого распределитель 6 формирует сигналы, по которым осуществл етс  запись информации из регистра 3 в блок 14, а затем чтение информации из блока 14 или, наоборот, сначала чтение информации, а затем запись информации из регистра .3 в блок 14. Пор док следовани  циклов запись-чтение зависит только от величин внутренних задержек в распределителе 6 и принципиального значени  не имеет.

, «

Если в первую очередь организуетс  цикл записи, то устройство работает следующим образом. По сигналам,с выходов элементов И 1 и И 2 на втором выходе распределител  6 формируетс  сигнал, по которому разрешаетс  прохождение код адреса с выхода счетчика 7 через элементы И 13 и элементы ИЛИ.15 на адресный вход блока 14 пам ти . Затем на вьтходе 35 распределител  6 формируетс  сигнал, по которому информаци  из регистра 3 переписываетс  в блок 14. Сразу после записи информации распределитель 6 организует чтение информации. При этом на выходе 32 распределител  6 формируетс  сигнал, по которому разрешаетс  прохождение кода адреса с выхода сЧет- чика 5 через элементы И 12 и элементы ИЛИ 15 на адресный вход блока 14. Затем на выходе 34 формируетс  сигнал , по которому информаци  из блока 14 поступает на выход 19 устройства .

Распределитель 6 импульсов (фиг.2 и 3) работает следующим образом. В исходном состо нии триггеры 20 и 21 наход тс  в нулевом состо нии. На вход 30 поступает импульс чтени , который устанавливает триггер 20 в еди-, ничное состо ние. Так как триггер 21 находитс  в нулевом состо нии, на выходе элемента И-НЕ 23 находитс  вьюо- кий уровень. При этом на выходе 32 распределител  6 импульсов устанавливаетс  высокий уровень. По фронту этого уровн  формирователем 26 формируетс  импульс, который поступает на выход 34 распределител  6. По спаду этого импульса формирователем 28 формируетс  импульс, который сбрасывает триггер 20. При этом на выходе элемента И-НЕ 22 устанавливаетс  высокий уровень, а на выходе элемента НЕ 24 - уровень. Сигнал на выходе 32 используетс  дл  разрешени  прохождени  кода адреса на адресный вход блока 14, а сигнал на выходе 34.- дл  чтени  информации из блока 14. При поступлении на вход 31 импульса записи триггер 21 устанавливаетс  в единичное состо ние. Так как триггер 20 находитс  в нулевом состо нии, на выходе элемента И-НЕ 22 находитс  высокий уровень. При этом на выходе 33 устанавливаетс  высокий уровень. По фронту этого уровн  формирователем 27 формируетс  импульс.

записи, выходы счетчика чтени  и счеткоторый поступает на выход 35. По спаду этого импульса формирователем 29 формируетс  импульс, который сбра- сьшает триггер 21. При этом на выхо- дб элемента И-НЕ 23 устанавливаетс  высокий уровень, а на выходе элемента НЕ 25 - низкий уровень. Сигнал на выходе 33 используетс  дл  разрешени  прохождени  кода адреса на адресный вход блока 14, а сигнал на выходе 35-10 ключени  информационного входа прием- дл  записи информации в блок 14. При ника информации, входы записи и чте- одновременном поступлении импульсов чтени  и записи на входы 30 и 31 распределитель 6 осуществл ет поочередное формирование импульсов на выходах t5 ного счетчика соединен с входами де- 32, 34 и 33, 35. При этом триггеры 20 шифратора нул  и дешифратора заполне- и 21 устанавливаютс  в единичное сое- ни  то ние. Схема взаимной блокировки на элементах И-НЕ 22 и 23 управл ет очередностью формировани  импульсов 20 на выходах 32, 34 и 33, 35. Так, например , при срабатывании первым во времени элемента И-НЕ 22 на его выходе по вл етс  низкий уровень, который блокирует элемент И-НЕ 23, на вы- чающеес  тем, что, с целью ходе которого по вл етс  высокий уро- повышени  достоверности функциониро- вень. При этом формируютс  импульсы

чика записи соединены соответственно с информационными входами элементов И первой и второй групп, выходы которых соединены соответственно с первыми и вторыми входами элементов ИЛИ группы, выходы которых соединены с адресным входом блока пам ти, выход которого  вл етс  выходом устройства дл  подни  блока пам ти соединены соответственно с выходами первого и второго элементов задержки, выход реверсив , выходы которых соединены соответственно с первыми вз одами первого и второго элементов И, вторые входы которых  вл ютс  соответственно входами устройства дл  подключени  выхода синхроимпульса чтени  приемника информации и выхода синхроимпульса записи источника информации, о т л ивани  устройства, в него введены регистр и распределитель импульсов, причем выходы первого и второго элена выходах 32 и 34, триггер 20 импульсом с выхода формировател  28

устанавливаетс  в нулевое состо ние. 30 ментов И подключены соответственна

На вькоде элемента И-НЕ 22 по вл етс  высокий уровень и тем сатлм снимаетс  блокировка с элемента И-НЕ 23. Так как триггер 21 находитс  в единичном состо нии, на выходе элемента 35 элементов И первой и второй групп и

И-НЕ 23 по вл етс  низкий уровень и формируютс  импульсы на выходах 33 и 35. Импульсом с выхода формировател  29 Сбрасываетс  триггер 21 и на

этом работа распределител  6 заканчи- 40 торого  вл ютс  соответственно входа- ваетс  до поступлени  очередных им- ми устройства дл  подключени  информационного выхода и выхода синхроимпульса записи источника информации.

пульсов на входы 30 и 31.

Claims (2)

1. Формула изобретени 

   45

   1i Устройство дл  сопр жени  ис- чающеес  тем, что распреде- точника и приемника информации, содер- литель импульсов содержит два тригге- жащее блок пам ти, первый и второй ра, два элемента И-НЕ, два злемен- элементы И, реверсивный счетчик, де- та НЕ, два формировател  импульса по шифратор заполнени  и дешифратор нул , фронту входного сигнала, два формиро- счетчик чтени , счетчик записи, две вател  импульса по спаду входного группы элементов И, группа элемен- сигнала, причем единичные входы пер- тов ИЛИ и два элемента задержки, при- вого и второго триггеров  вл ютс  чем вь1ход первого элемента И соединен соответственно первым и вторым входа- с вычитающим входом реверсивного счет- с ми запуска распределител  импульсов.

   чика и счетным входом счетчика чтени , выход второго элемента И соединен с суммирующим входом реверсивного счетчика-и счетным входом счетчика

   записи, выходы счетчика чтени  и счетключени  информационного входа прием- ника информации, входы записи и чте- ного счетчика соединен с входами де- шифратора нул  и дешифратора заполне- ни  чающеес  тем, что, с целью повышени  достоверности функциониро-

   ключени  информационного входа прием- ника информации, входы записи и чте- ного счетчика соединен с входами де- шифратора нул  и дешифратора заполне- ни  чающеес  тем, что, с целью повышени  достоверности функциониро-

   чика записи соединены соответственно с информационными входами элементов И первой и второй групп, выходы которых соединены соответственно с первыми и вторыми входами элементов ИЛИ группы, выходы которых соединены с адресным входом блока пам ти, выход которого  вл етс  выходом устройства дл  подключени  информационного входа прием- ника информации, входы записи и чте- ного счетчика соединен с входами де- шифратора нул  и дешифратора заполне- ни  чающеес  тем, что, с целью повышени  достоверности функциониро-

   ни  блока пам ти соединены соответственно с выходами первого и второго элементов задержки, выход реверсивключени  информационного входа прием- ника информации, входы записи и чте- ного счетчика соединен с входами де- шифратора нул  и дешифратора заполне- ни  чающеес  тем, что, с целью повышени  достоверности функциониро-

   , выходы которых соединены соответственно с первыми вз одами первого и второго элементов И, вторые входы которых  вл ютс  соответственно входами устройства дл  подключени  выхода синхроимпульса чтени  приемника информации и выхода синхроимпульса записи источника информации, о т л иключени  информационного входа прием- ника информации, входы записи и чте- ного счетчика соединен с входами де- шифратора нул  и дешифратора заполне- ни  чающеес  тем, что, с целью повышени  достоверности функциониро-

   вани  устройства, в него введены регистр и распределитель импульсов, причем выходы первого и второго элек первому и второму входам запуска распределител  импульсов, первый-чет- вертый выходы которог о подключены соответственно к управл ющим входам

   входам первого и второго элементов задержки, информационный вход блока пам ти соединен с выходом регистра, информационный вход и синхровход ко
2. 2. Устройство по п. 1, о т л ичающеес  тем, что распреде- литель импульсов содержит два тригг ра, два элемента И-НЕ, два злемен- та НЕ, два формировател  импульса п фронту входного сигнала, два формир вател  импульса по спаду входного сигнала, причем единичные входы пер вого и второго триггеров  вл ютс  соответственно первым и вторым вход ми запуска распределител  импульсов

   а выходы подключены соответственно к первым входам первого и второго элементов И-НЕ, выходы которых через первый и второй элементы НЕ подключены соответственно к первому и второму выходам распределител  импульсов и входам первого и второго формирователей импульса по фронту входного сигнала, выкодь которых соединены соответственно с третьим и четвертым- выходами распределител  импульсов и

   через первый и второй формир ователи импульса по спаду входного сигнала с нулевыми входами первого и второго триггеров, вторые входы первого и второго элементов И-НЕ подключены соответственно к выходам второго и первого элементов И-НЕ.

   32

   34

   f9if t

   г

   j..

   ...I

   иг.2

   JJ

   J5

   Фиг.