SU1520597A1 - Стоковое запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в системах приема и передачи дискретной информации специализированных вычислителей, а также в буферных запоминающих устройствах систем ввода информации многоканальных измерительных комплексов. Цель изобретени  - повышение плотности хранени  данных за счет полного заполнени  стека при хаотично поступающей приоритетной и обычной информации. Устройство содержит накопитель, адресный счетчик, три блока оперативной пам ти, два коммутатора, два распределител  импульсов, дешифратор, три реверсивных счетчики, элемент пам ти, два элемента ИЛИ, блок управлени . В устройстве разбиение единого адресного пол  накопител  на уровни (обычный и приоритетный) происходит по мере поступлени  информации. Запись информации, следующей за циклом считывани , происходит в первую очередь по уже свободным адресам считанной информации и лишь при отсутствии таковых увеличиваетс  глубина стекла. 4 ил.

Description

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в системах приема и передачи дискретной информации специализированных вычислителей, а также в буферных запоминающих устройствах систем ввода информации многоканальных измерительных комплексов.

Целью изобретени   вл етс  увеличение плотности хранени  данных . за счет полного заполнени  стека при хаотично поступающей приоритетной и о быч но и инфо рма ции.

На фиг. 1 представлена схема стекового запоминающего устройства; на фиг. 2 - схема блока управлени ; на фиг..З - схема распределител  импульсов; на фиг. 4 - временна  ди- аграмма работы устройства.

Стековое запоминающее устройство содержит накопитель 1, блок 2 управлени , первый 3 и второй 4 реверсивные счетчики, первый 5 и 6

коммутаторы, дешифратор 7j первый 8 и второй 9 распределители импульсов, адресный счетчик 10, третий реверсивный счетчик 11, первый элемент ИЛИ 12, первый 3, второй 14 и третий 5 блоки оперативной пам ти, элемент 16 пам ти, второй элемент ИЛИ 17, входы записи 18 и чтени  19 устройства , первый 20 и второй 21 входы синхронизации устройства, выход Стек зан т 22, управл ющий выход 23 считывани , выход Стек пуст 24 и выход 25 признака приоритета.

Блок управлени  (фиг, 2) содержит узел 26 посто нной пам ти, триггеры 27 и 28 и элементы ИЛИ 29 и 30.

Распределитель импульсов (фиг. 3) содержит инвертор 31-и элементы ИЛИ 32 и 33.

Стековое запоминающее устройство работает следующим образом.

Перед началом работы все- счетчики устройства устанавливаютс  в одинако20 При низком уровне сигнала Чтени на входе 19 устройства блок 2 управ лени  формирует по сигналу t (фиг. второй тактирующей последовательнос на входе 21 сигнал считьгоани  и на

вое нулевое состо ние (цепь начальной 25 своем втором выходе. Одновременно

этим же сигналом &2 в блоке 2. упустановки не показана) ,, При этом на всех выходах состо ни  реверсивных счетчиков 3, 4 и 11 сигналы низкого уровн . Следовательно, на выходе Стек пуст 24 устройства также сигнал низкого уровн , свидетельствующий об отсутствии записанной информации в накопителе 1„

При поступлении на вход 18 устройства сигнала Запись второй коммутатор 6 подключает (по сигналу на его управл ющем входе ) через первый коммутатор 5 () выходы адресного счетчика . 10 к адресным входам накопител  1, По сигналам t (фиг. 4) на первом входе 20 синхронизации устройства блок 2 управлени  формирует сигналы записи &, и J; , по которым осуществл етс  запись информации в накопитель 1, и адресный счетчик 10 переводитс  (положительным перепадом из О в 1) в следующее фазовое состо ние. Одновременно осуществл етс  запись использованного адреса накопител  в зависимости от наличи  сигнала признака приоритета на входе 25 устройства в первый блок 13 оперативной пам ти сигналом ,, либо во второй блок 14 оперативной пам ти сигналом ,1, после чего соответствующий реверсивный счетчик (первьй 3 или второй 4) также переходит в следующее фазовое состо ние. При этом

35

40

равлени  взводитс  триггер 28 и на второй вход элемента ИЛИ 30 поступа ет разрешающий сигнал низкого уровн

30 Первый .распределитель 8 импульсов пропускает на вход обратного счета первого реверсивного счетчика 3 сиг нал , при отсутствии записанной информации на приоритетном уровне стека либо на вход обратного счета второго реверсивного счетчика 4 сиг нал с г.г ПР . Ийличии информации на приоритетном уррвне стека. Лосле этого соответствующий реверсивный счетчик устанавливает на адресных входах соответствующего блока опера тивной пам ти (13 или 14) адрес по ледней записанной информации на дан ном уровне стека. Дешифратор устана

45 ливает разрешающий сигнал (или V низкого уровн  ) на управл ющем входе выборки данного блока оперативно пам ти, после чего адрес дл  считьго ни  информации устанавливаетс  на а ресных входах накопител  1, так как на управл ющем входе второго коммут тора 6 присутствует сигнал высокого уровн  (). Дл  управлени  внеш ними устройстаами выдаетс  на управ л ющий выход 21 устройства сигнал Считывание низкого уровн  (V,0), В то же врем  адрес, по которому пр изводитс  считывание информации из накопител , запоминаетс  третьим бл

50

55

все адреса хран щейс  в накопителе 1 информации, пришеддсий с признаком приоритета, запоминаютс  во втором блоке 14 оперативной пам ти, а без признака - в первом блоке 13 оперативной пам ти.

Вход Запись 18 устройства имеет приоритет по отношению к входу ЧтеQ ние 19 во всех случа х, кроме того, когда накопитель полностью загружен несчитанной информацией, т.е. имеет место высокий уровень сигнала на выходе Стек зан т 22 устройства. Та5 ка  организаци  позвол ет исключить потерю поступающей информации.

Считьшание информации, записанной в стек, осуществл етс  следующим образом ,

0 При низком уровне сигнала Чтение на входе 19 устройства блок 2 управлени  формирует по сигналу t (фиг.4) второй тактирующей последовательности на входе 21 сигнал считьгоани  и на

5

0

равлени  взводитс  триггер 28 и на второй вход элемента ИЛИ 30 поступа- ет разрешающий сигнал низкого уровн ,

0 Первый .распределитель 8 импульсов пропускает на вход обратного счета первого реверсивного счетчика 3 сигнал , при отсутствии записанной информации на приоритетном уровне стека либо на вход обратного счета второго реверсивного счетчика 4 сигнал с г.г ПР . Ийличии информации на приоритетном уррвне стека. Лосле этого соответствующий реверсивный счетчик устанавливает на адресных входах соответствующего блока оперативной пам ти (13 или 14) адрес последней записанной информации на данном уровне стека. Дешифратор устанав5 ливает разрешающий сигнал (или V низкого уровн  ) на управл ющем входе выборки данного блока оперативной пам ти, после чего адрес дл  считьгоани  информации устанавливаетс  на адресных входах накопител  1, так как на управл ющем входе второго коммутатора 6 присутствует сигнал высокого уровн  (). Дл  управлени  внешними устройстаами выдаетс  на управл ющий выход 21 устройства сигнал Считывание низкого уровн  (V,0), В то же врем  адрес, по которому производитс  считывание информации из накопител , запоминаетс  третьим бло0

5

ком 15 оперативной пам ти по сигналу ts. Этот сигнал формируетс  блоком 2 управлени  на дев том выходе по сигналу t, с выхода элемента ИЛИ 30, после чего второй триггер 28 устанавливаетс  в исходное состо ние. По окончании сигнала Cg (положительным перепадом) третий реверсивньй счетчик 11 переходит в следующее фазовое , состо ние и на его выходе состо ни  устанавливаетс  сигнал ,«1 высокого уровн . После этого первый коммутатор сигналом подключает к своим выходам выходы третьего блока 15 оперативной пам ти и в дальнейшем запись в накопитель новой информации осуществл етс  по адресам ранее считанной информации. При такой записи сигналом с4 третий реверсивный счетчик 11 переводитс  в предыдущее фазовое состо ние, сигналом Vj осуществл етс  выборка запомненного адреса , который устанавливаетс  (К1 1, ) на адресных входах накопител  1.. В то же врем  в блоке 2 управлени  осуществл етс  взведение триггера 27, выходной сигнал которого разрешает формирование на первом выходе блока

блоков оперативной пам ти и к информационным входам третьего блока оперативной пам ти, адресные входы и вы- ходы которого соединены соответственно с информационными выходами третьего реверсивного счетчика и первой группы первого коммутатора, выходы которого подключены к информационным

Q входам второй группы второго коммутатора и первого и второго блоков оперативной пам ти, адресные входы которых соединены соответственно с информационными выходами первого и- второго реверсивных счетчиков, входы обратного счета KOTopijtx подключены соответственно к первому и второму выходам первого распределител  импульсов , первый вход которого соединен с установочным входом элемента пам ти и вторым выходом блока управлени , первый выход которого подключен к входу записи накопител  и к первому входу второго распределител  им5 пульсов, второй вход которого  вл етс  входом признака приоритета устройства , а первый выход соединен с входом записи первого блока оперативной пам ти и с входом пр мого счета

5

0

2 управлени  сигнала записи t. по сиг-30 первого реверсивного счетчика.

налу t первой тактирующей последовательно сти. По окончании записи триггер 27 сбрасьшаетс  положительным перепадом импульса t,.

Claims (1)

1. Формула изобретени 

   Стековое запоминающее устроййтво, содержащее накопитель, информационные входы и выходы которого  вл ютс  одноименными входами и выходами устройства , блок управлени , первый и второй реверсивные счетчики, первый и второй коммутаторы, отличающеес  тем, что, с целью увеличени  плотности хранени  данных за счет полного заполнени  стека при хао- лично поступающей приоритетной и обычной информации, в устройство введены первьш, второй и третий блоки оперативной пам ти, первый и второй распределители импульсов, дешифратор, адресный счетчик, третий реверсивный счетчик, первый и второй элементы ИЛИ, элемент пам ти, причем адресные входы накопител  соединены с выходами второго коммутатора, информационные входы первой группы которого подключены к выходам первого и второго

   30 первого реверсивного счетчика.

   35

   40

   выход

   состо ни  которого подключен к первому входу второго элемента ИЛИ, выход которого  вл етс  выходом признака Стек пуст устройства и соединен с п тым входом блока управлени , первый и второй входы которого  вл ютс  первым и вторым входами синхронизации устройства, третий вход блока управлени   вл етс  входом записи устройства и подключен к первым входам дешифратора и первого элемента ИЛИ, второй вход которого соединен с восьмым выходом блока управлени  и  вл етс  выходом признака Стек зан т

   д5 устройства, выход первого элемента ИЛИ подключен к управл ющему входу второго коммутатора, второй выход второго распределител  импульсов соединен с входом записи второго блока

   5Q оперативной пам ти и с входом пр мого счета второго реверсивного счетчика , выход состо ни  которого подключен к вторым входам первого распределител  импульсов и второго элемента ИЛИ и к входу сброса элемента пам ти, выход которого соединен с третьим вхо дом дешифратора, второй вход которого подключен к п тому выходу блока управлени  и  вл етс  управл ющим вы55

   ходом считывйни .устройства, выходы дешифратора соединены р входами выборки первого и второго блоков оперативной пам ти, третий и четвертый выходы блока управлени .подключены соответственно к входу обратного счета третьего реверсивного счетчика и к синхровходу адресного счетчика, выходы группы которого соединены с информационными входами второй группы первого коммутатора, а выход состо ни  соединен с шестым входом блока управлени , шестой выход которого подключен к входу выборки третьего

   блока оперативной пам ти, вход записи которого соединен с входом пр мого счета третьего реверсивного счетчика и с дев тым выходом блока управлени , седьмой вход и дес тый выход которого подключены соответственно к выходу состо ни  третьего реверсивного счетчика и к управл ющему входу первого коммутатора, седьмой выход блока управлени   вл етс  выходом установочных импульсов устройства , четвертый вход блока управ ле и  - входом чтени  устройства.

   (1) (i) (У)

   (f-) (5)

   (6) (71

   W

   WФиг . 2

   П

   W

   Jf

   55

   W

   аг.З

   Редактор О. Головач

   Фи.А

   Составитедь О, Исаев Техред М.Дидык

   Корректор М. Пожо