SU955196A1 - Запоминающее устройство - Google Patents

Description

Изобретение относитс  к запоминатацим устройствам, Одно из известных устройств представл ет многоканальное устройство пам ти и регистрации с временным разделением каналов и содержит накопитель информации на сердечниках с пр моугольной петлей гистерезиса Д.

Недостатками этого устройства  вл ютс  большие аппаратурные затраты .

Из известных устройств наиболее близким техническим решением к предлагаемому  вл етс  запоминающее устройство , йодержащее накопитель, схему формировани  разр дных сигналов, содержащую распределитель, вентили иформирователи записи и считывани  п6 количеству разр дов, схему формировани  адресЕШх сигналов, ключ пере- йоса и триггер управлени , причем накопитель содержит две выходные шиг ны, а разр дные цепи его включены встречно, т.е, один и тот же адресный ток  вл етс  дл  четных разр дов током считывани , а дл  нечетных записи 2 .

Применение двух выходных шин делает накопитель нестандартным и, следовательно, значительно усложн ет устройство, что, в свою очередь, снижает- его надежность.

Цель изобретени  - повышение надежности и упрощение устройства.

Поставленна  цель достигаетс  тем, что в запоминающее устройство, содержащее формирователи записи и считывани , накопитель, адресные входы которого подключены к адресному

10 блоку, а выход соединен с входом усилител  считывани , и распределитель импульсов, введены дешифратор, ключи и элементы задержки, причем входы распределител  импульсов под15 ключены соответственно к выходам формировател  считывани  и первого элемента задержки, а .выходы - к разр дным входам накопител  и информационным входам дешифратора, управ20 л кнций вход которого соединен с выходом формировател  записи, вход которого подключен к выходу первого элемента задержки, входы первого ключа соединены с выходом усилител  считывани , а также с выходом второго элемента задержки и входом формировател  считывани , а выходы - с входс л первого элемента задержки и пер1выи входом второго ключа, второй вход которого подключен

к одному из выходов дешифратора, один из выходов - к входу второго элемента задержки,, другой выход второго ключа  вл етс  выходом устройства , а выходы дешифратора под ключены к разр дным входам накопител  .

На чертеже изображена функциойальна  схема запоминающего устройства „

Устройство содержит накопитель If адресный блок 2, первый 3 и второй

4элементы з.адержки, распределитель импульсов, дешифратор 6, формироватеЛь 7 считывани , формирователь 8 записи, усилитель 9 считывани , первйй 10 и второй 11 ключи.

Рассмотрим работу предложенного устройства в режиме счета.

При по влении входного импульса он поступает на вход формировател 

7считывани , выходной импульс которого через распределитель 5, установленный в ноль в предыдущий такт, попадает на вход первого разр да накопител  1 и готовит первый выход дешифратора б, В этот же такт блок

2 формирует адресный импульс считы, вани  по необходимому каналу (адресй Если там была записана единица, возникает импульс на вьлходе накопител  1, который усиливаетс  усилителем 9 и подаетс  на один из входов ключа 10. На его другом входе в этот такт присутствует входной сигнал, значит# с выхода ключа 10 сигнал поступит на вход ключа 11, Так как сигнала, на последнем выходе распределител 

5нет, импульс с ключа 11 поступает на элемент 4 задержки, на выходе которого в следующем такте сформируетс  сигнал. В этом такте импульс поCT TiaeT на вход формировател  7, и так как в предыдущем такте считывалц  сигнал из первого разр да накопител  1, сейчас будет считыватьс  сигнал из второго разр да,

Следует отметить, что в этот такт блок 2 формирует адресный импульс, записи, однако, учитыва  встречное включение разр дов накопител  1, он будет  вл тьс  током считывани  дл  второго разр да. Таким образом, пока в разр дах данного адреса накопите .л  1 содержатс  единицы, они будут считыватьс . При этом в разр ды записываетс  ноль. Но как только при считывании из очер,едного разр да на выходе накопител  1 будет нулевой сигнал, по витс  импульс на другом выходе ключа 10, ив следующем такте на выходе, элемента 3 задержки сформируетс  сигнал, который посту-. пит на вход установки в ноль распределител  5 и на вход формировател 

8записи, который опросит дешифратор б, Перед этим дешифратор 6 был установлен распределителем 5, поэтому

он выдаст импульс в тот же разр д

накопител  1. И так как адресные импульсы записи и считывани  чередуютс , в этом разр де запишетс  единица. Устройство вернулось в исходное состо ние и ждет поступлени  следующего входного импульса. При этом записанное в данном адресе число .,,01.,. преобразовалось в число . . ,10,,.О,

Другим вариантом окончани  работы устройства  вл етс  по вление выходного сигнала при считывании из последнего разр да накопител  1, Это означает, что в накопителе 1 было записано число ,.,11,,, 11, Тогда ключи 10 и 11 управл ютс  таким обрз .ом, что импульс проходит через ключи 10 и 11 и по вл етс  на выходе как импульс переполнени , а данный адрес накопител  обнул етс .

Технико-экономическое преимущество предлагаемого устройства по сравнению с прототипом заключаетс  в упрощении устройства и повышении его надежности.

Claims (2)

1. Формула изобретени  Запоминающее устройство, содержащее формирователи записи и считывани , накопитель, адресные входы которого подключены к адресному блоку, а выход соединен с входом усилител  считывани , и распределитель импульсов, отличающеес  тем, что, с целью повышени  надежности устройства, оно содержит дешифратор, ключи и элементы задержки, причем входы распределител  импульсов подключены соответственно к выходам формировател  считывани ми первого элемента задержки,а выходы - к разр дным входам накопител  и инфо:с 1ационным входам дешифратора, управл ющий вход которого соединен с выходом формировател  записи,, вход которого подключен к выходу первого элемента задержки, входы первого ключа соединены с выходом усилител  считывани , а также с выходом второго элемента задержки и «входом формировател  считывани , а выходы с входом первого элемента задержки и первым входом второго ключа, второй вход которого подключен к одному из выходов дешифратора, один из выходов - к входу второго элемента задержки, другой выход второго ключа  вл етс  выходом устройства , а выходы дешифратора подключе ны к.разр дным входам накопител .

   Источники информсщии, прин тые во внимание при экспертизе

   1,Авторское свидетельство СССР № 224589, кл, Q-11 С 15/02, 1967,
2. 2.Балашов Е,П,, Кноль А.И, Многофункциональные запоминающие устройства , Л,, Энерги , 1972, с,8586 (прототип),