SU920848A1 - Запоминающее устройство с самоконтролем - Google Patents

Description

(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ

Изобретение относитс  к запоминающим устройствам. Известно запоминаюш,ее устройство с самоконтролем в котором используетс  временна  избыточность дл  исправлени  обнаруженных ошибок 1. Недостатком этого устройства  вл етс  низкое быстродействие. Наиболее близким к предлагаемому техническим решением  вл етс  запоминающее устройство с самоконтролем, содержащее регистр адреса, накопитель, регистр числа , блок обнаружени  и коррекции ошибок и блок управлени  2. Недостатком этого устройства  вл етс  низка  надежность вследствие отсутстви  автоматической регулировки длительности цикла обращени  к устройству .в аависимости от частоты возникающих ошибок. Цель изобретени  - повышение надежности устройства. Поставленна  цель достигаетс  ,тем, что в запоминающее устройство с самоконтролем , содержащее накопитель, регистр числа, регистр адреса, блок коррекции и блок управлени , причем выходы регистра адреса подключены к адресным входам накопител , информационные входы и выходы которого соединены с одними из выходов и входов блока коррекции, другие выходы и входы которого подключены к одним из входов и выходов регистра числа, управл ющие входы накопител , регистра числа, блока коррекции и регистра адреса соединены соответственно с выходами блока управлени , первый и второй входы которого  вл ютс  соответственно входом разрешени  записи и входом режима записи устройства, входы регистра адреса и другие входы и выходы регистра числа  вл ютс  соответственно адресными и информационными входами и выходами устройства, введены блок анализа частоты ошибок, вход которого подключен к управл ющему выходу блока коррекции, а выходы - к третьему входу блока управлени . При этом блок анализа частоты ощибок целесообразно выполнить содержащим счетчик , формирователь сигналов временной диаграммы , элементы ИЛИ, элемент И-НЕ и элементы И, причем установочный вход формировател  сигналов временной диаграммы подключен к выходупервого элемента ИЛИ,

первый вход которого соединен с первым входом первого элемента И, второй вход которого подключен к выходу элемента И-НЕ, выход формировател  сигналов временной диаграммы соединен со вторым входом первого элемента ИЛИ и первым входом второго элемента И, второй вход которого подключен к выходу второго элемента ИЛИ, выходы элементов И соединены соответственно со входами «Сложение и «Вычитание счетчика , выходы которого подключены ко еходам второго элемента ИЛИ и элемента И- НЕ и  вл ютс  выходами блока, а первой вход первого элемента ИЛИ  вл етс  входом блока.

На чертеже приведена структурна  схема предлагаемого устройства.

Устройство содержит регистр адреса, нaJ oпитeль 2, блок 3 коррекции, регистр 4 числа, блок 5 управлени  и блок 6 анализа частоты ошибок. Блок 6 анализа частоты ошибок выполнен содержащим формирователь сигналов временной диаграммы 7, счетчик 8 реверсивного типа, первый 9 и второй 10 элементы И, первый 11 и второй 12 элементы ИЛИ и элемент И-НЕ 13. Блок 5 управлени  содержит формирователь 14 синхросигналов , коммутатор 15, триггер 16, счетчик 17, элемент И 18 и формирователь 19 управл ющих сигналов. Кроме того, устройство содержит вход 20. разрешени  записи и вход 21 режима записи устройства, а также выходы 22 и вход 23 блока анализа частоты ошибок и формировани  управл ющих сигналов.

Устройство работает следующим образом .

В режиме записи на адресные входы устройства поступает код адреса  чейки пам ти накопител  2, на информационные входы устройства - код записываемого числа, а на вход 21 - сигнал, соответствующий режиму записи. По сигналу «Пуск, поступающему на вход 20 устройства, блок 5 формирует последовательность управл ющих сигналов в соответствии с временной диаграммой записи. При этом происходит запись кода адреса в регистр 1 адреса, с выхода которого код адреса поступает на адресные входы накопител  2. Код числа записываетс  в регистр 4 и с его выхода поступает на вход блока 3 коррекции, который осуществл ет кодирование информации в соответствии с выбранным избыточным кодом. Избыточный код числа с выхода блка 3 поступает на информационные входы накопител  2, в выбранную  чейку пам ти которого производитс  запись.

Формирование управл ющих сигналов блоком 5 в соответствии с временной диаграммой режима работы устройства производитс  следующим образом.

С выходов формировател  14 синхросигналов , сигналы различной частоты поступают на информационные входы коммутатора 15, на управл ющий вход которого подаетс  код управлени  с выходов 22 блока 6. В начальном состо нии на вход управлени  коммутатора 15 подаетс  нулевой.код управлени . При этом на выход коммутатора 15 поступают синхросигналы максимальной частоты с первого выхода формировател  14. Сигналом «Пуск, поступающим со входа 20 устройства на вход установки «1 триггера 16, производитс  запись в него единичной информации. Разрешающий потенциал с единичного выхода триггера 16 подаетс  на второй вход элемента И 18, разреша  прохождение синхросигналов с выхода коммутатора 15 на вход счетчика 17. Счетчик 17 производит деление частоты F поступающих на его вход синхросигналов. Сигналы частоты , т- и т.д. подаютс  с выходов счетчика 17 на первые входы формировател  19, на второй вход которого поступает сигнал со входа 21 устройства. На выходах формировател  19 формируютс  управл ющие сигналы в соответствии с временной диаграммой цикла работы. По окончании цикла работы со второго выхода формировател  19 на вход установки«О триггера 16 поступает сигнал «Конец цикла и устанавливает его в начальное состо ние. При этом на второй вход элемента И 18 подаетс  потенциал с единичного выхода триггера 16, заттрещающий прохождение синхросигналов на вход счетчика 17. На этом цикл работы устройства заканчиваетс .

Блок 5 управлени  позвол ет измен ть временную диаграмму цикла работы устройства , поскольку при изменении управл ющего кода, поступающего с выходов 22 блока 6 на управл ющий вход коммутатора 15, например , на единицу, на вход счетчика, fj поступают синхросигналы более низкой частоты со второго выхода формировател  14,. что приводит к увеличению времени цикла работы устройства и т.д.

В режиме считывани  крд адреса записы- ваетс  в регистр 1 адреса и с его выходов поступает на адресные входы накопител  2, из выбранной  чейки пам ти которого производитс  считывание информации. Считанный избыточный числа поступает на вход блока 3, где производитс  его декодирование и исправление обнаруженных ощибок . Далее с выхода блока 3 код числа поступает на вход регистра 4, записываетс  в него и выдаетс  на информационные выходы устройства.

Claims (2)

1.Авторское свидетельство СССР № 516101, кЛ. О 11 С 29/00, 1976.

2.Автоматика и телемеханика. Изд-во АН СССР, 1974, № 7., с. 155. рис. 1 (прототип ) .