SU442471A1 - Устройство дл обработки и передачи информации - Google Patents

Description

1

Изобретение относитс  к области телемеханики , в частности к устройствам дл  телеизмерений .

Известны устройства дл  передачи информации , содержащие блок сокращени  избыточности , формирователь кода адреса, буферный запоминающий блок, блок синхронизации и блок управлени  формированием кода.

Недостатком таких устройств  вл етс  низка  достоверность передаваемой информации из-за отсутстви  сведений о характере сокращени  избыточности.

Целью изобретени   вл етс  расщирение области применени  устройства.

Предложенное устройство дополнительно содержит формирователь кода времени, состо щий из элемента задержки, реверсивного счетчика и трех двухкодовых схем «И. Объединенные первые входы первой и второй схем «И соединены с первым выходом блока управлени  формированием кодов, второй выход которого подключен к первому входу третьей схемы «И. Второй вход последней св зан со вторым входом формировател  кода адреса и входом элемента задержки, выход которого соединен со вторым входом первой схемы «И. Второй вход второй схемы «И подключен к первому входу буферного запоминающего блока , а выходы первой , второй и третьей схем «И подключены соответственно к суммирующему , вычитающему и сбросовому входам реверсивного счетчика, выход которого соединен с управл ющим входом блока сокращени  избыточности .

Схема устройства представлена на чертеже, где обозначено: 1 - блок синхронизации с первым выходом 2; 3 - блок сокращени  избыточности; 4 - формирователь кода адреса; 5 - второй выход блока 1 синхронизации; 6 -

формирователь кода времени; 7 - буферный запоминающий блок; 8 и 9 - первый и второй выходы блока 3 сокращени  избыточности; 10 -блок управлени  формированием кода с первым 11 и вторым 12 выходами; 13 - элемент задержки формировател  кода времени 6; 14 - двухвходова  схема «И блока 6; 15 - суммирующий вход реверсивного счетчика 16 блока 6; 17 - втора  двухвходова  схема «И блока 6; 18 - вычитающий вход счетчика 16;

19 - треть  двухвходова  схема «И блока 6; 20 - сбросовый вход счетчика 16; 21-управл ющий вход блока 3.

В предлагаемом устройстве осуществл етс  кодирование времени по задержке информации в буферном запоминающем блоке, пр мо пропорционально заполнению последнего. Задержка (3) информации, поступающей в буферный запоминающий блок, определ етс  количеством (С) заполненных в нем  чеек пам тн умноженным на период (Т) считывани  информации из одной  чейки этого блока 3 С-7.

Так как в подавл ющем большинств-е телеметрических адаптивных систем точность временной прив зки не должна превышать нескольких периодов считывани , то достаточно передавать, какому промежутку (Cj-i-Ci+i) соответствует заполнение перед записью информации на буферный запоминаюп1,ий блок. При этом временна  прив зка будет осуществлена с точностью до 1/2-(Ci+i-CjJ-Г.

Дл  того чтобы точность временной прив зки была посто нной, достаточно разбить общее количество  чеек пам ти буферного запоминающего блока с определенным количеством  чеек (Cj) на равные части (Cj+i-Cj Ci+i-Cj) и передавать в качестве информации о времени номер участка разбиени . Дл  осуществлени  такого разбиени  можно воспользоватьс  блоком управлени  формированием кода, который, дешифриру  заполнение буферного запоминающего блока, должен выдавать информацию об опустошении последнего и о заполнении в нем определенных количеств  чеек.

Устройство работает следующим образом.

Блок синхронизации 1 посылает первого выхода 2 тактовые импульсы управлени  блоками 3 и 4, а со второго выхода 5 сигналы считывани , управл ющие работой блока 6 и определ ющие частоту считываний из буферного запоминающего блока 7. Блок 3 определ ет неизбыточные выборки и передает их с -первого выхода 8 в буферный запоминающий блок 7. При по влении неизбыточной выборки на втором выходе 9 блока 3 по вл ютс  сигналы, идущие на входы блоков 4 и 6. Формирователь кода адреса 4 по сигналам блоков 1 и 3 формирует кодовые группы, отображающие номер канала, которому принадлежит неизбыточна  выборка, и передает их в блок 7.

Блок 10 управлени  формированием кода ре.агирует на заполнение  чеек буферного запоминающего блока 7 неизбыточными выборк ми , ожидающими считывани ; на первом выходе И разрешающий потенциал по вл етс  при заполнении в блоке 7 любого из фиксированных количеств (Ci)  чеек пам ти, на втором выходе 12 разрешающий потенциал по вл етс  при отсутствии в блоке 7 заполненных  чеек. Сигналы с выходов блока 10 управл ют работой формировател  кода времени 6.

Импульсы записи со второго выхода 9 блока 3 поступают на формирователь кода времени 6, где подаютс  на элемент задержки 13 па врем , достаточное дл  изменени  сососто ни  блока 10. Задержанный элементом 13 импульс поступает на вход первой двухвходовой схемы «И 14 формировател  кода времени 6, на другой вход которой поступает потенциал с первого выхода И блока 10. Сигнал с выхода схемы «И 14 поступает на суммирующий вход 15 счетчика 16. Таким образом , содержимое счетчика 1Ь увеличиваетс  па единицу после того, как в буферном запоминающем блоке 7 окажетс  заполненным неизбыточными выборками одно из фиксированных количеств (Сг)  чеек пам ти.

Импульс считывани  со второго выхода 5 блока синхронизации 1 поступает на буферный запоминающий блок 7 и на схему «И

1/, на другой вход которой поступает разрещающий Потенциал с выхода 11 блока 10. Сигнал с выхода схемы «И Г/ подаетс  на вычитающий вход 18 счетчика 16. Таким образом , если производитс  считывание из буферного запоминающего блока /, в котором было заполнено неизбыточными выборками одно из фиксированных количеств (Ci)  чеек пам ти, то содержимое счетчика 16 уменьшитс  на единицу.

На схему «И 19 поступают сигнал записи со второго выхода 9 блока 3 и потенциал со второго выхода 12 блока 10. Потенциал на выходе 12 будет разрешающим при отсутствии в буферном запоминающем блоке 7 неизбыточных выборок, ожидающих считывани . Сигнал с выхода схемы «И 19 поступает на сбросовый вход 20 счетчика 16. Таким образом , сброс счетчика 16 происходит тогда, когда производитс  запись выборки в буферный

запоминающий блок 7, все  чейки которого освобождены от неизбыточных выборок, ожидающих считывани . Такой сброс гарантирует правильную начальную установку содержимого счетчика 16 и позвол ет исправл ть отдельные возможные сбои в его работе.

Выходные сигналы счетчика 16 поступают на управл ющий вход 21 блока 3 и на буферный запоминающий блок 7. Содержимое реверсивного счетчика отражает заполнение буферного запоминающего блока 7 перед записью выборки и в зависимости от содержимого счетчика 16 блок 3 мен ет характер сокращени  избыточности. Таким образом, содержимое счетчика 16 позвол ет точно определить характер сокращени  избыточности, производимого блоком 3. С другой стороны, содержимое счетчика определ ет задержку информации в буферном запоминающем блоке 7 и  вл етс , таким образом, информацией о

времени.

Применение предложенного устройства увеличивает достоверность передаваемых сообщений путем передачи с каждой неизбыточной выборкой информации о характере сокращени  избыточности, которое было произведено.

Предмет изобретени 

Устройство дл  обработки и передачи информации , содержащее блок сокращени  избыточности , первый вход которого объединен с первым входом формировател  кода адреса и соединен С первым выходом блока синхронизации , второй выход которого подключен к первому входу буферного запоминающего 5 блока, второй и третий входы которого соединены соответственно с первым выходом блока сокращени  избыточности и выходом формировател  кода адреса, второй вход которого св зан со вторым выходом блока сокращени  5 избыточности, управл ющий вход которого подключен к четвертому входу буферного запоминающего блока, выход которого соединен со входом блока управлени  формированием кода, отличающеес  тем, что, с целью 10 расширени  области применени , оно дополнительно содержит формирователь кода времени , состо щий из элемента задержки, реверсивного счетчика и трех двухвходовых схем «И, причем объединенные первые входы пер- 15 44247 вой и второй схем «И соединены с первым выходом блока управлени  формированием кода , второй .выход которого подключен к первому входу третьей схемы «И, второй вход которой св зан со вторым входом формировател  кода адреса и входом элемента задержки , выход которого соединен со вторым входом первой схемы, «И, второй вход второй схемы «И подключен к первому входу буферного запоминающего блока, а выходы первой, второй и третьей схем «И подключены соответственно к суммирующему, вычитающему и сбросовому входам реверсивного счетчика, выход .которого соединен с управл ющим входом блока сокращени  избыточности.