SU1532978A1 - Устройство дл контрол оперативной пам ти тестом Марш с двоично-нарастающим адресным шагом - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  функционального контрол  БИС ОЗУ, а также блоков ОЗУ. Цель изобретени  - упрощение устройства. Устройство содержит генератор 1 синхроимпульсов, первый 2 и второй 3 счетчики, одновибратор 4, дешифратор 5, первый триггер 6, сумматор 7, сумматор 8 по модулю два, регистр 9, второй триггер 10, группу 11 сумматоров по модулю два, блок 12 оперативной пам ти, сигнатурный анализатор 13. 1 ил.

Description

ел

со

ND

СО

sj

00

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано дл  функционального контрол  как отдельных больших интегральных микросхем оперативных запоминающих устройств (БИС ОЗУ), так и массивов ОЗУ, построенных на их основе .

Цель изобретени  - упрощение устройства .

На чертеже представлена схема предлагаемого устройства.

Устройство содержит генетатор 1 синхроимпульсов, первый счетчик 2, в/горой счетчик 3, одновибратор 4, Дешифратор 5, первый триггер 6, сумматор 7, сумматор 8 по модулю два, регисор 9, второй триггер 10, группу сумматоров 11 по модулю два, оперативную пам ть 12, сигнатурный ана- .изатор 13.

Устройство работает следующим образом .

Импульсы с генератора 1 -синхро- .мпульсов обеспечивают работу первого Счетчика 2 в режиме непрерывного пересчета . Смена информации на адресных входах оперативной пам ти происходит io заднему фронту сигналов с четвер- toro выхода (3-й разр д) первого счетtmKa 2 (определ етс  сменой инфор- мации на выходах Qu... Оп регистра J3) . Таким образом, обращение к каждому адресу составл ет 16 тактов синхросигнала генератора 1 синхроимпульсов . В течение первых четырех тактов по каждому адресу осуществл етс  операци  Чтение фоновой информации , в течение следующих восьми тактов последовательно осуществл ютс  две операции записи, инверсной по отношению к фоновой информации по данному адресу, в последних четырех тактах осуществл етс  повторна  операци  Чтение по данному адресу . Требуема  последовательность выполнени  операций Чтение и Запись обеспечиваетс  сумматрором 8 по модулю два.Внутрь каждой четырехтактной операции Чтение или Запись вложен двухтактный сигнал Разрешение выборки (обеспечиваетс  первым гером 6), который принимает активный уровень при неизменных других сигналах, поданных на блок оперативной пам ти 12. В начале каждого прохода адресов по заднему фронту сиг

5

0

5

0

5

0

45

50

5

нала с п того ((п+3)-й разр д) выхода первого счетчика 2 одновибрато- ром 4 формируетс  короткий импульс длительностью менее одного периода синхросигнала, сбрасывающий регистр 9. После выполнени  основной процедуры теста, состо щей из четырех проходов адресов, второй счетчик 3 ин- крементируетс . Дешифратор 5, управл емый выходами второго счетчика 3, формирует текущее двоично-нарастающее приращение адресного шага основной процедуры. Сумматор 7 на основании текущего адреса  чейки пам ти, хран щегос  в регистре 9, заданного приращени  адресного шага, определ емого дешифратором 5, и значени  переноса , записываемого на второй триггер 10 по переднему фронту сигнала с четвертого выхода (3-й разр д) первого счетчика 2, формирует следующий адрес оперативной пам ти 12.

Фиксаци  вторым триггером 10 возникающего на выходесумматора 7 переноса по переднему фронту сигнала с четвертого выхода (3-й разр д) первого счетчика 2, т.е. еще в процессе формировани  следующего адреса, обеспечивает его учет при данном формировании . Запись нового адреса в регистр 9 происходит по заднему фронту сигнала с четвертого выхода (3-й разр д ) первого счетчика 2, На выходах регистр 9 формируетс  последователь- ; ность, соответствующа  двоично-нарастающему адресному шагу.

После прохода всех адресов одновиб- ратором 6, управл емым п тым выходом ((п+3)-й разр д) первого счетчика 2 формируетс  короткий импульс, осуществл ющий сброс регистра 9 в начальное состо ние, необходимое дл  начала формировани  следующей последовательности . Группа сумматоров JJ по модулю два, управл ема  шестым выходом ((п+5)-й разр д) первого счетчика 2, обеспечивает обратный проход адресов. Прохождение теста с взаимно инверсной информацией обеспечиваетс  подачей на вход данных Eg оперативной пам ти 12 сигнала с шестого выхода ((п+4)-й разр д) первого счетчика 2.

После прохождени  основной тестовой процедуры с максимально возможным шагом, прохождение теста начинаетс  вновь, что обеспечиваетс  сбросом счетчика 3 сигналом с выхода дешифратора 5. Так как старший выход (М-й разр д) второго счетчика 3  вл етс  сигналом |:Старт-стоп дл  сигнатурного анализатора 13, регистрирующего информацию на выходе D6X текстируемой оперативной пам ти 12, то последнее провер етс  при всех проходах теста Марш с двоично-нарастающим адресным шагом, при этом регистраци  осуществл етс  по каждому синхроимпульсу генератора 1.

Ввиду произвольной установки оперативной пам ти 12 при подаче питани  первое прохождение теста может дать недействительный результат. После первого прохождени  теста все узлы устройства устанавливаютс  в требуемое состо ние, поэтому последующие повторени  теста (а он циклически повтор етс  - импульсы с генератора 1 поступают на синхровход первого счетчика 2, что определ ет работу первого 2 и второго 3 счетчиков в режиме непрерывного пересчета) дадут действительную сигнатуру, соответствующую исправной или неисправной оперативной пам ти 12. По этой причине введение блоков и цепей дл  начальной установки оперативной пам ти 12, первого триггера 6, второго триггера 10, регистра 9 и сигнатурного анализатора 13 привело бы к усложнению устройства.

Claims (1)

1. Формула изобретени  Устройство дл  контрол  оперативной пам ти тестом Марш с двоично- нарастающим адресным шагом, содержащее генератор синхроимпульсов, выход которого соединен с входами синхронизации первого счетчика и сигнатурного анализатора, первый триггер, вход синхронизации и информационный входы которого соединены с первым и вторым выходами первого счетчика со-

   5329786

   ответственно, выход первого триггера  вл етс  выходом разрешени  выборки устройства, сумматор по модулю два, первый и второй входы которого соединены с третьим и четвертым выходами первого счетчика соответственно, выход сумматора по модулю два  вл етс  выходом Запись-чтение устJQ ройства, шестой выход первого счетчика  вл етс  информационным выходом устройства, седьмой выход первого счетчика соединен с входом синхронизации второго счетчика и входами втоJ5 РОЙ группы сумматоров по модулю два, выходы -которых  вл ютс  адресными выходами устройства, выходы второго счетчика соединены с входами дешифратора , выходы старших разр дов кото20 рого соединены с входом начальной установки второго счетчика, выход стар

   шего разр да которого соединен с входом Старт-стоп|: сигнатурного анализатора , информационный вход которого  вл етс  информационным входом устройства, отличающеес  тем, что, с целью упрощени  устройства , оно содержит одновибратор, сумматор, второй триггер и регистр, вход одновибратора соединен с п тым выходом первого счетчика, выход одновибратора соединен с входом начальной установки регистра, выходы дешифратора соединены с входами второй группы сумматора, выходы регистра соединены с входами первой группы сумматора и входами первой группы сумматоров по модулю два, выходы сумматора соединены с информационными входами регистра, выход переноса сумматора соединен с информационным входом второго триггера, выход которого соединен с входом переноса сумматора , входы синхронизации регистра

   и второго триггера соединены с четвертым выходом первого счетчика.