SU1381516A1 - Устройство дл контрол схемы сравнени - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при реализации технических средств проверки электронных блоков дискретной автоматики и вычислительных машин. Цель изобретени  - повышение быстродействи . Устройство позвол ет свести до мини- 6

Description

(Л

со оо

|сл

138

мума перебор входных комбинаций на каждом разр де схемы сравнени , необходимый дл  полного ее контрол , и за счет этого повысить быстродействие устройства. Кроме того, устройство обладает расширенными функциональными возможност ми за счет обеспечени  автоматического повторени  цикла контрол . Устройство содержит первый 17 и второй 16-элементы И-ИЛИ, блок 3 анализа годности, регистр 2 сдвига, первый 7, второй 9 и третий 8 элементы И-НЕ, первый 14 и второй J5 элементы НЕ, первый 13, второй J2,

1

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при реализации технических средств проверки электронных блоков дискретной автоматики и вычислительных машин, а также дл  встроенного контрол  матричных БИС.

Целью изобретени   вл етс  повышение быстродействи  устройства за счет сокращени  времени сравнени  всевозможных эталонных комбинаций.

На фиг.1 приведена схема устройства; на фиг.2 - схема блока формировани  сигнала ошибки; на фиг.З - временна  диаграмма работы устройства.

Устройство дл  контрол  схем 1 сравнени  (фиг.j) содержит регистр 2 сдвига, блок 3 формировани  сигнала ошибки, тактовый вход 4 и вход 5 на- чальной установки устройства, выход 6 результата контрол  устройства первый 7, второй 8, третий 9 элементы И-НЕ, четвертый 10, третий 11, второй J2, первый 13 элементы И, первый 14 и второй 15 элементы НЕ, второй 16 и первый 17 элементы ИЛИ-НЕ. Регистр 2 сдвига имеет 18.J-18.(2п+1 разр дов, где п - число входов контролируемой схемы 1 сравнени . Блок 3 формировани  сигнала ошибки (фиг.2) содержит элементы НЕ 19 и 20, элемент 4И-ИЛИ 21, триггер 22 и элемент НЕ 23.

Устройство работает следутоп1им образом .

16

третий 11 и четвертый 10 элементы И. По сравнению с прототипом предлагаемое устройство обеспечивает полный набор комбинаций (00, 01,10, 11) по каждому разр ду контролируемой схемы сравнени  на п-2 такта быстрее (где п-разр дность схемы сравнени ), Кроме того, за счет введени  элементов И-НЕ 8, 7 и 9 устройство обеспечивает возможность многократного повторени  цикла контрол , что повьшает достоверность контрол . 1 з.п.ф-лы, 3 ил,, 2 табл,

5

Контролю подлежит схема 1 сравнени , котора  сравнивает два п-разр д- ных числа А и В, задаваемых на. ее входы с выходов регистра 2 сдвига, и выдает результат на одном из трех выходов ) ., или ( , Дл  осуществлени  такого контрол  регистр 2 сдвига должен иметь 2п+1 разр дов , из них п-разр дов дл  задани  числа А, п-разр дов дл  задани  числа В и один дополнительный разр д дл  записи исходной информации.

Перед началом проверки схемы 1 сравнени  подаетс  отрицательный им- пульс на вход 5 устройства (фиг.З), что приводит к установке в исходное состо ние триггера 22 в блоке 3 (фиг.2) и к формированию на выходе элемента И-НЕ 9,а значит,и на выходе V2 регистра 2 сдвига сигнала высокого уровн , который разрешает параллельную запись в регистр 2 сдвига.

По отрицательному фронту первого тактового импульса, поступающего на вход 4 устройства, при наличии высокого уровн  на входе V2 регистра 2 сдвига состо ние пр мого выхода разр да 18.1 (например О), имеющеес  на этом выходе до подачи сигнала установки на вход 5 устройства, записываетс  по входам DJ-D8 в разр ды 18.1-18.8 регистра 2 сдвига. Одновременно в разр д 18.9 регистра 2 сдвига записываетс  по входу D9 I с инверсного выхода разр да 18.1. В результате в регистре 2 сдвига записываетс  код, соответствующий такту J (табл,1). Если до подачи отрицательного установочного импульса на вход устройства на пр мом выходе разр да 18.1 имеетс  уровень 1,то после подачи установочного сигнала на вход 5 в регистр 2 сдвига записываетс  код, соответствующий такту 10 табл,1. Далее считаетс , что перед началом контрол  в регистре 2 сдвига записи код такта 1 (табл.). По окончании действи  сигнала на входе 5 устройства на входе V2 регистра 2 сдвига устанавливаетс  уровень О, так как на выходах элементов И-НЕ 7,8 имеетс  1. Уровень О на входе V2 регистра 2 сдвига переводит его из режима параллельной записи информа- ции с входов D1-D9 в режим последовательного сдвига. Под действием частоты , поступающей на тактовый вход 4 устройства, записанна  в разр д J8.9 1 сдвигаетс  по регистру 2. При этом между .числом А, подаваемым с разр дов 18.5-18.8 регистра 5, и числом В, подаваемым с разр дов 18.J- 18.А регистра на схему 1 сравнени , существует неравенство: либо А В, либо А ; В (см. табл.1, такты 2-9), которое фиксируетс  схемами И-ИЛИ J6 и 17.

Когда записанна  в разр д J8.9 регистра 2 1 сдвигаетс  в разр д 18.1, а во всех остальных разр дах 18.2-18.9 устанавливаютс  О, на выходе схемы И-НЕ 8 формируетс  сигнал нулевого уровн , который, проход  через элемент И-НЕ 9, поступает на вход V2 регистра 2 высоким уровнем и переводит регистр 2 в режим параллельной записи. При наличии данного уровн  задним фронтом очередного импульса тактовой частоты с входа А устройства в регистр 2 записьшаетс  второе исходное состо ние: разр д 18.9 устанавливаетс  в состо ние О (на пр мом выходе), а разр ды 18.J

18.8 - в состо ние 1. При этом между числами А и В фиксируетс  равенство А В (табл.1, такт 10).

После записи в регистр 2 нового исходного состо ни  на выходе схемы И-НЕ 9 вновь формируетс  сигнал вы сокого уровн . В результате на всех входах элемента И-НЕ 9 устанавливаютс  сигналы высокого уровн , а на его выходе и входе V2 регистра 2 снова

, 5 0 5 О

5

0

5

формируетс  уровень О, который переводит регистр 2 в режим сдвига. Записанный в разр д 18.9 О под действием тактовой частоты, поступающей на вход 4 устройства, сдвигаетс  по регистру 2. При этом между числами А и В, подаваемыми с регистра 2,сущест- вует неравенство: либо А В, либо А В (табл.1, такты 11-18). В тот момент , когда о доходит до разр да 18.1, а во всех остальных разр дах установлены 1, на выходе элемента И-НЕ 7 по вл етс  сигнал, который прохоД  через элемент И-НЕ 9, поступает на вход V2 регистра 2 и переводит его в режим параллельной записи, При наличии уровн  j на входе V2 задним фронтом очередного импульса тактовой частоты с входа 4 устройства в регистр 2 записываетс  первое исходное состо ние, с которого начинаетс  работа устройства (табл.1, такт ).

Во врем  такта I цикла проверки (табл.) элементы И-ИЛИ J6 и 17 вырабатывают сигналы, соответствующие равенству чисел А и В при А 0000 и В 11111. Во врем  тактов 2-8 и 11-18 происходит проверка выполнени  схемой 1 сравнени  ф нкций А В и . Сигналы - , V и схемы 1 сравнени  поступают на блок 3.. Последний производит сравнение сигна лов, формируемых контролируемой схемой 1 сравнени , с эталонными сигналами , формируемыми на выходе элементов И-ШШ J6 и 17. Как видно из фи.1, к входам элементов И-ИЛИ J6 и 17 подключены элементы И JO-13 и НЕ 14,15.

Элемент И 10 фиксирует число А 0000, элемент И 1J - число А 1111, элемент И J2 - число В JJJJ, а элемент И 13 - число В 0000. Элементы НЕ 14 и И-ИЛИ J6 служат дл  формировани  сигнала А. Е, а элементы НЕ 15 и И-ИЛИ J 7 служат дл  формировани  сигнала А .

Блок 3 формировани  сигнала ошибки (фиг.2) строитс  в соответствии с табл.2.

Как видно из фиг.2, вырабатываемые контролируемой схемой 1 сравнени , сигналы , проход т через элемент 4И-ИЛИ 21 на D-вход триггера 22 только при соответствующих состо ни х выходов элементов И-ИЛИ 16 и 17, указанных в табл.2.В том случае,

когда контролируема  схема сравнени  работает неправильно, т.е. вырабатывает на выходе сигнал, не соответствующий соотношению задаваемых с регистра 2 чисел А и В, этот сигнал не проходит чеоез элемент 4И-ИЛИ 21 и на Л-:;лОде триггера 22 к моменту прихода заднего фронта тактовой частоты

устанавливаетс  уровень О, вследст-Ю та И-НЕ, с информационными входами вие чего триггер 22 перебрасываетс  из единичного состо ни  в нулевое и на выходе 6 устройства по вл етс  отрицательный сигнал, .свидетельствующий о .неисправности контролируемой 15 схемы 1 сравнени .

Claims (2)

1. Устройство дл  контоол  схем 20 сравнени , содержащее первый и второй элементы И-ИЛИ, регистр сдвига, блок формировани  сигнала ошибки, выход которого  вл етс  выходом результата контрол  устройства, тактовый 25 вход устройства соединен с входом синхронизации регистра сдвига, пр мые выходы разр дов регистра сдвига, с первого по п-й (где п - количество разр дов контролируемой схемы срав-30 нени )  вл ютс  первой группой выходов устройства дл  подключени  к первой группе информационных входов контролируемой схемы сравнени , входы устройства дл  подключени  к вы- 5 ходам Меньше, Равно и Больше контролируемой схемы сравнени  соединены соответственно с первьм, вторым и третьим информационными входами блока формировани  сигнала ошибки, 40 отличающеес  тем, что, с целью повышени  быстродействи , в него введены три элемента И-НЕ, два элемента НЕ, четыре элемента И, причем пр мые выходы разр дов регистра сдви- 45 га с (п+1)-го по 2п-й  вл ютс  второй группой выходов устройства дл  подключени  к второй группе информационных входов контролируемой схемы сравнени , пр мой выход i-ro разр да регистра сдвига (где 24i-f2n) соединен с соответствующим входом первого элемента И-НЕ, инверсные выходы оазп - дов регистра сдвига соединены с соответствующими входами второго элемента И-НЕ, выходы первого и второго элементов И-НЕ соединены соответственно с первым и вторым входами третьего элемента И-НЕ, выход которого сое50

55

всех разр дов регистра сдвига и с вторым входом записи регистра сдвиг вход начальной установки устройства соединен с третьим входом третьего элемента И-НЕ и входом сброса блока формировани  сигнала ошибки, тактов вход устройства соединен с входом синхронизации блока формировани  оши ки, инверсный выход каждого k-ro ра р да регистра сдвига (где ) со динен с соответствующим входом перв го элемента И, пр мой выход каждого k-го разр да соединен с соответству щим входом второго элемента И, пр м выход каждого 1-го разр да регистра сдвига (где n+J /1 2п) соединен с соответствующим входом третьего эле мента И, инверсный выход каждого 1-го разр да регистра сдвига соеди нен с соответствующим входом четвер того элемента И, выход четвертого э мента И соединен с первым входом пе вого элемента И-ИЛИ и через первый элемент НЕ - с первым входом второ элемента И-ИЛИ и с вторым входом п вого элемента И-ИЛИ, выход первого элемента И соединен с вторым входом второго элемента И-ИЛИ и через вто рой элемент НЕ - с третьими входами первого и второго элементов И-ИЛИ, выходы второго и третьего элементов соединены с четвертыми входами соот ветственно первого и второго элемен тов И-ИЛИ, выходы первого и второго элементов И-ИЛИ соединены соответст- венно с третьим и четвертым информа ционными входами блока формировани  сигнала ошибки.

2. Устройство по П.1, о т л и - чающеес  тем, что блок форм ровани  сигнала ошибки coдepлл т три элемента НЕ, элемент 4И-ИЛИ и триггер , вход сброса которого  вл етс  входом сброса блока, синхровход через первый элемент НЕ соединен с синхровходом блока, а выход триггера  вл етс  выходом блока, информац онный вход триггера соединен с выхо

динен с первь№1 входом записи регистра сдвига, инверсный выход первого разр да регистра сдвига соединен с 2п-м входом первого элемента И-НЕ и с информационным входом (2л+1)-го разр да регистра сдвига, пр мой выход первого разр да регистра сдвига соединен с 2п-м входом второго элемента И-НЕ, с информационными входами

5 0 5 0

5

всех разр дов регистра сдвига и с вторым входом записи регистра сдвига, вход начальной установки устройства соединен с третьим входом третьего элемента И-НЕ и входом сброса блока формировани  сигнала ошибки, тактовый вход устройства соединен с входом синхронизации блока формировани  ошибки , инверсный выход каждого k-ro разр да регистра сдвига (где ) соединен с соответствующим входом первого элемента И, пр мой выход каждого k-го разр да соединен с соответствующим входом второго элемента И, пр мой выход каждого 1-го разр да регистра сдвига (где n+J /1 2п) соединен с соответствующим входом третьего элемента И, инверсный выход каждого 1-го разр да регистра сдвига соединен с соответствующим входом четвертого элемента И, выход четвертого элемента И соединен с первым входом первого элемента И-ИЛИ и через первый элемент НЕ - с первым входом второго элемента И-ИЛИ и с вторым входом первого элемента И-ИЛИ, выход первого элемента И соединен с вторым входом второго элемента И-ИЛИ и через второй элемент НЕ - с третьими входами первого и второго элементов И-ИЛИ, выходы второго и третьего элементов И соединены с четвертыми входами соответственно первого и второго элементов И-ИЛИ, выходы первого и второго элементов И-ИЛИ соединены соответст- - венно с третьим и четвертым информационными входами блока формировани  сигнала ошибки.

2. Устройство по П.1, о т л и - чающеес  тем, что блок формировани  сигнала ошибки coдepлл т три элемента НЕ, элемент 4И-ИЛИ и триггер , вход сброса которого  вл етс  входом сброса блока, синхровход через первый элемент НЕ соединен с синхровходом блока, а выход триггера  вл етс  выходом блока, информационный вход триггера соединен с выхо71381

дом элемента , первые входы первого,второго и третьего элементов И элемента 4И-ИЛИ  вл ютс  первым , вторым и третьим информационныгг ми входами блока, первый, второй и третий входы четвертого элемента И, элементы 4И-ИЛИ соединены соответственно с вторым, третьим и четвертым информационными входами блока, вторыею входы второго и третьего элементов И элемента 4И-ИЛИ соединены с выходом

5J6

8

второго элемента НЕ, второй вход пер вого элемента И элемента 4И-ИЛИ соединен- с четвертым информационным входом блока и входом второго элемента НЕ, третьи входы первого и го элементов И элементе 4И-Ш1И соединены с входом третьего элемента НЕ, третий вход третьего элемента И элемента 4И-ИЛИ соединен с третьим информационным входом блока и входом третьего элемента НЕ.

Т а блица J

С блока /4У

19

с бло ка /7

20

с выходов схемы сравнени 

Ф1АГ.2

Т а б л и ц ,а

10

21