SU610114A1 - Устройство дл моделировани цифровых объектов - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ ЦИФРОВЫХ

ОБЪЕКТОВ

в соответствии с заданной гфогра мой поочередную имитацию всех ненспрааиостей той интегральной схемы, которую он замещает.

Недостатком этого устройства  вл етс  больша  трудоемкость разработки н довольно высока  стоимость изготовлени  печатных плат, ислольэуеаых дл  задани  требуемых соединений каждого моделируемого объекта. Это не позвол ет использовать данные устройства дли проверки правильности схем цифровых объектоэ (устранение ошибок в схеме в процессе ее проверки переделки печатных плат), по основной областью их применени   вл етс  исследование эффективности тестов объектов после п|к веркк любым другим способом) их схем н трасси|м вки соединений на печатных платах, предусмотре ных конструкцией объектов . Именно эти платы примен ютс  в качестве средств коммутации s рассмотренных устpofscTsax .

Наиболее близким техническим решением к нзобретеник  а  етс  устройство дл  моделироваии  цифровых объектов, содержаагее блок .«е еменвой моделирующей структуры, коммутатор , блок пам ти 5 блок управлени . Выходы блока переменной моделирующей структуры соединены с первой группой ннформациоиных входов коммутатора. Первый выход и вход блока управлени  соединены соответственно со входом и выходом блока пам ти |3.

Это устройство обеспечивает наиболее высокую скорость задани  требуемых соединений функштональных лшдулей (интегральных схем моделируемого объекта), котора  определ етс  скоростью ввода ииформации, определ ющей эти соединени , в пам ть блока настройки . Недостатком устройства  вл етс  очень большие затраты аппаратуры в коммутаторе и в блоке настройки. Если общее число коммутируемых входов и выходов многофункциональных модулей равко п, то дл  обеспечени  любой возможной совокупности их соединений число элементов коммутации в коммутаторе устройства равно п. Число запоминающих элементов в блоке настройки, } еобходимых дл  управлени  элементами коммутации, также равно п. Поскольку даже наименьшее съемные узлы современных средств цифровой техники содержат до 50 и более интегральных схем с числом информационных выводов от 12 до 22, то минимальна  величина п дл  устройства моделировани  таких узлов пор дка 1000. При этом затраты аппаратуры в устройстве настолько велики, что его реализаци  по существу нереальна.

Целью изобретени   вл етс  упрощение уст ройства.

Поставлеина  цель достигаетс  тем, что в предложенное устройство введены регистр, блок ввода н блок переключени  разр дов. Вщход блока ввода соединен со вторым входом блока управлени , выход коммутатора - с третьим входом блока управлени , четвертый вход которого  вл етс  управл ющим входом устройства. Второй, третий, четвертый и п тый выходы блока управлени  соединены соответственно с ииформациоииым входогл блока переключе и  разр дов, с упрлпл ющим входом регистра, с управл ющим входом коммутатора н блока переключени  разр дов и с управл ющим выходом устройства. Информационные выходы блока переключени  разр дов соединены с информационными входами регистра . Входы н выходы блока переменной моделирующей структуры св заны соответственно с выходами регистра и с информационным выходом устройства, а второй информационный вход коммутатора  вл етс  информационным входом устройства.

Блок управлени  устройства содержит регистр команды, счетчик адресов, генератор управл ющих сигналов, первый и второй триггеры и схему сравнени . Первый выход регистра команд соединен с первым, входом схемы сравнени , второй вход которой соединен с единичным выходом первого триггера, с первым входом регистра команды и  вл етс  вторым выходом блока управлени . Выход схемы сравнени  соединен с информационным входом второго триггера, вход синхронизации которого св зан с первым выходом генератора управл ющих сигналов. Единичный выход второго триггера соединен с первым входом генератора управл ющих сигналов, второй, третий, четвертый и п тый выходы которого соединены соответственно со входом синхронизации первого триггера, с третьим выходом блока управлени , с первым входом счетчика адресов и со вторым входом регистра команды. Второй и третий входы генератора управл ющих сигналов соединены соответственно со вторым выходом регистра команды и вторым входом блока управлени . Второй вход счетчика адресов соединен с третьим входом рег истра команды и со вторым входом блока упраЁ лени . Выход счетчика адресов, третий выход и четвертый вход регистра команды  л ютс  цервой группой входов и выходов блока управлени , а четвертый и п тый выходы регистра команды - соответственно п тым и четвертым выходами этого блока.

При этом сокращение количества оборудовани  достигаетс  за счет введени  программируемого последовательного обмена информацией между выходами и входами интегральных схем, вход щих в состав блока переменной моделирующей структуры, в соответствии с таблицей их соединений в моделируемом объекте, вместо воспроизведени  этих соединений с помощью матричного коммутатора, используемого в устройстве-прототипе.

Это позвол ет уменьщить число элементов коммутации в коммутаторе и в блоке переключени  разр дов устройства, необходимых дл  обеспечени  любых возможных св зей между выходами и входами интегральных схем, до 2п (вместо п в прототипе), а также сократить число запоминающих элементов в блоке пам ти устройства до п/2 -4: logjn (вместо п в прототипе).

Claims (3)

1. На фиг. 1 дана структурна  схема предлагаемого устройства; на фиг. 2 - структурна  схема блока управлени ; на фиг. 3 - структура цепочки команд устройства. a Устройство содержит блок перемеиной моделирующей структуры . представл ющий собой набор сменных интегральных схем, состав которых определ етс  конкретным типом моделируемого объекта. Выходы блока 1 с ннешним информационным выходом 2 устройства , который используетс  дл  сн ти  последовательностей выходных сигналов модели , и с информационными выходами коммутатора 3. Другие информационные входы коммутатора 3 св заны с внешним иНформационным входом 4 устройства, который служнт дл  задани  последовательностей входных сигналов модели. Функцией коммутатора 3  вл етс  передача состо ни  любого из выходов интегральных схем блока i илн любого из входов 4, определ емого кодом (адресом) на управл ющих входах коммутатора, на его информационный выход. Входы интегральных схем блока 1 св заны с выходами регистра 5, каждый разр д которого соответствует определенному входу одной из этих схем. Входы регистра 5 подключены к блоку переключени  разр дов 6, который служит дл  передачи состо ни  его информационного входа в любой из разр дов регистра 5, определенный кодом (адресом) на управл ющих входах этого блока. Управл ющие входы коммутатора 3, регистра 5 и блока 6 соединены с соответствующими выходами блока управлени  7, с которым св заны также информационный выход коммутатора 3, информационный вход блока 6, управл ющнй вход 8 устройства, предназначенный дл  задани  Моментов начала каждого очерё дного такта моделировани , и управл ющий выход 9 устройства, с помощью которого оно сигнализирует об окончании каждого такта. Другие входы и выходы блока управлени  7 подключены к блоку пам ти 10, который представл ет собой оперативное запоминающее устройство с произвольным обращением, и служит дл  запоминани  таблицы соединений интегральных схем блока I между собой и с входами 4, и к блоку ввода 11, который служит дл  ввода в блок 10 этой таблицы. Блок управлени  7 устройства содержит регистр команды 12, счетчик адресов 13 блока пам ти 10, генератор управл ющих сигналов 14, первый триггер 15, обеспечивающий буферное запоминание информации, снимаемой с выхода коммутатора 3, схему сравнени  16, котора  сравнивает текущее состо ние выбранного ко)1мутатором 3 выхода интегральной схемы блока 1 с предыдущим состо нием этого выхода, указанным в команде, второй триггер 17, предназначенный дл  фиксации момента окончани  ппоцесса установлени  устойчивого состо ни  интегральных схем блока 1 в каждом такте моделировани . Регистр команды 12, счетчик 13 и генератор 14 св заны с блоком пам ти 10 и с блоком ввода П. Выходы регистра 12 соединены с управл ющими входами коммутатора 3 и блока 6; со входами генератора 14 и схемы сравнени  16. Информационный вход триггера 15 подключен к выходу коммутатора 3, а выход - КО входам регистра 2 и схемы сравнени  16. Иифор.мациопный вход триггера 17 св зан с выходом схемы сравнени  16, а выход - с генератором 4. . Устройство работает следующим образом. Перед началом моделировани - заданного цифрового объекта з состав блока переменной моделирующей структуры I включаетс  тот набор интегральных схем, который используетс  Р объекте. Входы и выходы этих интегральных схем соедин ютс  соответственно- с выходами регистра 5 и со входами коммутатора 3. Далее в блок пам т Ш с помощью блока П вводитс  таблица соединений интегральных схем, описывающа  их реальные св зи в объекте . Кажда  строка таблицы задает одну электрическую цепь объекта, соедин ющую определенный выход некоторой интегра,)1ьной схемы блока 1 илн внешний вход объекта (один из входов 4 устройства) со всеми входами интегральных схем блока 1,  вл ющимис  нагрузкой этого выхода или внешнего входа. Кажда  така  строка представл етс  цепочкой команд (фиг. 3), в которой кажда  команда 18 подержит адресное поле 19 и разр д признака . В первой команде цепочки в разр де 20 записываетс  «1, что  вл етс  признаком начала цепочки команд, в остальных командах цепочки в разр .а,е 20 записываетс  «О. В адресном поле 19 первой команды указываетс  алр«с, который служит дл  удравлештйТ оммутатором 3 и определ 51 тггб1|ник сигнала (выход интегральиой Схемы или одни нз входов 4), а в адресном поле каждой последующей команды цепочки - адреса, которые используютс  дл  управлени  блоком переключени  разр дов 6 и определ ют приемники сигнала (входы интегральных схем, с которыми св зан данный источник , т.е. разр ды регистра 5, подключенные к этим входам). Перва  команда цепочки имеет дополнительный разр д 21, предназначенный дл  указани  предыдущего состо ни  («I или «О) источника сигнала. Таким образом, кажда  электрически независима  цепь соединени  интегральных, схем моделируемого объекта задаетс  своей цепочкой команд. Вычисление логических состо ний моделируемого объекта в каждом такте t прикладываемой ко входам 4 последовательности сигналов осуществл етс  методом итерации Зейдел . . Предлагаемое устройство предназначено дл  использовани  совместно с внещними по отношению к нему средствами управлени , например с ЭВМ,, обеспечивающей автоматизацию процесса исследовани  моделируемого объекта на заданных последовательност х входных сигналов (гестах). При этом ЭВМ обеспечивает приложение тестов ко входу 4 устройства , а также сн тие и анализ выходных последовательностей - реакций модели на эти тесты с выхода 2 устройства. Входы 8 и 9 служат дл  синхронизацииработы устройства и ЭВМ. После установки на входе 4 набора сигналов, соответствующих такту t теста, ЭВМ задает на входе 8 сигнал, разрешающий начало процесса вычислени  состо ни  модели в этом такте. По окончании этого процесса устройство 5ырабатывает на Bi ixoAe 9, снгна., jiaapcinaющнй сн тие установившихс , значений выходных сигналов модели с выходов 2. Процесс вычислени  состо ни  моделируемого объекта в такте t теста цротек 1ет следующим образо.м. Сигнал от ЭВМ, постунающий на вход 8 устройства, запускает генератор 14 блока управлени  7. Генератор 14 обеспечивает сброс триггера 17 в «О и начинает цикл операций, соответствуюплих первой итерации моделировани  объекта в такте t. Этот цикл начинаете  с чтени  команды нз блока на.м ти 10. Так как кажда  команда размещена в одном слове этого блока, выборка команды требует одного обращени . Перед началом работы устройства, а также в конце каждой итерации счетчик 13 сбрасываетс  в ну;пз, поэтому, цикл каждой итерации начинаетс  с чтени  первой команды первой цепочки команд. Эта команда иринимаетс  в регистр 12. Ее адресное ноле воздействует па управл ющие входы коммутатора 3, котор1 1Й выбирает заданный этим полем выход одной нз интегральных схе.м блока 1 (или один из входов 4) и передает его состо ние в триггер 15. Состо ние триггера 15 сравниваетс  схемой 16 со.значением разр да 21 команды в регистре 12. Если имрет место неравенство, то состо ние триггера 15 передаетс  в этот разр д регистра 12, запускаетс  операци  записи в блок на.м ти 10 .мод,ифицированной команды из регистра 12 но ее прежнему адресу, сохран емому в счетчике 3, и во второй триггер 17 записываетс  «1, в противном случае указанные действи  не выполн ютс . Зате.м состо ние счетчика 13 увеличиваетс  на единицу и читаетс  втора  команда цепочки. После приема этой команды в регистр 12 ее адресное поле воздействует на управл ющие входы блока 6, с помощью которого состо ние триггера 15 нередаете  в соответствующий разр д регистра 5, соединенный со входом определенной интегральной схемы, который задан адpecHbiM поле.м ко.манды. В соответствии с новым состо нием входа интегральна  схема измен ет свое внутреннее состо ние или/и выходные сигналы . Зате.м аналогично провод тс  выборка послс:-д ющих команд нервой цепочки и изменение состо ни  остальных входов интегральных схе.м, св занных с источником сигнала, задапны.м нервой ко.мандой ценочки. Затем выбираютс  следующие цепочки команд. По окончании последней ценочки цикл операций уетройства, относ щийс  к нервой итерации моделировани  объекта в такте t, заканчиваетс . Генератор управл ющих сигналов 14 сбрасывает в нуль счетчик 13 и опращивает состо ние триггера 17. Если состо ние хот  бы одного выхода какой-либо интегральной схемы блока 1 измени .locij в результате этой итерации (т.е. оказалось отличным от предыдущего состо ни , указанного в разр де 21 команды, соответствующей данному выходу)- то трнггер 17 находитс  в состо нии «1. В этом случае генератор 14 начинает новый цикл оаботы, соответствующий с:1едующей итерации. Если ни один выход ни одной интегральной схемы в цикле предыдущей итерации не изменилс  (это означает, что процесс установлени  нового состо ни  модели в такте t заверщилс ), то триггер 17 находитс  в состо ние «О. При этом генератор 14 вырабатывает сигнал на выходе 9, свидетельствуюц;ий об окончании моделировани  в такте t, и останавливает работу устройства до получени  нового сигпала начала такта (t -f 1) на входе 8. Устройство работает аналогично во всех тактах t 1 прикладываемой ко входам 4 последовательности сигналов. Отличие только в цикле первой итерации такта t 1 состоит в том, что в этом цикле генератор 14 принудительпо устанавливает выход схемы сравнени  16 в состо ние, соответствующее результату «неравно. При этом выполнение первой команды каждой цепочки команд сопровождаетс  ее записью в блок пам ти 10 так же, как при изменении состо ни  выхода интегральной схемы, причем в каждой записанной команде разр д 20 оказываетс  в таком же состо нии, которое имеет соответствующий этой команде выход интегральной схемы. Работа устройства в случае моделировани  поведени  объекта при наличии в нем любых неисправностей внещних выводов интегральных схем или их св зей, необходимого при проверке эффективности (полноты) контролирующих тестов, аналогичны описанной. Имитаци  неисправностей в исходной модели исправного объекта осуществл етс  изменением одной или нескольких команд в блоке пам ти 10, которое производитс  с помо цью блока ввода 11. Дл  имитации константных неисправностей на входах и выходах интегральных схем в системе адресации коммутатора 3 и блока переключени  разр дов 6 предуемотрены фиктивные адреса, соответствующие константам «1 и «О. Это позвол ет, модифициру  таблицу соединений моделируемого объекта, задавать эти константы в качестве источника сигнала в любом соединении. Главны.м технико-экономическим преимуществом предлагаемого устройства по сравнению с устройством-прототипом  вл ютс  существенно меньщие затраты аппаратуры. В предлагаемом устройстве суммарное число элементов коммутации (например, электрон} ых вентилей) в составе коммутатора 3 и блоки переключени  разр дов 6 равно 2п ч т, (где п -.общее число внещних выводов интегральных схем, вход щих в состав моделируемого объекта, m - число внещних входов объекта). В устройстве - прототипе матричный коммутатор выводов интегральных схем и внещних входов требует п- + п-т элементов коммутации. Число запоминающих элементов, необходимых дл  задани  всех возможных соединений в моделируемом объекте, в предлагаемом устройстве (объем пам ти блока 10 в битах) составл ет (п + т) (2 + log, /п + т/), в то врем  как в устройстве-прототипе оно равно п + пт. .S10 Если учесть, что лаже наименьшие съемные модули (типовые элементы замены) современных ЭВМ содержат до 50 и более интегральных схем с числом информационных выводов от 12 до 20, то мнинмальна  величина п, на которую должно быть рассчитано устройство моделировани , равна iOOO и более. При этом в нредлагаемон устройстве требуетс  в 500 ргаз меньЕ-пе элементов коммутации, чем в прототипе . Выигрыш а ксле ззпомкнающмк элементов составл ет примерно 100 раз. Недостатком предлагаемого устройства по сравнению с прототипом  вл етс  меньшее быстродействие. Тем не менее, оно оказываетс  достаточно высоким и приемлемым дл  той области применени , на которую рассчитано устройство. Скорость моделировани , обеспечиваема  устройством, огфедел етс  величиной + т/г (тактов/сек.), где Р - среднее чис/ш итераций в каждом такте входной последсвательиости, -г - длительность цикла обращени  к блоку пам51ти (мксек). Если прин ть Р 5, f 0,2 МКС, то дл  упом нутых ранее модулей ЭВМ (п 1000, пор дка 50) скорость моделирований составл ет около 1000 тактов/сек, и не зависит от сложности интегральных схем объекта. Дл  сравиенн  стоит отметить, что при наиболее распространенном в насто щее врем  программном моделировании цифровых объектов с помощью быстродействующих универсальных ЭВМ при средней сложности используемых интегральных схем, равной 100 вентил м, скорость получаетс  на один-два пор дка ниже. Основной экономический эффект, который может быть получен в результате использовани  предлагае ого устройства, заключаетс  в снижении стоимости средств моделирова и  цифровых объектов, за счет значительной зкономии оборудовани . Кроме того, невысока  стоимость устройства делает возможным его широкое применение в процессе разработки новых средств цифровой техники, что дает дополнительный эффект за счет снижени  затрат на разработку и ее ускорени . Формула изобретени  Л. Устройство дл  моделировани  цифровых объектов, содержащее блок переменной моделирующей структуры, коммутатор, блок пам ти и блок управлени , причем выходы блока переменной моделирующей структуры соединены с первой группой информационных входов коммутатора , первый выход и вход блока управЛенин соединены соответственно со входом и выходом блока пам ти, отличающеес  тем, что, с целью упрощени  устройства, в него введены регистр, блок ввода, блок переключени  разр дов , причем выход блока ВЕима соел:;1сц со вторым BXOJU1M блока уп})оВ., вькод коммутатора соединен с третьим входом б,1чтка управлени , четвертый в.хо.ч которого  вл етс  управл  ощиь« входом устройства; второй, третий, четвертый и п тый вьходы блока vftравлени  соединены соответственно с иггформацнонным входом блока иерек,аочен 1н р ззр дов , с управл ющим входом perfscrpa, с управл ющим входом коммутаюра и блока переключе} м  разр дов, с управл ющим выходом устройства; информационные выходы блока переключени  разр дов соединены с кнформап.ионными входами регистра; входы и б.иока переменной моделирующей структуры cв зa п i г;7отЕетстве ию с выходами регистра к с Шформацио-икым выходом уетройства, а второй информационный вход коммутатора . вл етс  информационным входсЛЛ устоойстна, 2. Устройство по п. 1, o.: ;7fCEf; :c:Xr , что блок управлени  ycjpOKCiP- : :;опж ;т регистр команды, счетчик адресов, .ггор управл ющих сигналов, первый и второй тр;птеры , схему сравнени ; причем первый выход регистра соединен с первь входом схемы сравнени , второй з.ход которой соединен с единичным выходом первого триггера, с первым входом регистра команды и  вл етс  вторым выходом блока управлени , выход схемы сравнени  соединен с информационным входом второго триггера, вход скнхронмзацин оторого св зан с первым выходом генератора управл ющих сигналов; единичный зыход второго триггера соединен с первым входом .генератора управл ющих спг.чалов, второй, третий, четвертый и п тый выходы которого соединены соответственно со входом синхронизации первого триггера, с третьим выходол блока управлени , с первым вхохдом счетчика адресов, со вторым входом регистра команды; второй и третий входы генератора управл ющих сигналов соединены соответственно со вторым выходом регистра команды   со вторым входом б-лока управлени ; второй счетчика адресов соединен с третьим входом регистра команды и со вторым входом блока управлени ; выход счетчика адресов, третий выход и четвертый вход регистра команды  вл ютс  первой Труппой входов и выходов блока управлени , а четвертый и п тый выходы регистра команды - соответственно п тым и четвертым выходами этого блока. Источники информации, прин тые во внимание при экспертизе: 1.. Патент США Ns 3.751.646., МКИ 235152 973
2. 2.За вкаАнглии № 1.306702, МКИ G 4 А, 1973.
3. 3.Авторское свидетельство СССР Кг .154547, G 06 F 7/00, 1975.

   :,.t

   V. .. f-610114