JPS60163141A - シミユレ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、論理装置のシミーレータに関する。

（従来技術〉 論理装置の開発において設計・製造上の誤り全発見する
ために実際の装置をうごかす前から論理シミュレーショ
ン全行って論理の検査をすることが一般的となっている
。

従来のソフトウニアシくユレーシ冒ンでは処理速度が遅
く、装置の規模が大きくなると、時間がかかりすぎるた
め近年、八−ドウヱアにより処理速度の向上と処理容量
の拡大をはかることが行われつつある。

ハードウェアの特徴を生かすために同時並列処理を行う
ことが重要である。並列処理は、次の２つにおいて行わ
れる。ひとつは、シミュレーション対象の素子を複数の
ハードウェアで分担する。

もうひとつは、素子のシミュレーション処理を複数のハ
ードウェアで分担する方式である。この両方の並列性全
利用することが一般的である。

しかし、並列処理を行うと各素子の論理演算とそれによ
る状態変化にともなう素子の状態更新が同時に行われる
ために、各素子の各時点での入出力状態の論理［直に矛
盾が生じないように制御する必要がある。従来性われた
方式は■論理素子の処理の順番を素子の配線の順番に行
う、■状態更新と論理演算が重ならない順番にする９等
の方式があるが従来の方式では、順番をそろえて処理を
行うためにハードウェア間で同期待時間の損失があり、
十分なハードウェアの並列性を生かすことができずシミ
ュレーション回路をそこなうという欠点がある。

（発明の目的） 本発明の目的はこの様な従来の欠点を除去せしめ装置の
論理ノミュレーシ目ンを高速に行うシミュレータを提供
することにある。

（発明の構成） 本発明の装置はシミュレーション対象の素子の状態値を
素子毎に記憶するｉｌの記憶手段と、前記素子の状態変
化ｆｉｌｉ’ｒ素子毎に記憶する第２の記憶手段と、前
記第１の記憶手段と前記第２の記憶手段とをシミュレー
ションサイクルごとに初めから順次アクセスするための
アドレスを発生するアドレス発生手段と、前記アドレス
で示される前記第１の記憶手段および第２の記憶手段の
記憶位置から前記素子に対する状態ｆｉ＆と変化１直と
を読み出し前記素子に対する状態変化後の新しい状態値
を計算し前記第１の記憶手段の状態匝全前記新しい状態
１直によυ更新しさらに前記第２の記憶手段の変化値を
０で更新する読出し演算更新手段と、前記読出し演算更
新手段により読み出された状態値から前記素子の論理シ
ミュレーションを行い状態変化データ全出力するシミュ
レーション手段と。

前記状態変化データで示されるアドレスと前記アドレス
発生手段から供給されるアドレスの値と全比較し前記ア
ドレス発生手段から供給されるアドレスの値の方が大き
いが等しいときは、前記第１の記憶手段の状態Ｉｌｌ前
記状態変化データにより更新しそれ以外のときは前記第
２の記憶手段の変化値を前記状態変化データにより更新
する更新手段とを含んで構成される。

（実施例） 次に本発明の一実＠例について図面を参照して詳細に説
明する。

第１図は本発明の一実施例を示すブロック図である。第
１図のシミーレータは状態メモリｌと。

変化メモリ２と、カウンタ３と、取出し回路４と。

シミュレータ１フ回路５と、更新回路６とにより構成さ
れている。

取出し回路４はカウンタ３のカウント値１８で示される
、状嘘メモリｌのロケ−７ヨンから７ミユレーシヨン対
象の素子の状５ｌｉｌＯ’ｒ読出す。

同時に変化メモリ２から変化＋［ｉ１１’（ｒ読み出し
、取出し回路４は、新しい状態値１２を計算し状態メモ
ＩＪ　１へ書込む。この時変化メモリ２へは“０”なる
変化ｆｉｌ：ｌ書込む。次に取出し回路４は、カウンタ
３ヘカウント信号１６ｔ−出しながら次々と素子の状態
値読出しと１ＪｕｉＦｉの処理全くシがえず。

シミュレーション回路５は、取出された状態１直１０ｆ
：入力し各素子の論理シミュレーションを行い、状態変
化を状態変化が生じた端子の接続先の素子番号および端
子首号を含むイベント１７の形で出力する。更新側＃！
ｒ６はイベン）１７’？入カレイベント１７で示される
変化すべき素子の番号とヘ更新アクセス１４ｆｔ行う。

それ以外の時は変化メモリ２へ更新アクセス１５ｆｔ行
う。更新アクセス１４または１５は更新すべき素子の素
子番号。

ビット位置および更新指令金倉んでいる。

＄２図は第１図における状態メモリ１の構成例を示すブ
ロック図である。第２図の状Ｌｑメモリ１はアクセス回
路２１と、メモリ２２とから構成される。

アクセス回路２１はカウンタ３のカウント値１８と更新
アクセス１４と金入力しメモリ２２の素子に対応するア
ドレス２０１　’＆生成する。アクセス回路２１は、カ
ウンタ３からカウントｌ１ｉ１８を受けるとメモリ２２
ヘアド・レス２０１　ｋ出し状態値１０を読み出す。又
、新しい状態（直１２を受けるとメモリ２２へ書込みデ
ータ２０２　’ｒ出す。

アクセス回路２１は更新アクセス１４を入力すると更新
アクセス１４から素子に対応するアドレス２０１　ｋ生
成しメモリ２２から状態値１（ｌ続出し、更新アクセス
１４で指定される更新を行いメモリ２２に書込みデータ
２０２を出す。

第３図は第１図における変化メモリ２の構成例金示すブ
ロック図である。、第３図の変化メモリ２はアクセス回
路３１と、メモリ３２とから構成される。

アクセス回１＠３１．メモリ３２は第２図で述べたアク
セス回路２１．メモリ２２とほとんど同じである。異る
のは、アクセス回路２１は新しい状態値１２を入力する
のに対しアクセス回路３１は“０”なる変化値１３を入
力することである。

アクセス回路３１は、カウノＮｉ１８’＆入力するとア
ドレス３０１　を生成し、変化１直１１を読み出す。“
０″なる変化１直１３？入力すると、メモＩＪ３２へＬ
Ｌ　０７′のデータをもって書込みデータ３０２全作り
書込み金行う。更新アクセス１５を入力すると、更新ア
クセス１５で示される素子番号のアドレス全アドレス３
０１　に出力し変化１直１１を続出し更新アクセス１５
で示される状態変化全行い書込みデータ３０２　ｋ作り
変化メモリ／、３２へ書込みを行う。

第４図は第１図の取出し回路４の構成例を示すブロック
図である。第４図の取出し回路４は排他論理和群４１と
、制御回路４２とから構成される。

本実施例では論理状態値として“０”と“１”の２値に
限足している。この様にすれば各論理素子の端子の状態
値はそれぞれ１ビツトですませることができる。もちろ
ん多電論理の場合は、膜数のビットを素子の端子に対応
させればよい。２値を用いるので素子の新しい状態値は
今までの状態値と変化値との排他論理和をとることで計
算することができる。排他論理和群４１は制御回路４２
から指令４０１　’に入力すると状態値１０と変化値１
１とからビットごとに排他論理和をとり新しい状態値１
２を出力する。制御回路４２はカウンタ３に対しカウン
ト信号１６を出し、状１１ｆｉｉｔｏと変化筐１１を得
ると排他論理和群４１へ指令４０１を出し、さらに変化
メモリ２へ“０”なる変化１直１３を出力する。

第５図は第１図のシミュレーション回路５の構成例を示
すブロック図である。第５図のシミュレーション回路５
は論理演算部５１と、比較器５２と、接続リスト５３と
から構成される。

論理演算部５１は、状態（直１０を入力し各素子毎の、
論理演算全行す状態１ｉｉｌ　５０１　を出力する。

比較器５２は、状態値５０１　と状態値１０金比較し状
態変化を調べ変化した素子の端子番号５０２ｆｔ出力す
る。接続リスト５３は各素子の端子番号ごとにその端子
が接続されている素子の番号及び端子番号のリストを持
ち、変化した素子の端子番号５０２を入力すると、接続
先の素子の番号及び端子番号をイベント１７として出力
する。

第６図は第１図の更新回路６の構成例を示すブロック図
である。第６図の更新回路６はイベントデータレジスタ
６１と、比較器６２と、デコーダ６３とから構成される
。

イベント１７ｅ入力すると、イベント１７からイベント
データをイベントデータレジスタ６１に取出す。イベン
トデータレジスタ６１に取出されたイベントデータは、
素′子番号６０１　と端子番号６０２とからなる。比較
器６２は素子番号６０１とカウンタ３からのカウント値
１８とを比較し。

またそれ以外の時は更新指令６０４全出す。デコーダ６
３は、端子番号６０２をデコードし素子の状態と変化状
態とが記憶されている状態メモ＋７１及び変化メモリ２
の対応する端子のビット位置６０５全出力する。更新指
令６０３が出されると素子番号６ｏ１．ビット位＃６ｏ
５及び更新指令６０３からなる更新アクセス１４が状態
メモリ１に対して出される。また更新指令６０４が出さ
れると素子番号６０１．ビット位置６０５及び更新指令
６０４からなる。更新アクセス１５が出される。

以上の説明で明らかな俤に本実施例の７ミーレータによ
れば、複数の素子からなるシミュレーション対象の装置
の各素子の論理シミュレーシヨンとそれにともなう状態
更新と全同時に進めることができ、一つのシミュレーシ
ョンサイクルにおける各素子の論理シミュレーションは
、シミュレーションサイクル開始時点での状態＠をもっ
て行す。

しかもシミュレーションサイクル中に生じた論理状態変
化は、状態メモリあるいは変化メモリに記憶されシミュ
レーションサイクルが終了すると状態メモリに全ての状
態変化が記録されるのでただちに次のシミュレーション
サイクル金開始することができる。

本実施例ではシミュレーション対象の素子’ｔ１つのハ
ードウェアで分担し、かつ素子のシミュレーション処理
を１つのハードウェアで分担する例を示し比が本発明は
これに限定されるものではなく複数のハードウェアで素
子全分担する場合にも。

また複数のハードウェアでシミュレーション処理金分担
する場合にも、またこれらの納会の場合にも適用できる
ことは明かである。

（発明の効果） 本発明には各素子の論理シミュレーションとそれに伴な
う状＠更新と全同時に進めシミュレーションサイクル中
に生じた状態変化は状態メモリまたは変化メモリに記憶
させシミｘ　Ｌ／−ジョンサイクル終了時には状態メモ
リに全ての状態変化が記憶されるのでただちに次のシミ
ュレーションサイクルを開始でき、従来のシミュレータ
のような同期待時間の損失をなくすことによりシミーレ
ーション時間全犬幅に短縮できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図。 第２図、第３図、第４図、第５図、第６図はそれぞれ第
１図における。状態メモリ、変化メモリ。 取出し回路、シミュレーション回路、更新回路の構成例
金示すブロック図である。 ■・・・・・・状態メモリ、２・・・・・・変化メモリ
、３・・・・・・カウンタ、４・・・・・・取出し回路
、５・・団・シミュレーション回路、６・・・・・・更
新回路、２１．３１・・団・アクセス回路、　２２．　
３２・旧・・メモリ、４１・・川・排他論理和群、４２
・・・・・・制御回路、５１・・・・・・論理演算部、
５２．　６２・・・・・・比較器、５３・・・・・・接
続リスト、６１・・・・・・イベントデータレジスタ、
６３・・団・デコーダ。 キｌヅ 早３剖 茅４０ ／／ 茅を侶

Claims (1)

1. 【特許請求の範囲】 シミュレーション対象の素子の状態値を素子毎に記憶す
   る第１の記憶手段と。 前記素子の状態変化値を素子毎に記憶する第２の記憶手
   段と。 前記第１の記憶手段と前記第２の記憶手段と全シミュレ
   ーションサイクルごとに初めから順次アクセスするため
   のアドレスを発生するアドレス発生手段と。 前記アドレスで示される前記＄１の記憶手段および第２
   の記憶手段の記憶位置から前記素子に対する状態値と変
   化１直とを読み出し前記素子に対する状態変化後の新し
   い状複埴を計算し前記第１の記憶手段の状態値を前記新
   しい状態値により更新しさらに前記第２の記憶手段の変
   化値ｖｉ−０で更新する読出し演１ｉ、更新手段と。 前記読出し演算更新手段により読み出された状態値から
   前記素子の論理シミュレーションを行い状態変化データ
   を出力するシミュレーション手段と。 前記状態変化データで示されるアドレスと前記アドレス
   発生手段から供給されるアドレスの値とを比較し前記ア
   ドレス発生手段から供給されるアドレスの値の方が大き
   いか等しいときは、前記第１の記憶手段の状態１直を前
   記状態変化データにより更新しそれ以外のときは前記第
   ２の記憶手段の変化値を前記状態変化データにより更新
   する更新手段とを含をことを特徴とするシミュレータ。