JPS63145549A - 論理回路シミユレ−シヨン方法 - Google Patents
論理回路シミユレ−シヨン方法Info
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- JPS63145549A JPS63145549A JP61293058A JP29305886A JPS63145549A JP S63145549 A JPS63145549 A JP S63145549A JP 61293058 A JP61293058 A JP 61293058A JP 29305886 A JP29305886 A JP 29305886A JP S63145549 A JPS63145549 A JP S63145549A
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- 238000000034 method Methods 0.000 title claims description 7
- 238000004364 calculation method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は計算機を用いて論理回路の検証を行う論理回路
シミュレーション方法に係り、特に大規模論理回路の検
証を行う場合に好適な論理回路シミュレーション方法に
関する。
シミュレーション方法に係り、特に大規模論理回路の検
証を行う場合に好適な論理回路シミュレーション方法に
関する。
一般に論理回路シミュレーションは、論理回路設計の正
常性を検証するのに用いられる。通常、この種のシミュ
レーションは汎用目的コンピュータ上に対象論理回路モ
デルを構築し、その入力端子に０．１などの信号情報を
与えて、回路内の各ゲート、素子等の信号変化情報をデ
ィスク等のファイルに格納し、それを期待値と比較して
論理検証を行っている。しかし、大規模な論理回路の、
論理シミュレーションでは、すべての素子等の出力変化
情報を格納するためのファイル量は膨大なにとなり、物
理的な制限から、ファイルへの出力情報を限定する必要
がある。このため、シミュレーション対象論理回路の誤
動作原因を追求するための情報が不足しがちとなり、従
来は一つの誤動作原因を追求するために数回の論理シミ
ュレーション処理を同−論理回路に対して行っていた。
常性を検証するのに用いられる。通常、この種のシミュ
レーションは汎用目的コンピュータ上に対象論理回路モ
デルを構築し、その入力端子に０．１などの信号情報を
与えて、回路内の各ゲート、素子等の信号変化情報をデ
ィスク等のファイルに格納し、それを期待値と比較して
論理検証を行っている。しかし、大規模な論理回路の、
論理シミュレーションでは、すべての素子等の出力変化
情報を格納するためのファイル量は膨大なにとなり、物
理的な制限から、ファイルへの出力情報を限定する必要
がある。このため、シミュレーション対象論理回路の誤
動作原因を追求するための情報が不足しがちとなり、従
来は一つの誤動作原因を追求するために数回の論理シミ
ュレーション処理を同−論理回路に対して行っていた。
なお、論理シミュレーション結果をもとに再度論理シミ
ュレーションを行う公知例としては１例えば特開昭５９
−１１７６６０号公報が挙げられる。
ュレーションを行う公知例としては１例えば特開昭５９
−１１７６６０号公報が挙げられる。
上記従来技術では、一つの誤動作Ｊｎ因を追求するため
に数回の論理シミュレーション処理を同一対象論理回路
に対して行うことが必要であり、計算機処理時間の増大
、原因追求期間の長期化の問題があった。
に数回の論理シミュレーション処理を同一対象論理回路
に対して行うことが必要であり、計算機処理時間の増大
、原因追求期間の長期化の問題があった。
本発明の目的は、大規模論理回路の論理シミュレーショ
ン処理を減少し、計算機処理時間を減らすと賢もに、原
因追求期間の短縮を図る論理回路シミュレーション方法
を提供することにある。
ン処理を減少し、計算機処理時間を減らすと賢もに、原
因追求期間の短縮を図る論理回路シミュレーション方法
を提供することにある。
本発明は、大規模論理回路等のシミュレーションにおけ
る信号変化情報を、各ＬＳＩ単位などの論理ブロック間
に相当する信号伝搬線の信号変化情報を各論理ブロック
の入出力信号線に対応づけてファイルへ出力し、論理回
路の動作を追求する時には、各論理ブロックに対し、フ
ァイルへ出力したブロック間の信号変化情報を信号入力
源として用い、論理ブロック単位に再度論理シミュレー
ションを行うことを特徴とする。
る信号変化情報を、各ＬＳＩ単位などの論理ブロック間
に相当する信号伝搬線の信号変化情報を各論理ブロック
の入出力信号線に対応づけてファイルへ出力し、論理回
路の動作を追求する時には、各論理ブロックに対し、フ
ァイルへ出力したブロック間の信号変化情報を信号入力
源として用い、論理ブロック単位に再度論理シミュレー
ションを行うことを特徴とする。
各論理ブロック間の信号変化は、全論理回路をシミュレ
ートした結果の変化であり、その信号変化情報を信号供
給源として用い、各論理ブロックの論理シミュレーショ
ンを行っても、その動作内容は一致することになる。ま
た、各論理ブロック毎にシミュレートすることにより、
論理シミュレーションに要するメモリ量が低減でき、タ
イムシェアリングシステム上での論理シミュレーション
実行や、シミュレーション処理の分散処理などを行え、
シミュレーション実行結果のターンアラウンドタイムの
短縮が可能となる。
ートした結果の変化であり、その信号変化情報を信号供
給源として用い、各論理ブロックの論理シミュレーショ
ンを行っても、その動作内容は一致することになる。ま
た、各論理ブロック毎にシミュレートすることにより、
論理シミュレーションに要するメモリ量が低減でき、タ
イムシェアリングシステム上での論理シミュレーション
実行や、シミュレーション処理の分散処理などを行え、
シミュレーション実行結果のターンアラウンドタイムの
短縮が可能となる。
以下、本発明の一実施例について図面により詳細に説明
する。
する。
第１図は本発明の一実施例の構成図である。論理シミュ
レーションは、ＬＳＩなどの論理ブロックを複数含むシ
ミュレーション対象論理回路２の回路データと、その論
理回路を検証するための各入力信号の信号変化を与える
信号入力データ３を論理シミュレータ１に入力し、論理
回路２の信号変化を順次計算し結果を出力結果４として
出力する。出力結果４には、シミュレーション対象とな
った論理回路２の各論理ブロック５．６の入出力信号名
などの接続情報７と前記信号変化情報８が含まれる。第
２図は出力結果４内の信号変化情報８の詳細を示したも
ので、各時刻毎に信号名（Ａ。
レーションは、ＬＳＩなどの論理ブロックを複数含むシ
ミュレーション対象論理回路２の回路データと、その論
理回路を検証するための各入力信号の信号変化を与える
信号入力データ３を論理シミュレータ１に入力し、論理
回路２の信号変化を順次計算し結果を出力結果４として
出力する。出力結果４には、シミュレーション対象とな
った論理回路２の各論理ブロック５．６の入出力信号名
などの接続情報７と前記信号変化情報８が含まれる。第
２図は出力結果４内の信号変化情報８の詳細を示したも
ので、各時刻毎に信号名（Ａ。
Ｂ、・・・）とその信号値（０とか１）を出力する。
次に、対象論理回路内のある論理ブロック５に対して詳
細の検証を必要とする場合などの、再論論理シミュレー
ション実行時には、対象論理ブロック５の回路データと
、前記出力結果４内の該対象論理ブロック５の信号変化
情報とを論理シミュレータ１へ入力し、論理ブロック５
の論理シミュレーションを実行する。出力結果４の信号
変化情報８は、対象論理回路２の全体をシミュレートし
た結果の変化情報であり、この信号変化情報８を信号供
給源として用いて、各論理ブロック５，６などの再論理
シミュレーションを行っても、その動作内容に矛盾をき
たさない。
細の検証を必要とする場合などの、再論論理シミュレー
ション実行時には、対象論理ブロック５の回路データと
、前記出力結果４内の該対象論理ブロック５の信号変化
情報とを論理シミュレータ１へ入力し、論理ブロック５
の論理シミュレーションを実行する。出力結果４の信号
変化情報８は、対象論理回路２の全体をシミュレートし
た結果の変化情報であり、この信号変化情報８を信号供
給源として用いて、各論理ブロック５，６などの再論理
シミュレーションを行っても、その動作内容に矛盾をき
たさない。
第３図は論理シミュレータ１の処理フローを示したもの
である。
である。
対象論理回路２の全体の論理シミュレーション手順は、
再シミュレーション処理かどうか判定した後（ステップ
３０１）、まず対象論理回路２の回路データを読込んで
、その信号変化を計算できる形式へ変換する（ステップ
３０２）。次に、シミュレーション時刻を設定しくステ
ップ３０３）。
再シミュレーション処理かどうか判定した後（ステップ
３０１）、まず対象論理回路２の回路データを読込んで
、その信号変化を計算できる形式へ変換する（ステップ
３０２）。次に、シミュレーション時刻を設定しくステ
ップ３０３）。
信号入力データ３があれば（ステップ３０４）、時刻が
一致する信号入力データを読込み、その信号値を対象論
理回路２へ与える（ステップ３０５）。
一致する信号入力データを読込み、その信号値を対象論
理回路２へ与える（ステップ３０５）。
同一時刻に与えるべき信号入力データが無くなった後、
与えられた信号値で各論理素子の出力値を計算しくステ
ップ３０６）、その出力値が変ったか調べる（ステップ
３０７）。そして、変化した信号について、その信号値
を接続されている論理素子へ伝える。この時、伝搬信号
が論理ブロックの接続部であれば、出力結果４に論理ブ
ロック接続情報とＮもに信号名と信号値を出力する（ス
テップ３０８）。このようにして各論理素子の出力値計
算をくり返し行い、同一シミュレーション時側内の論理
素子計算がすべて終ると（ステップ３０９）、シミュレ
ーション時刻を進め（ステップ３１０）、信号入力デー
タ読込みからの処理を。
与えられた信号値で各論理素子の出力値を計算しくステ
ップ３０６）、その出力値が変ったか調べる（ステップ
３０７）。そして、変化した信号について、その信号値
を接続されている論理素子へ伝える。この時、伝搬信号
が論理ブロックの接続部であれば、出力結果４に論理ブ
ロック接続情報とＮもに信号名と信号値を出力する（ス
テップ３０８）。このようにして各論理素子の出力値計
算をくり返し行い、同一シミュレーション時側内の論理
素子計算がすべて終ると（ステップ３０９）、シミュレ
ーション時刻を進め（ステップ３１０）、信号入力デー
タ読込みからの処理を。
シミュレーション終了時刻までくり返す（ステップ３１
１）。
１）。
上記対象論理回路全体の論理シミュレーション結果から
例えば特定の論理ブロック５を再シミュレーションする
時には、まずその論理ブロック５の回路データを読込ん
で計算できる形式へ変換する（ステップ３１２）。次に
、前記出力結果４にある論理ブロック接続情報７から、
対象となった論理ブロックの接続信号名を取出した後（
ステップ３１３）、信号変化情報８を読込み（ステップ
３１４）、その中から前記接続信号名に対応する信号変
化情報を取出して信号入力データ形式へ変換する（ステ
ップ３１５，３１６）。信号変化情報８の読込みが全て
終了すると（ステップ３１７）、ステップ３０３以降の
処理により論理ブロック５に対する再論理シミュレーシ
ョンを実行する。
例えば特定の論理ブロック５を再シミュレーションする
時には、まずその論理ブロック５の回路データを読込ん
で計算できる形式へ変換する（ステップ３１２）。次に
、前記出力結果４にある論理ブロック接続情報７から、
対象となった論理ブロックの接続信号名を取出した後（
ステップ３１３）、信号変化情報８を読込み（ステップ
３１４）、その中から前記接続信号名に対応する信号変
化情報を取出して信号入力データ形式へ変換する（ステ
ップ３１５，３１６）。信号変化情報８の読込みが全て
終了すると（ステップ３１７）、ステップ３０３以降の
処理により論理ブロック５に対する再論理シミュレーシ
ョンを実行する。
以上の説明から明らかな如く５本発明によれば、大規模
論理回路の論理シミュレーションを１同突行すると、そ
の後は論理ブロックレベルの論理シミュレーションを行
うだけでよいため、大規模論理回路レベルの論理シミュ
レーション処理が減少し、また、再シミュレーション処
理時の使用メモリ量の低下および複数論理ブロックのマ
ルチ処理が可能となり、論理シミュレーションのターン
アラウンドが改善される。
論理回路の論理シミュレーションを１同突行すると、そ
の後は論理ブロックレベルの論理シミュレーションを行
うだけでよいため、大規模論理回路レベルの論理シミュ
レーション処理が減少し、また、再シミュレーション処
理時の使用メモリ量の低下および複数論理ブロックのマ
ルチ処理が可能となり、論理シミュレーションのターン
アラウンドが改善される。
第１図は本発明の一実施例の構成図、第２図は論理シミ
ュレーション出力結果の一例を示す図。 第３図は第１図における論理シミュレータの処理フロー
例を示す図である。 １・・・論理シミュレータ、 ２・・・論理回路、３・
・・信号入力データ、 ４・・・シミュレーション出力
結果、 ５，６・・・論理ブロック、 ７・・・論理ブ
ロック接続情報、 ８・・・信号変化情報。
ュレーション出力結果の一例を示す図。 第３図は第１図における論理シミュレータの処理フロー
例を示す図である。 １・・・論理シミュレータ、 ２・・・論理回路、３・
・・信号入力データ、 ４・・・シミュレーション出力
結果、 ５，６・・・論理ブロック、 ７・・・論理ブ
ロック接続情報、 ８・・・信号変化情報。
Claims (1)
- （１）複数の論理ブロックを含む論理回路をシミュレー
トする論理回路シミュレーション方法において、シミュ
レート対象論理回路全体をシミュレートした後、そのシ
ミュレート結果から、任意の論理ブロックの信号変化情
報を取出し、その情報を前記論理ブロックに与えて、論
理ブロック単位にシミュレーションを行う事を特徴とす
る論理回路シミュレーション方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293058A JPS63145549A (ja) | 1986-12-09 | 1986-12-09 | 論理回路シミユレ−シヨン方法 |
| US07/128,584 US4922445A (en) | 1986-12-09 | 1987-12-04 | Logic circuit simulation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293058A JPS63145549A (ja) | 1986-12-09 | 1986-12-09 | 論理回路シミユレ−シヨン方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63145549A true JPS63145549A (ja) | 1988-06-17 |
| JPH0533426B2 JPH0533426B2 (ja) | 1993-05-19 |
Family
ID=17789919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61293058A Granted JPS63145549A (ja) | 1986-12-09 | 1986-12-09 | 論理回路シミユレ−シヨン方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4922445A (ja) |
| JP (1) | JPS63145549A (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH04227575A (ja) * | 1990-06-25 | 1992-08-17 | Mitsubishi Electric Corp | 論理回路シミュレーション方法 |
| US5530841A (en) * | 1990-12-21 | 1996-06-25 | Synopsys, Inc. | Method for converting a hardware independent user description of a logic circuit into hardware components |
| US5490266A (en) * | 1991-03-01 | 1996-02-06 | Altera Corporation | Process oriented logic simulation having stability checking |
| EP0508619A2 (en) * | 1991-04-11 | 1992-10-14 | Hewlett-Packard Company | Bi-directional socket stimulus interface for a logic simulator |
| JP2884847B2 (ja) * | 1991-10-03 | 1999-04-19 | 三菱電機株式会社 | 故障検出機能を備えた半導体集積回路装置の製造方法 |
| US5359545A (en) * | 1992-04-10 | 1994-10-25 | Itt Corporation | Dynamic video display for logic simulation systems |
| US5633812A (en) * | 1992-09-29 | 1997-05-27 | International Business Machines Corporation | Fault simulation of testing for board circuit failures |
| EP0600608B1 (en) * | 1992-10-29 | 1999-12-22 | Altera Corporation | Design verification method for programmable logic design |
| US5477474A (en) * | 1992-10-29 | 1995-12-19 | Altera Corporation | Computer logic simulation with dynamic modeling |
| JPH06282600A (ja) * | 1993-03-29 | 1994-10-07 | Mitsubishi Electric Corp | 論理シミュレーション装置 |
| AU2816495A (en) * | 1994-06-03 | 1996-01-04 | Synopsys, Inc. | Method and apparatus for estimating the power dissipated by a digital circuit |
| JP2715956B2 (ja) * | 1995-01-20 | 1998-02-18 | 日本電気株式会社 | Ｉｄｄｑを用いたＣＭＯＳ論理回路の故障箇所の絞り込み方法 |
| US6393385B1 (en) * | 1995-02-07 | 2002-05-21 | Texas Instruments Incorporated | Knowledge driven simulation time and data reduction technique |
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| US5809283A (en) * | 1995-09-29 | 1998-09-15 | Synopsys, Inc. | Simulator for simulating systems including mixed triggers |
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Citations (1)
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|---|---|---|---|---|
| JPS59117660A (ja) * | 1982-12-24 | 1984-07-07 | Fujitsu Ltd | シミユレ−シヨン状態復元処理方式 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS55153054A (en) * | 1979-05-15 | 1980-11-28 | Hitachi Ltd | Logic circuit simulation system |
| GB8309692D0 (en) * | 1983-04-09 | 1983-05-11 | Int Computers Ltd | Verifying design of digital electronic systems |
| US4590581A (en) * | 1983-05-09 | 1986-05-20 | Valid Logic Systems, Inc. | Method and apparatus for modeling systems of complex circuits |
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-
1986
- 1986-12-09 JP JP61293058A patent/JPS63145549A/ja active Granted
-
1987
- 1987-12-04 US US07/128,584 patent/US4922445A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117660A (ja) * | 1982-12-24 | 1984-07-07 | Fujitsu Ltd | シミユレ−シヨン状態復元処理方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0533426B2 (ja) | 1993-05-19 |
| US4922445A (en) | 1990-05-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |