JPS61226844A - 論理回路のシミユレ−シヨン制御方法 - Google Patents
論理回路のシミユレ−シヨン制御方法Info
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- JPS61226844A JPS61226844A JP60064973A JP6497385A JPS61226844A JP S61226844 A JPS61226844 A JP S61226844A JP 60064973 A JP60064973 A JP 60064973A JP 6497385 A JP6497385 A JP 6497385A JP S61226844 A JPS61226844 A JP S61226844A
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318583—Design for test
-
- G—PHYSICS
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- General Physics & Mathematics (AREA)
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理装置に使用される論理回路の動作のシミ
ュレーションに関し、特に検査を容易にするためにスキ
ャン・ノ母スを備えた論理回路のシミュレーションの制
御方法に関する。
ュレーションに関し、特に検査を容易にするためにスキ
ャン・ノ母スを備えた論理回路のシミュレーションの制
御方法に関する。
従来、論理装置を構成する論理回路の設計に際しては、
論理回路の動作を確認するため、あるいは製造された論
理回路を検査するテスト・パターンの品質を評価するた
めに、各種のシミュレータが使用されている（例えばｅ
Ｓ、Ａ、 Ｓｚｙｇｅｎｄａ ＋Ｅ、Ｗ、 Ｔｈｏｍ
ｐｓｏｎ ｒ Ｄｉｇｉｔａｌ Ｌｏｇｉｃ Ｓｉｍｕ
ｌａｔｉｏｎ ｉｎａ Ｔｉｍｅ−Ｂａｇｅｄ ｈ Ｔ
ａｂｌｅ−Ｄｒｉｖｅｎ Ｅｎｖｉｒｏｎｍｅｎｔ Ｊ
ｌ）ＪＥ Ｃｏｍｐｕｔｅｒ ８ ｅ ３ ＃ ＰＰ−
２４〜３６ 、１９７５）。
論理回路の動作を確認するため、あるいは製造された論
理回路を検査するテスト・パターンの品質を評価するた
めに、各種のシミュレータが使用されている（例えばｅ
Ｓ、Ａ、 Ｓｚｙｇｅｎｄａ ＋Ｅ、Ｗ、 Ｔｈｏｍ
ｐｓｏｎ ｒ Ｄｉｇｉｔａｌ Ｌｏｇｉｃ Ｓｉｍｕ
ｌａｔｉｏｎ ｉｎａ Ｔｉｍｅ−Ｂａｇｅｄ ｈ Ｔ
ａｂｌｅ−Ｄｒｉｖｅｎ Ｅｎｖｉｒｏｎｍｅｎｔ Ｊ
ｌ）ＪＥ Ｃｏｍｐｕｔｅｒ ８ ｅ ３ ＃ ＰＰ−
２４〜３６ 、１９７５）。
これらのシミュレータは、論理回路の入力端子に入力刺
激ノリーンをセットし、あるいは特定の入力端子にクロ
ック信号をセットして論理回路内の論理素子の動作のシ
ミュレーションを行い、その結果を論理回路の出力端子
で観測するというシミュレーション制御方法を採用して
いた。これらのシミュレータは、一般的にはコンピュー
タのランダム・アクセス・メモリ内に貯蔵されるソフト
ウェアで構成されるが、ファームウェアとしてリード・
オンリ・メモリ（ＲＯＭ）の形で構成することもできる
し、ハードウェアの機構を用いて構成することもできる
（例えば、佐々木徹他ｒ ＨＡＩ、 ； ＡＢｌｏｃｋ
Ｌｅｖｅｌ Ｈａｒｄｗａｒｅ Ｌｏｇｉｃ Ｓｉｍ
ｕｌａｔｏｒＪ Ｐｒｏｃ。
激ノリーンをセットし、あるいは特定の入力端子にクロ
ック信号をセットして論理回路内の論理素子の動作のシ
ミュレーションを行い、その結果を論理回路の出力端子
で観測するというシミュレーション制御方法を採用して
いた。これらのシミュレータは、一般的にはコンピュー
タのランダム・アクセス・メモリ内に貯蔵されるソフト
ウェアで構成されるが、ファームウェアとしてリード・
オンリ・メモリ（ＲＯＭ）の形で構成することもできる
し、ハードウェアの機構を用いて構成することもできる
（例えば、佐々木徹他ｒ ＨＡＩ、 ； ＡＢｌｏｃｋ
Ｌｅｖｅｌ Ｈａｒｄｗａｒｅ Ｌｏｇｉｃ Ｓｉｍ
ｕｌａｔｏｒＪ Ｐｒｏｃ。
ｏｆ ２０ｔｈ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ
Ｃｏｎｆｅｒｅｎｃｅ 、 ｐＰ−１５０−１５６，
１９８３）。しかし、いずれの実現手段を用いても、採
用されているシミュレーション制御方法は同一であった
。
Ｃｏｎｆｅｒｅｎｃｅ 、 ｐＰ−１５０−１５６，
１９８３）。しかし、いずれの実現手段を用いても、採
用されているシミュレーション制御方法は同一であった
。
従来用いられているシミュレーション制御方法を第４図
に流れ図の形式で示す。流れ図中の箱に添付した番号は
、以下の制御方法の説明中に示したステップの番号に対
応している。すなわち従来のシミュレーション制御方法
は。
に流れ図の形式で示す。流れ図中の箱に添付した番号は
、以下の制御方法の説明中に示したステップの番号に対
応している。すなわち従来のシミュレーション制御方法
は。
■ 入力刺激パターンを調べ、パターンがレベル信号で
あるならば■以下の操作を行い、パターンがクロック信
号であるならば■以下の操作を行う。
あるならば■以下の操作を行い、パターンがクロック信
号であるならば■以下の操作を行う。
■ 論理回路の各入力端子に対して、入力刺激パターン
のうち対応する論理値をセットして■以下の操作を行う
。
のうち対応する論理値をセットして■以下の操作を行う
。
■ 論理回路のクロック入力端子に対して２時間的に変
化する論理値系列をセットする。時間的に変化する論理
値系列とは２例えば時刻ｔｌで論理値″″０″１０″１
時刻ｔｌ＞ｔｌ ）で論理値“１”。
化する論理値系列をセットする。時間的に変化する論理
値系列とは２例えば時刻ｔｌで論理値″″０″１０″１
時刻ｔｌ＞ｔｌ ）で論理値“１”。
時刻ｔ３（ｔ３＞ｔｚ）で論理値“０″の値をとるよう
な信号を示している。
な信号を示している。
■ 入力端子にセットされた論理値と以前にセットされ
ていた論理値とを比較し、異なっていれば■以下の操作
を行い、同一であれば■以下の操作を行う。
ていた論理値とを比較し、異なっていれば■以下の操作
を行い、同一であれば■以下の操作を行う。
■ 入力端子の行先の論理素子をシミュレーション表に
登録する。
登録する。
■ シミュレーション表より論理素子を１つ取出して、
出力論理値を求める。
出力論理値を求める。
■ 求められた出力論理値が以前の出力論理値と異なる
かどうかを判定し、異なっていれば■以下の操作を行い
、同一であれば■以下の操作を行う。
かどうかを判定し、異なっていれば■以下の操作を行い
、同一であれば■以下の操作を行う。
■ 求められた出力論理値を、上記論理素子の新しい出
力論理値としかつ、上記論理素子をシミュレーション表
より削除し、さらに上記論理素子の行先の論理素子をシ
ミュレーション表へ登録して■以下の操作を行う。
力論理値としかつ、上記論理素子をシミュレーション表
より削除し、さらに上記論理素子の行先の論理素子をシ
ミュレーション表へ登録して■以下の操作を行う。
■ 上記論理素子をシミュレーション表より削除する。
■ シミュレーション表に登録された論理素子が存在す
るかどうか調べ、存在する場合には■以下の操作を繰り
返し、存在しない場合には■以下の操作を行う。
るかどうか調べ、存在する場合には■以下の操作を繰り
返し、存在しない場合には■以下の操作を行う。
■ 論理回路の各出力端子での論理値を観測する。
■ 入力刺激パターンが継続しているかどうかを調べ、
継続している場合には■以下の操作を繰り返し、継続し
ていない場合にシミュレーションの終了とみなして制御
が完了する。
継続している場合には■以下の操作を繰り返し、継続し
ていない場合にシミュレーションの終了とみなして制御
が完了する。
という一連の手順によシミュレーション制御を行ってい
た。
た。
このようなシミュレーション制御方法は、汎用的な方法
であることから、どのような論理回路に対しても適用で
きるという利点を有している。しかし、その反面で特別
な意図をもって設計された論理回路の動作のシミュレー
ションでは、シミュレーションの速度を高速化できない
という欠点を有していた。
であることから、どのような論理回路に対しても適用で
きるという利点を有している。しかし、その反面で特別
な意図をもって設計された論理回路の動作のシミュレー
ションでは、シミュレーションの速度を高速化できない
という欠点を有していた。
一方、近年、論理回路の検査を容易にするために、スキ
ャン・パス方式による論理回路の設計が行われるように
なってきている（訟津重宏他ｒＴｅｓｔ Ｇｅｎｅｒａ
ｔｉｏｎ Ｓｙｓｔｅｍｓ ｉｎ Ｊａｐａｎ Ｊ Ｐ
ｒｏｃ、ｏｆ１２ｔｈ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔ
ｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ ｐＰ−１１４−１２２
（Ｊｕｎｅ １９７５） ）。スキャン・ノ臂ス方式を
採用した論理回路の場合１回路内部のフリップ・フロッ
プ（以下Ｆ〃と略記する）あるいはＦ／Ｆの集まシであ
るレジスタの状態をシリアルなシフト・レジスタ経路を
経由して簡単に論理値のセット。
ャン・パス方式による論理回路の設計が行われるように
なってきている（訟津重宏他ｒＴｅｓｔ Ｇｅｎｅｒａ
ｔｉｏｎ Ｓｙｓｔｅｍｓ ｉｎ Ｊａｐａｎ Ｊ Ｐ
ｒｏｃ、ｏｆ１２ｔｈ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔ
ｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ ｐＰ−１１４−１２２
（Ｊｕｎｅ １９７５） ）。スキャン・ノ臂ス方式を
採用した論理回路の場合１回路内部のフリップ・フロッ
プ（以下Ｆ〃と略記する）あるいはＦ／Ｆの集まシであ
るレジスタの状態をシリアルなシフト・レジスタ経路を
経由して簡単に論理値のセット。
観測ができるという利点を有している。しかし。
このような論理回路の動作のシミュレーションを行う場
合、上記のようなシミュレーション制御方法を採用する
と、論理回路の入力端子、出力端子を経由して、シリア
ルなシフト・レジスタの動作のシミュレーションを常に
実行しなくてはならず。
合、上記のようなシミュレーション制御方法を採用する
と、論理回路の入力端子、出力端子を経由して、シリア
ルなシフト・レジスタの動作のシミュレーションを常に
実行しなくてはならず。
シミュレーション速度が高速化できないという欠点を有
している。
している。
本発明の目的は、スキャン・Ａ’ス方式を採用した論理
回路の動作のシミュレーションにおいて。
回路の動作のシミュレーションにおいて。
シリアルなシフト・レジスタの動作のシミュレーション
を行わずに、論理回路内のＦ／Ｆあるいはレジスタを論
理回路の入力端子や出力端子と同様に扱うことによシ上
記欠点を除去し、論理回路の動作のシミュレーション速
度を高速化したシミーレーション制御方法を提供するこ
とにある。
を行わずに、論理回路内のＦ／Ｆあるいはレジスタを論
理回路の入力端子や出力端子と同様に扱うことによシ上
記欠点を除去し、論理回路の動作のシミュレーション速
度を高速化したシミーレーション制御方法を提供するこ
とにある。
本発明は、スキャン・ノＪ？ス方式を採用した論理回路
の動作のシミュレーションを行う際のシミュレーション
制御方法に関し、以下のような手順でシミュレーション
を実行することによシ構成される。
の動作のシミュレーションを行う際のシミュレーション
制御方法に関し、以下のような手順でシミュレーション
を実行することによシ構成される。
（１）入力刺激ツヤターンを調べ、パターンがスキャン
・イン・ノｅターンならば手順（２）以下の操作を行い
、パターンがレベル信号ならば手順（３）以下の操作を
行い、ツヤターンがクロック信号ならば手順（４）以下
の操作を行う。
・イン・ノｅターンならば手順（２）以下の操作を行い
、パターンがレベル信号ならば手順（３）以下の操作を
行い、ツヤターンがクロック信号ならば手順（４）以下
の操作を行う。
（２）論理回路内のＦ／Ｆあるいはレジスタの各ビット
にスキャン・イン・ツヤターンの対応する論理値をセッ
トして手順（５）以下の操作を行う。
にスキャン・イン・ツヤターンの対応する論理値をセッ
トして手順（５）以下の操作を行う。
（３）論理回路の各入力端子に、入力刺激パターンの対
応する論理値をセットして手順（５）以下の操作を行う
。
応する論理値をセットして手順（５）以下の操作を行う
。
（４）論理回路のクロック入力端子に対し９時間的に変
化する論理値系列をセットする。
化する論理値系列をセットする。
（５）入力端子、 Ｆ／Ｆ 、レジスタにセットされた
論理値を、以前にセットされていた論理値と比較し、全
て同一であるならば手順（７）以下の操作を行い、異な
っていれば手順（６）以下の操作を行う。
論理値を、以前にセットされていた論理値と比較し、全
て同一であるならば手順（７）以下の操作を行い、異な
っていれば手順（６）以下の操作を行う。
（６）異なる入力端子、 Ｆ／Ｆ 、レジスタの行先の
論理素子をシミュレーション表へ登録する。
論理素子をシミュレーション表へ登録する。
（７） シミュレーション表より論理素子を１つ取り
出して出力論理値を求める。
出して出力論理値を求める。
（８）求められた出力論理値と上記論理素子の以前の出
力論理値とを比較し、異なっていれば手順（９）以下の
操作を行い、同一ならば手Ｊ［（１０以下の操作を行う
。
力論理値とを比較し、異なっていれば手順（９）以下の
操作を行い、同一ならば手Ｊ［（１０以下の操作を行う
。
（９）手順（７）で求められた出力論理−を上記論理素
子の新しい出力論理値とし、上記論理素子をシミュレー
ション表より削除し９行先の論理素子をシミュレーショ
ン表へ登録して手Ｊ［Ｃ１η以下の操作を行う。
子の新しい出力論理値とし、上記論理素子をシミュレー
ション表より削除し９行先の論理素子をシミュレーショ
ン表へ登録して手Ｊ［Ｃ１η以下の操作を行う。
０Ｑ 上記論理素子をシミュレーション表より削除す
る。
る。
（１１シミュレーション表に登録されている論理素子が
まだ残っているかどうかを調べ、残っていれば手順（７
）以下の操作を繰り返し、残っていなければ手順（２）
以下の操作を行う。
まだ残っているかどうかを調べ、残っていれば手順（７
）以下の操作を繰り返し、残っていなければ手順（２）
以下の操作を行う。
（６）論理回路内のＦ／Ｆ 、レジスタ、各出力端子で
の論理値を観測する。
の論理値を観測する。
（至）入力刺激パターンが継続しているかどうか調べ、
継続しているならば手順（１）以下の操作を繰り返し、
終了しているならば論理シミュレーションの終了とみな
して操作を完了させる。
継続しているならば手順（１）以下の操作を繰り返し、
終了しているならば論理シミュレーションの終了とみな
して操作を完了させる。
本発明によるシミーレーション制御方法はまた。
次のような手順で実行されても良い。
（１）入力刺激パターンを調べ、該パターンがレベル信
号ならば手順（２）以下の操作を行い、パターンがクロ
ック信号ならば手順（３）以下の操作を行う。
号ならば手順（２）以下の操作を行い、パターンがクロ
ック信号ならば手順（３）以下の操作を行う。
（２）論理回路の各入力端子に、入力刺激パターンの対
応する論理値をセットして手順（４）以下の操作を行う
。
応する論理値をセットして手順（４）以下の操作を行う
。
（３） 論理回路のクロック入力端子に対し２時間的
に変化する論理値系列をセットする。
に変化する論理値系列をセットする。
（４） 入力端子にセットされた論理値を以前にセッ
トされていた論理値と比較し、全て同一であるならば手
順（６）以下の操作を行い、異なっていれば手順（５）
以下の操作を行う。
トされていた論理値と比較し、全て同一であるならば手
順（６）以下の操作を行い、異なっていれば手順（５）
以下の操作を行う。
（５）異なる入力端子の行先の論理素子をシミュレーシ
ョン表へ登録スる。
ョン表へ登録スる。
（６） シミュレーション表より論理素子ｔ１つ取り
出して、出力論理値を求める。
出して、出力論理値を求める。
（７）求められた出力論理値と上記論理素子の以前の出
力論理値を比較し、異なっていれば手順（８）以下の操
作を行い、同一ならば手順（９）以下の操作を行う。
力論理値を比較し、異なっていれば手順（８）以下の操
作を行い、同一ならば手順（９）以下の操作を行う。
（８）手順（６）で求められた出力論理値を上記論理素
子の新しい出力論理値とし、上記論理素子をシミュレー
ション表より削除し１行先の論理素子をシミュレーショ
ン表へ登録して手順００以下の操作を行う。
子の新しい出力論理値とし、上記論理素子をシミュレー
ション表より削除し１行先の論理素子をシミュレーショ
ン表へ登録して手順００以下の操作を行う。
（９） 上記論理素子をシミュレーション表より削除
する。
する。
α１ シミュレーション表に登録されている論理素子が
まだ残っているかどうかを調べ、残っていれば手順（６
）以下の操作を繰り返し、残っていなければ手順αカ以
下の操作を行う。
まだ残っているかどうかを調べ、残っていれば手順（６
）以下の操作を繰り返し、残っていなければ手順αカ以
下の操作を行う。
αη 論理回路内のＦ／ｌ” 、レジスタ、各出力端子
での論理値を観測する。
での論理値を観測する。
（２）入力刺激・リーンが継続しているかどうか調べ、
継続しているならば手順（１）以下の操作を繰り返し、
終了しているならば論理シミュレーションの終了とみな
して操作を完了させる。
継続しているならば手順（１）以下の操作を繰り返し、
終了しているならば論理シミュレーションの終了とみな
して操作を完了させる。
次に２本発明の実施例について＠面を参照して詳細に説
明する。
明する。
第１図は本発明によるシミュレーションの制御方法の一
実施例を示した流れ図であり、複数個の処理ボックスと
判断ボックスより構成されている・スキャン・パス方式
を採用した論理回路に対する論理シミュレーションの入
力刺激パターンは、スキャン・イン・パターン、レベル
信号、クロック信号より構成されている。スキャン・イ
ン・パターンは、論理回路内のＦ／Ｆ ６るいはレジス
タに対してシリアルなシフト・レジスタ経路を経由して
論理値をセットするパターンである。レベル信号は回路
の入力端子に対してレベル信号をセットするパターンで
あシ、更にクロック信号は回路のクロック端子に対して
時間的に変化する信号をセットするノをターンである。
実施例を示した流れ図であり、複数個の処理ボックスと
判断ボックスより構成されている・スキャン・パス方式
を採用した論理回路に対する論理シミュレーションの入
力刺激パターンは、スキャン・イン・パターン、レベル
信号、クロック信号より構成されている。スキャン・イ
ン・パターンは、論理回路内のＦ／Ｆ ６るいはレジス
タに対してシリアルなシフト・レジスタ経路を経由して
論理値をセットするパターンである。レベル信号は回路
の入力端子に対してレベル信号をセットするパターンで
あシ、更にクロック信号は回路のクロック端子に対して
時間的に変化する信号をセットするノをターンである。
判断ボックス（１）では、これら３種類の１？ターンｔ
−１＆ 別している。ＩＪ？ターンがスキャン・イン・
パターンの場合には、処理ボックス（２）で論理回路内
のＦ〃あるいはレジスタへ直接入力刺激パターンのセッ
トが行われる。このようにして、シリアルなシフト・レ
ジスタ経路を行うことなく直接ノぐターンをセットする
ことにより、シミュレーション速度の大幅な高速化が達
成される（一般に、ｎビットのシリアル・シフト彎レジ
スタに１つのスキャン・イン・パターンをセットするた
めには、ｎ個のレベル信号とｎ個のクロック信号でシミ
ュレーションを行う必要がある。）。・リーンがレベル
信号の場合には、処理ボックス（３）で論理回路の入力
端子へ対応する論理値がセットされる。パターンがクロ
ック信号の場合には、処理ボックス（４）で回路のクロ
ック入力端子に時間的に変化する論理値系列がセットさ
れる。
−１＆ 別している。ＩＪ？ターンがスキャン・イン・
パターンの場合には、処理ボックス（２）で論理回路内
のＦ〃あるいはレジスタへ直接入力刺激パターンのセッ
トが行われる。このようにして、シリアルなシフト・レ
ジスタ経路を行うことなく直接ノぐターンをセットする
ことにより、シミュレーション速度の大幅な高速化が達
成される（一般に、ｎビットのシリアル・シフト彎レジ
スタに１つのスキャン・イン・パターンをセットするた
めには、ｎ個のレベル信号とｎ個のクロック信号でシミ
ュレーションを行う必要がある。）。・リーンがレベル
信号の場合には、処理ボックス（３）で論理回路の入力
端子へ対応する論理値がセットされる。パターンがクロ
ック信号の場合には、処理ボックス（４）で回路のクロ
ック入力端子に時間的に変化する論理値系列がセットさ
れる。
判断ボックス（５）では、セットされた論理値が以前ニ
ジセットされていた論理値と異なるかどうかが判定され
、異なる場合には処理がツクス（６）で行先の論理素子
がシミュレーション表に登録される。
ジセットされていた論理値と異なるかどうかが判定され
、異なる場合には処理がツクス（６）で行先の論理素子
がシミュレーション表に登録される。
このシミュレーション表には、シミュレーション対象と
なる論理素子が登録されている。処理ボックス（７）で
は、このシミュレーション表より論理素子ｔ１つ取出し
て出力論理値を計算する操作が行われる。
なる論理素子が登録されている。処理ボックス（７）で
は、このシミュレーション表より論理素子ｔ１つ取出し
て出力論理値を計算する操作が行われる。
判断ボックス（８）では、処理ボックス（７）で求めら
れた出力論理値が上記論理素子の以前の出力論理値と異
なるかどうかが判定される。異なる場合には処理ボック
ス（９）で出力論理値の更新と上記論理素子のシミュレ
ーション表からの削除ならびに行先論理素子のシミュレ
ーション表への登録が行われる。もし１判断ボックス（
８）で出力論理値が同一でちると判定された場合には、
処理ボックスα０で上記論理素子のシミュレーション表
からの削除が行われる。
れた出力論理値が上記論理素子の以前の出力論理値と異
なるかどうかが判定される。異なる場合には処理ボック
ス（９）で出力論理値の更新と上記論理素子のシミュレ
ーション表からの削除ならびに行先論理素子のシミュレ
ーション表への登録が行われる。もし１判断ボックス（
８）で出力論理値が同一でちると判定された場合には、
処理ボックスα０で上記論理素子のシミュレーション表
からの削除が行われる。
判断ボックスαρではシミュレーション表に対象論理素
子が存在するかどうかが判定され、存在する場合には処
理ボックス（７）以下の操作が繰り返される。存在しな
い場合には、処理がツクス（ロ）でシミュレーション結
果の観測が行われる。ここで。
子が存在するかどうかが判定され、存在する場合には処
理ボックス（７）以下の操作が繰り返される。存在しな
い場合には、処理がツクス（ロ）でシミュレーション結
果の観測が行われる。ここで。
スキャン・ノ臂ス方式を採用した回路の場合には。
論理回路内のＦ／Ｆ 、レジスタの状態をシリアルなシ
フト・レジスタ経路を経由して観測することができるた
め１回路内のＦ／Ｆ、レジスタの状態を直接観測してい
る。ここでも、シリアルなシフト・レジスタの動作をシ
ミュレーションすることなく観測が行われているので、
大幅なシミュレーション速度の向上が実現されている。
フト・レジスタ経路を経由して観測することができるた
め１回路内のＦ／Ｆ、レジスタの状態を直接観測してい
る。ここでも、シリアルなシフト・レジスタの動作をシ
ミュレーションすることなく観測が行われているので、
大幅なシミュレーション速度の向上が実現されている。
更に回路の出力端子での観測も行われている。
判断ボックス（２）では、シミュレーションを行う入力
刺激・９ターンが終了したかどうかを判定している。継
続の場合には判断ボックス（１）以下の操作が繰り返さ
れ、終了の場合には全てのシミュレーションが完了した
ことになる。
刺激・９ターンが終了したかどうかを判定している。継
続の場合には判断ボックス（１）以下の操作が繰り返さ
れ、終了の場合には全てのシミュレーションが完了した
ことになる。
なお、処理ボックス（２）では、第２図に示すように、
シミュレーション結果の観測を論理回路の出力端子で行
うだけでも良い。
シミュレーション結果の観測を論理回路の出力端子で行
うだけでも良い。
次に、第３図を参照して本発明の他の実施例を説明する
。
。
論理回路に対する論理シミュレーションの入力刺激パタ
ーンはレベル信号、クロック信号より構成されている。
ーンはレベル信号、クロック信号より構成されている。
レベル信号は回路の入力端子に対してレベル信号をセッ
トするパターンであシ、クロック信号は回路のクロック
端子に対して時間的に変化する信号をセットするパター
ンである。
トするパターンであシ、クロック信号は回路のクロック
端子に対して時間的に変化する信号をセットするパター
ンである。
判断ボックス（１）ではこれら２種類のパターンを識別
している。ノＪ？ターンがレベル信号の場合には。
している。ノＪ？ターンがレベル信号の場合には。
処理ボックス（２）で回路の入力端子へ対応する論理値
がセットされる。ｔＲパターンクロック信号の場合には
、処理ボックス（３）で回路のクロック入力端子に時間
的に変化する論理値系列がセットされる。
がセットされる。ｔＲパターンクロック信号の場合には
、処理ボックス（３）で回路のクロック入力端子に時間
的に変化する論理値系列がセットされる。
判断ボックス（４）では、セットされた論理値が以前よ
シセットされていた論理値と異なるかどうかが判定され
、異なる場合には処理ボックス（５）で行先の論理素子
がシミュレーション表に登録される。
シセットされていた論理値と異なるかどうかが判定され
、異なる場合には処理ボックス（５）で行先の論理素子
がシミュレーション表に登録される。
このシミュレーション表にはシミュレーション対象とな
る論理素子が登録されている。処理ボックス（６）では
、このシミュレーション表より論理素子を１つ取出して
出力論理値を計算する操作が行われる。
る論理素子が登録されている。処理ボックス（６）では
、このシミュレーション表より論理素子を１つ取出して
出力論理値を計算する操作が行われる。
判断ボックス（７）では、処理がックス（６）で求めら
れた出力論理値が上記論理素子の以前の出力論理値と異
なるかどうかが判定され、異なる場合には処理ボックス
（８）で出力論理値の更新と上記論理素子のシミュレー
ション表からの削除、ならびに行先論理素子のシミュレ
ーション表への登録が行われる。もし２判断ボックス（
７）で出力論理値が同一であると判定された場合には、
処理ボックス（９）で上記論理素子のシミュレーション
表からの削除が行われる。
れた出力論理値が上記論理素子の以前の出力論理値と異
なるかどうかが判定され、異なる場合には処理ボックス
（８）で出力論理値の更新と上記論理素子のシミュレー
ション表からの削除、ならびに行先論理素子のシミュレ
ーション表への登録が行われる。もし２判断ボックス（
７）で出力論理値が同一であると判定された場合には、
処理ボックス（９）で上記論理素子のシミュレーション
表からの削除が行われる。
判断ボックス（１０）ではシミュレーション対象論理素
子が存在するかどうかが判定され、存在する場合には処
理ボックス（６）以下の操作が繰り返される◎存在しな
い場合には、処理がツクスαηでシミュレーション結果
の観測が行われる。こ＼で、第１の実施例同様、スキャ
ン・パス方式を採用した論理回路では回路内の鉾、レジ
スタの状態をシリアルなシフト・レジスタ経路を経由し
て観測することができるため１回路内の竹、レジスタの
状態を直接観測している。そして、シリアルなシフト・
レジスタの動作をシミュレーションすることなく観測が
行われるので、大幅なシミュレーション速度の向上が実
現される。勿論１回路の出力端子での観測も行われる。
子が存在するかどうかが判定され、存在する場合には処
理ボックス（６）以下の操作が繰り返される◎存在しな
い場合には、処理がツクスαηでシミュレーション結果
の観測が行われる。こ＼で、第１の実施例同様、スキャ
ン・パス方式を採用した論理回路では回路内の鉾、レジ
スタの状態をシリアルなシフト・レジスタ経路を経由し
て観測することができるため１回路内の竹、レジスタの
状態を直接観測している。そして、シリアルなシフト・
レジスタの動作をシミュレーションすることなく観測が
行われるので、大幅なシミュレーション速度の向上が実
現される。勿論１回路の出力端子での観測も行われる。
判断ボックス（６）では、シミュレーションを行う入力
刺激パターンが終了したかどうかを判定している。継続
の場合には判断ボックス（１）以下の操作が繰り返され
、終了の場合には全てのシミュレーションが完了したこ
とになる。
刺激パターンが終了したかどうかを判定している。継続
の場合には判断ボックス（１）以下の操作が繰り返され
、終了の場合には全てのシミュレーションが完了したこ
とになる。
本発明は以上説明したように、スキャン・パスを備えた
論理回路に対して論理シミュレーションにおける状態値
のセットや観測を直接行うことによって、シミュレーシ
ョン速度を大幅に向上させることができるという効果が
ある。
論理回路に対して論理シミュレーションにおける状態値
のセットや観測を直接行うことによって、シミュレーシ
ョン速度を大幅に向上させることができるという効果が
ある。
以下余日
第１図は本発明の第１の実施例を示す流れ図。
第２図は本発明の第２の実施例を部分的に示す流れ因、
第３図は本発明の他の実施例を示す流れ図。 第４図は従来方法を示した流れ図である。
第３図は本発明の他の実施例を示す流れ図。 第４図は従来方法を示した流れ図である。
Claims (1)
- 【特許請求の範囲】 １、スキャン・パス方式を採用した論理回路の動作のシ
ミュレーションを行う際のシミュレーション制御方法に
関して、以下のような手順でシミュレーションを実行す
ることを特徴とするシミュレーション制御方法。 （１）入力刺激パターンを調べ、該パターンがスキャン
・イン・パターンならば手順（２）以下の操作を行い、
パターンがレベル信号ならば手順（３）以下の操作を行
い、パターンがクロック信号ならば手順（４）以下の操
作を行う。 （２）論理回路内のフリップ・フロップ（以下、Ｆ／Ｆ
と略記する）あるいはレジスタの各ビットにスキャン・
イン・パターンの対応する論理値をセットして手順（５
）以下の操作を行う。 （３）論理回路の各入力端子に、入力刺激パターンの対
応する論理値をセットして手順（５）以下の操作を行う
。 （４）論理回路のクロック入力端子に対し、時間的に変
化する論理値系列をセットする。 （５）入力端子、Ｆ／Ｆ、レジスタにセットされた論理
値を、以前にセットされていた論理値と比較し、全て同
一であるならば手順（７）以下の操作を行い、異なって
いれば手順（６）以下の操作を行う。 （６）異なる入力端子、Ｆ／Ｆ、レジスタの行先の論理
素子をシミュレーション表へ登録する。 （７）シミュレーション表より論理素子を１つ取り出し
て出力論理値を求める。 （８）求められた出力論理値と上記論理素子の以前の出
力論理値とを比較し、異なっていれば手順（９）以下の
操作を行い、同一ならば手順（１０）以下の操作を行う
。 （９）手順（７）で求められた出力論理値を上記論理素
子の新しい出力論理値とし、上記論理素子をシミュレー
ション表より削除し、行先の論理素子をシミュレーショ
ン表へ登録して手順（１１）以下の操作を行う。 （１０）上記論理素子をシミュレーション表より削除す
る。 （１１）シミュレーション表に登録されている論理素子
がまだ残っているかどうかを調べ、残っていれば手順（
７）以下の操作を繰り返し、残っていなければ手順（１
２）以下の操作を行う。 （１２）論理回路内のＦ／Ｆ、レジスタ、各出力端子で
の論理値を観測する。 （１３）入力刺激パターンが継続しているかどうか調べ
、継続しているならば手順（１）以下の操作を繰り返し
、終了しているならば論理シミュレーションの終了とみ
なして操作を完了させる。 ２、特許請求の範囲第１項記載のシミュレーション制御
方法において、手順（１２）は、論理回路内の各出力端
子での論理値を観測するものであることを特徴とするシ
ミュレーション制御方法。 ３、スキャン・パス方式を採用した論理回路の動作のシ
ミュレーションを行う際のシミュレーション制御方法に
関して、以下のような手順でシミュレーションを実行す
ることを特徴とするシミュレーション制御方法。 （１）入力刺激パターンを調べ、該パターンがレベル信
号ならば手順（２）以下の操作を行い、パターンがクロ
ック信号ならば手順（３）以下の操作を行う。 （２）論理回路の各入力端子に、入力刺激パターンの対
応する論理値をセットして手順（４）以下の操作を行う
。 （３）論理回路のクロック入力端子に対し、時間的に変
化する論理値系列をセットする。 （４）入力端子にセットされた論理値を以前にセットさ
れていた論理値と比較し、全て同一であるならば手順（
６）以下の操作を行い、異なっていれば手順（５）以下
の操作を行う。 （５）異なる入力端子の行先の論理素子をシミュレーシ
ョン表へ登録する。 （６）シミュレーション表より論理素子を１つ取り出し
て、出力論理値を求める。 （７）求められた出力論理値と上記論理素子の以前の出
力論理値を比較し、異なっていれば手順（８）以下の操
作を行い、同一ならば手順（９）以下の操作を行う。 （８）手順（６）で求められた出力論理値を上記論理素
子の新しい出力論理値とし、上記論理素子をシミュレー
ション表より削除し、行先の論理素子をシミュレーショ
ン表へ登録して手順（１０）以下の操作を行う。 （９）上記論理素子をシミュレーション表より削除する
。 （１０）シミュレーション表に登録されている論理素子
がまだ残っているかどうかを調べ、残っていれば手順（
６）以下の操作を繰り返し、残っていなければ手順（１
１）以下の操作を行う。 （１１）論理回路内のＦ／Ｆ、レジスタ、各出力端子で
の論理値を観測する。 （１２）入力刺激パターンが継続しているかどうか調べ
、継続しているならば手順（１）以下の操作を繰り返し
、終了しているならば論理シミュレーションの終了とみ
なして操作を完了させる。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60064973A JPS61226844A (ja) | 1985-03-30 | 1985-03-30 | 論理回路のシミユレ−シヨン制御方法 |
| US06/845,244 US4747102A (en) | 1985-03-30 | 1986-03-28 | Method of controlling a logical simulation at a high speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60064973A JPS61226844A (ja) | 1985-03-30 | 1985-03-30 | 論理回路のシミユレ−シヨン制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61226844A true JPS61226844A (ja) | 1986-10-08 |
Family
ID=13273497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60064973A Pending JPS61226844A (ja) | 1985-03-30 | 1985-03-30 | 論理回路のシミユレ−シヨン制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4747102A (ja) |
| JP (1) | JPS61226844A (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0743733B2 (ja) * | 1985-12-11 | 1995-05-15 | 株式会社日立製作所 | 論理シミュレーション方法 |
| US5126966A (en) * | 1986-06-25 | 1992-06-30 | Ikos Systems, Inc. | High speed logic simulation system with stimulus engine using independent event channels selectively driven by independent stimulus programs |
| US4945503A (en) * | 1986-10-21 | 1990-07-31 | Nec Corporation | Hardware simulator capable of reducing an amount of information |
| JPS63145549A (ja) * | 1986-12-09 | 1988-06-17 | Hitachi Ltd | 論理回路シミユレ−シヨン方法 |
| DE3853860D1 (de) * | 1987-09-22 | 1995-06-29 | Siemens Ag | Vorrichtung zur Herstellung einer testkompatiblen, weitgehend fehlertoleranten Konfiguration von redundant implementierten systolischen VLSI-Systemen. |
| US5452231A (en) * | 1988-10-05 | 1995-09-19 | Quickturn Design Systems, Inc. | Hierarchically connected reconfigurable logic assembly |
| US5329470A (en) * | 1988-12-02 | 1994-07-12 | Quickturn Systems, Inc. | Reconfigurable hardware emulation system |
| US5109353A (en) | 1988-12-02 | 1992-04-28 | Quickturn Systems, Incorporated | Apparatus for emulation of electronic hardware system |
| US5369593A (en) * | 1989-05-31 | 1994-11-29 | Synopsys Inc. | System for and method of connecting a hardware modeling element to a hardware modeling system |
| US5353243A (en) * | 1989-05-31 | 1994-10-04 | Synopsys Inc. | Hardware modeling system and method of use |
| US5680583A (en) * | 1994-02-16 | 1997-10-21 | Arkos Design, Inc. | Method and apparatus for a trace buffer in an emulation system |
| US5841967A (en) * | 1996-10-17 | 1998-11-24 | Quickturn Design Systems, Inc. | Method and apparatus for design verification using emulation and simulation |
| US6026230A (en) * | 1997-05-02 | 2000-02-15 | Axis Systems, Inc. | Memory simulation system and method |
| US6134516A (en) * | 1997-05-02 | 2000-10-17 | Axis Systems, Inc. | Simulation server system and method |
| US6389379B1 (en) | 1997-05-02 | 2002-05-14 | Axis Systems, Inc. | Converification system and method |
| US6321366B1 (en) | 1997-05-02 | 2001-11-20 | Axis Systems, Inc. | Timing-insensitive glitch-free logic system and method |
| US6009256A (en) * | 1997-05-02 | 1999-12-28 | Axis Systems, Inc. | Simulation/emulation system and method |
| US6421251B1 (en) | 1997-05-02 | 2002-07-16 | Axis Systems Inc | Array board interconnect system and method |
| US5960191A (en) | 1997-05-30 | 1999-09-28 | Quickturn Design Systems, Inc. | Emulation system with time-multiplexed interconnect |
| US5970240A (en) * | 1997-06-25 | 1999-10-19 | Quickturn Design Systems, Inc. | Method and apparatus for configurable memory emulation |
| WO2002033597A1 (fr) * | 2000-10-18 | 2002-04-25 | Advantest Corporation | Appareil et procede de support de conception d'un dispositif electronique, procede de fabrication d'un tel dispositif, et programme correspondant |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2842750A1 (de) * | 1978-09-30 | 1980-04-10 | Ibm Deutschland | Verfahren und anordnung zur pruefung von durch monolithisch integrierten halbleiterschaltungen dargestellten sequentiellen schaltungen |
| US4519078A (en) * | 1982-09-29 | 1985-05-21 | Storage Technology Corporation | LSI self-test method |
| US4554664A (en) * | 1983-10-06 | 1985-11-19 | Sperry Corporation | Static memory cell with dynamic scan test latch |
-
1985
- 1985-03-30 JP JP60064973A patent/JPS61226844A/ja active Pending
-
1986
- 1986-03-28 US US06/845,244 patent/US4747102A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4747102A (en) | 1988-05-24 |
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