JPH073461B2 - デジタル論理ブロックのテスト回路 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、デジタル論理ブロックのテスト回路に係り、
特にバウンダリースキャン技術を用いたテスト回路のバ
ウンダリースキャンレジスタ部に関する。

（従来の技術） ある程度機能が、纏まったデジタル論理ブロックを複数
個含む大規模デジタルシステムのテストを容易化するた
めの技術として、バウンダリースキャンと呼ばれる技術
が存在する。このバウンダリースキャン技術は、複数個
設けられた個別デジタル論理ブロックの相互間にデータ
シフト動作が可能な記憶素子を入れることにより、個別
デジタル論理ブロックのテストを可能にするものであ
り、システム全体のテスト性を高めることはもとより、
テストデータの作成労力の削減という面でも非常に効果
が期待できる手法である。

また、このバウンダリースキャン技術は、ある程度機能
が纏まったデジタル論理ブロックを複数個含む大規模デ
ジタルシステムに一般的に応用できる手法であり、具体
的には大規模半導体集積回路（LSI、VLSI）を複数個実
装した基板上でのシステムテスト、あるいは、デジタル
論理ブロックを複数個含むLSI単独のテスト等に使用さ
れる。

第３図は、２個のデジタル論理ブロックBL1、BL2を含む
LSI内部にバウンダリースキャン技術を応用した例を示
しており、PI1、PO1は第１の論理ブロックBL1の入出力
端子の中でLSI外部に直接出ている外部入力端子および
外部出力端子、同様に、PI2、PO2は第２の論理ブロック
BL2の入出力端子の中でLSI外部に直接出ている外部入力
端子および外部出力端子である。

OUT1、IN1、OUT2、IN2は、第１の論理ブロックBL1と第
２の論理ブロックBL2との接続部分に相当する内部端子
である。バウンダリースキャンレジスタ部SCANは、第１
の論理ブロックBL1と第２の論理ブロックBL2との境界部
分に設けられており、データシフト動作が可能な記憶素
子、例えば複数個のデータシフト回路がシリアルに接続
されてなるシフトレジスタが用いられている。

このLSIは、バウンダリースキャンレジスタ部SCANを用
いたデータスキャンにより、例えば第１の論理ブロック
BL1の内部端子IN1への入力値の設定、および第１の論理
ブロックBL1の内部端子OUT1からの出力値の観測が自由
に行えるようになっている。従って、第１の論理ブロッ
クBL1の内部端子OUT1、IN1はLSI外部に直接出ていない
にも拘らず、仮想的に外部端子と見做すことがデータス
キャンにより可能になり、ひいては、第１の論理ブロッ
クBL1の単独テストを実行することが可能である。同様
のテスト手法により、第２の論理ブロックBL2について
も単独テストを実行することが可能である。この場合、
予め用意されている各論理ブロック毎のテストパターン
をそのまま使用できることは、動作原理から考えて明白
である。

第４図は、第３図中の第１の論理ブロックBL1の内部端
子OUT1、IN1がそれぞれ４信号（OUT11〜OUT14、IN11〜I
N14）、第２の論理ブロックBL2の内部端子OUT2、IN2が
それぞれ４信号（OUT21〜OUT24、IN21〜IN24）である場
合のバウンダリースキャンレジスタ部SCANの従来例を示
しており、このバウンダリースキャンレジスタ部SCANは
８個のデータシフト回路SF1〜SF8からなるシフトレジス
タが用いられている。

このデータシフト回路SF1〜SF8は、それぞれ第５図
（ａ）に示すような論理シンボルで表され、第５図
（ｂ）に示すように、５つの入力端子（Ｄ、SI、TST、C
LK、THRU）と、２つの２入力データマルチプレクサMX1
およびMX2と、１つのＤ型フリップフロップ回路FFと、
１つの出力端子Ｑを有している。

即ち、入力端子Ｄは、２つの２入力データマルチプレク
サMX1およびMX2の第１の入力Ａに接続され、入力端子SI
は第１の２入力データマルチプレクサMX1の第２の入力
Ｂに接続され、入力端子TSTは第１の２入力データマル
チプレクサMX1の切換え制御入力Ｓに接続され、この第
１の２入力データマルチプレクサMX1の出力ＺはＤ型フ
リップフロップ回路FFの入力Ｄに接続され、入力端子CL
KはＤ型フリップフロップ回路FFのクロック入力CLKに接
続され、このＤ型フリップフロップ回路FFの出力Ｑは第
２の２入力データマルチプレクサMX1の第２の入力Ｂに
接続され、入力端子THRUは第２の２入力データマルチプ
レクサMX1の切換え制御入力Ｓに接続され、この第２の
２入力データマルチプレクサMX1の出力Ｚはデータシフ
ト回路の出力端子Ｑに導かれる。

第５図（ｂ）に示した各データシフト回路SF1〜SF8にお
いて、入力端子TSTと入力端子THRUとが共に高レベル
“H"の時は、スルーモードになり、入力端子Ｄの入力は
そのまま出力端子Ｑより出力される。また、入力端子TS
Tと入力端子THRUとが共に低レベル“L"の時は、データ
スキャンモードになり、入力端子SIからの入力がＤ型フ
リップフロップ回路FFの入力Ｄとなり、このＤ型フリッ
プフロップ回路FFの出力Ｑがデータシフト回路の出力端
子Ｑから出力される。また、入力端子TSTが“H"レベ
ル、入力端子THRUが“L"レベルの時は、データ観測モー
ドになり、入力端子Ｄからの入力がＤ型フリップフロッ
プ回路FFの入力Ｄとなり、このＤ型フリップフロップ回
路FFの出力Ｑがデータシフト回路の出力端子Ｑから出力
される。

第４図に示したバウンダリースキャンレジスタ部SCANに
おいて、データシフト回路SF1〜SF4の入力端子Ｄは、各
対応して第１の論理ブロックBL1の内部端子OUT11〜OUT1
4に接続され、データシフト回路SF5〜SF8の入力端子Ｄ
は、各対応して第２の論理ブロックBL2の内部端子OUT21
〜OUT24に接続されている。また、データシフト回路SF1
〜SF8は、入力端子SIと出力端子Ｑとが全体としてシリ
アルとなるように接続され、データシフト回路SF1〜SF4
の出力端子Ｑは対応して第２の論理ブロックBL2の内部
端子IN21〜IN24に接続され、データシフト回路SF5〜SF8
の出力端子Ｑは対応して第１の論理ブロックBL1の内部
端子IN11〜IN14に接続されている。

また、データシフト回路SF1〜SF4の入力端子CLKは第１
のクロック信号線41に共通に接続され、データシフト回
路SF5〜SF8の入力端子CLKは第２のクロック信号線42に
共通に接続されている。また、データシフト回路SF1〜S
F8の入力端子TSTは、テスト信号線43共通に接続されて
いる。また、上記データシフト回路SF1〜SF8の入力端子
THRUは、スルー信号線44に共通に接続されている。

次に、第４図のバウンダリースキャンレジスタ部SCANの
動作を説明する。

（ａ）通常動作時には、テスト信号線43とスルー信号線
44とを共に“H"レベルにして、各データシフト回路SF1
〜SF8をスルーモードにし、第１の論理ブロックBL1の内
部端子OUT11〜OUT14の信号をそのままデータシフト回路
SF1〜SF4を通過させて、第２の論理ブロックBL2の内部
端子IN21〜IN24に入力し、第２の論理ブロックBL2の内
部端子OUT21〜OUT24の信号をそのままデータシフト回路
SF5〜SF8を通過させて、第１の論理ブロックBL1の内部
端子IN11〜IN14に入力する。従って、第１の論理ブロッ
クBL1と第２の論理ブロックBL2とは、データシフト回路
SF1〜SF8に関係なく、信号の授受を行うことが可能にな
る。

（ｂ）第１の論理ブロックBL1についてのテスト実行時
には、先ず、テスト信号線43とスルー信号線44とを共
に“L"レベルにして、各データシフト回路SF1〜SF8をデ
ータスキャンモードにし、第１のクロック信号線41に第
１のクロック信号CLK1を与えると共に、第２のクロック
信号線42に第２のクロック信号CLK2を与え、これに同期
してシリアル入力SIをデータシフト回路SF1〜SF8により
シフトさせ、第１の論理ブロックBL1の内部端子IN11〜I
N14に与えるべきテストデータをデータシフト回路SF5〜
SF8に設定する。

次いで、外部入力端子PI1からも第１の論理ブロックB
L1にテストデータを与え、第１の論理ブロックBL1の入
力信号を全て設定する。次いで、第１の論理ブロック
BL1の外部出力端子PO1から出力信号を観測する。次い
で、テスト信号線43を“H"レベル、スルー信号線44を
“L"レベルにし、各データシフト回路SF1〜SF8をデータ
観測モードにし、第１のクロック信号線41に第１のクロ
ック信号CLK1を与え、これに同期して第１の論理ブロッ
クBL1の内部端子OUT11〜OUT14の信号をデータシフト回
路SF1〜SF4に取り込む。

その後、テスト信号線43とスルー信号線44とを共に
“L"レベルにして、各データシフト回路SF1〜SF8をデー
タスキャンモードにし、第１のクロック信号線41に第１
のクロック信号CLK1を与えると共に、第２のクロック信
号線42に第２のクロック信号CLK2を与え、これに同期し
てデータシフト回路SF1〜SF4の内容をデータシフト回路
SF8にシフトさせてシリアルな出力SOを取出す。

このような〜のシーケンスを必要な第１の論理ブロ
ックBL1にテストデータの数だけ繰り返すことにより、
第１の論理ブロックBL1の単独テストの実行が可能とな
る。

同様の手法により第２の論理ブロックBL2も単独テスト
の実行が可能となる。

しかし、上記したような従来のバウンダリースキャンレ
ジスタ部SCANには、次に述べるような問題がある。

（ａ）論理ブロックBL1、BL2の内部端子に双方向端子が
存在する場合に対応できない。即ち、第４図に示したバ
ウンダリースキャンレジスタ部SCANは、テスト対象とな
る論理ブロックBL1、BL2間の接続信号は入力と出力とが
完全に分離されており、いわゆる双方向端子が存在しな
い。各論理ブロックBL1、BL2の設計に際して、最初から
バウンダリースキャンによるテスト手法を意識して設計
する場合には双方向端子が存在しないように設計するこ
とも可能であるが、一般のデジタル基板あるいはLSIに
上記したようなバウンダリースキャンによるテスト手法
を適用しようとする際には、既に完成されている部品も
しくは論理ブロックには入出力用の双方向端子が存在す
る場合が多い（例えば半導体メモリブロックや中央処理
ユニットブロックなどには双方向端子が存在する）の
で、第４図に示したような従来のバウンダリースキャン
レジスタ部SCANをそのまま使用することはできない。

（ｂ）論理ブロックBL1、BL2の内部端子にエッジセンシ
ティブな（つまり、信号のエッジに感応する内部回路が
接続されている）入力端子が存在する場合に対応できな
い。即ち、第４図に示したバウンダリースキャンレジス
タ部SCANは、データスキャンモード時にスキャンするデ
ータがそのまま論理ブロックBL1またはBL2の内部端子に
加わってしまうので、この論理ブロックBL1、BL2の内部
端子にエッジセンシティブな入力端子（例えばリセット
用のクロック信号入力端子）が存在する場合（例えば半
導体メモリブロックや中央処理ユニットブロックなどは
エッジセンシティブな入力端子が存在する）には、デー
タシフト時に予期せぬエッジが入力してしまい、所望の
テスト動作を実行することができなくなる。

（ｃ）論理ブロックBL1、BL2のACテスト（動作速度に関
するテスト）を実行できない。即ち、第４図に示したバ
ウンダリースキャンレジスタ部SCANは、シリアルに入力
テストデータを与えるので、基本的に機能テストのみの
実行とならざるを得ない。

（発明が解決しようとする課題） 上記したようにバウンダリースキャン技術を用いた従来
のテスト回路は、論理ブロックの内部端子に双方向端子
やエッジセンシティブな入力端子が存在する場合に対応
できず、また、論理ブロックのACテストを実行できない
という問題がある。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、バウンダリースキャンに係る論理ブロックの
端子に、入力端子や出力端子が存在する場合は勿論のこ
と、双方向端子やエッジセンシティブな入力端子が存在
する場合でもバウンダリースキャン手法による機能テス
トおよびACテストを実行することが可能になり、基板上
に既存のLSIを複数個実装した大規模デジタルシステム
における個別LSIのテスト、あるいは、デジタル論理ブ
ロックを複数個含むLSIからなる大規模デジタルシステ
ムにおけるLSI単独での個別デジタル論理ブロックのテ
スト等に際して有用なデジタル論理ブロックのテスト回
路を提供することにある。

［発明の構成］ （課題を解決するための手段） 本発明は、少なくとも２個の個別デジタル論理ブロック
の相互間でこの２個の個別デジタル論理ブロックのテス
ト対象となる複数個の端子にそれぞれ接続された複数個
のデータシフト回路がシリアルに接続されてなるバウン
ダリースキャンレジスタ部を有するデジタル論理ブロッ
クのテスト回路において、前記バウンダリースキャンレ
ジスタ部の各データシフト回路は、一方の個別デジタル
論理ブロックのテスト対象となる１個の端子に接続され
た入出力端子と他方の個別デジタル論理ブロックのテス
ト対象となる１個の端子に接続された入出力端子を有
し、前記バウンダリースキャンレジスタ部は、２個の個
別デジタル論理ブロックの相互間で上記一対の入出力端
子間を介して信号の授受を行わせる手段と、テストしよ
うとする一方の個別デジタル論理ブロックの端子に入力
テストデータをデータシフトにより設定する手段と、テ
ストしようとする個別デジタル論理ブロックの端子から
の出力データを読込んでデータシフトにより出力する手
段と、これらの手段を選択的に使用するように制御する
手段とを具備することを特徴とする。

（作用） 複数個の個別デジタル論理ブロック相互間で信号の授受
を行わせるように信号をそのまま通過させる手段を使用
するように選択することにより、通常動作が可能にな
る。テストしようとする個別デジタル論理ブロックの端
子に入力テストデータをデータシフトにより設定する手
段を使用するように選択し、この後、テストしようとす
る個別デジタル論理ブロックの端子からの出力データを
読込んでデータシフトにより出力する手段を使用するよ
うに選択することにより、機能テストの実行が可能にな
る。この場合、AC特性の仕様に応じたタイミングで出力
データを読込むようにすることにより、ACテストの実行
が可能になる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図に示すデジタル論理ブロックのテスト回路は、２
個のデジタル論理ブロックBL1″、BL2″を含むLSI内部
にバウンダリースキャン技術を応用した例を示してお
り、PI1、PO1は第１の論理ブロックBL1″の入出力端子
の中でLSI外部に直接出ている外部入力端子および外部
出力端子、同様に、PI2、PO2は第２の論理ブロックBL
2″の入出力端子の中でLSI外部に直接出ている外部入力
端子および外部出力端子である。

第１の論理ブロックBL1″と第２の論理ブロックBL2″と
の接続部分に相当する内部端子として、それぞれ例えば
４個の双方向の内部端子IO11〜IO14およびIO21〜IO24が
設けられている。バウンダリースキャンレジスタ部SCA
N″は、第１の論理ブロックBL1″と第２の論理ブロック
BL2″との境界部分に設けられており、データシフト動
作が可能な記憶素子、例えばシフトレジスタが用いられ
ている。このバウンダリースキャンレジスタ部SCAN″
は、第１の論理ブロックBL1″と第２の論理ブロックBL
2″との一対の双方向内部端子に各対応して設けられた
４個のデータシフト回路SF1″〜SF4″がシリアルに接続
されてなるシフトレジスタが用いられている。

このデータシフト回路SF1″〜SF4″は、それぞれ第２図
（ａ）に示すような論理シンボルで表され、第２図
（ｂ）に示すように、２つの入出力端子（D1、D2）と、
２つの入力端子（SID、SIM）と、３つの制御入力端子
（T1、T2、MODE）と、３つのクロック入力端子（G1、G
2、G3）と、２つのトランスミッションゲート（TG1、TG
2）と、３つのＤ型フリップフロップ回路（FF1、FF2、F
F3）と、１つのアンドゲートANDと、１つのトライステ
ートバッファTBFと、２つの出力端子（SOD、SOM）を有
している。

即ち、入出力端子D1とD2との間に２つのトランスミッシ
ョンゲートTG1とTG2とが直列に接続されており、この２
つのトランスミッションゲートTG1とTG2とはそれぞれ制
御入力端子T1と入力とT22の入力とによりオン／オフ状
態が制御される。入力端子SIDは第１のＤ型フリップフ
ロップ回路FF1の入力Ｄに接続され、この第１のＤ型フ
リップフロップ回路FF1のクロック入力CLKにクロック入
力端子G1が接続され、この第１のＤ型フリップフロップ
回路FF1の出力Ｑと第２のＤ型フリップフロップ回路FF1
の入力Ｄとの間にトライステートバッファTBFが接続さ
れ、このトライステートバッファTBFの出力端に２つの
トランスミッションゲートTG1とTG2との直列接続点が接
続されている。

第２のＤ型フリップフロップ回路FF2のクロック入力CLK
にクロック入力端子G2が接続され、第２のＤ型フリップ
フロップ回路FF2の出力Ｑは出力端子SODに接続されてい
る。また、入力端子SIMは第３のＤ型フリップフロップ
回路FF3の入力Ｄに接続され、この第３のＤ型フリップ
フロップ回路FF3のクロック入力CLKにクロック入力端子
G3が接続され、この第３のＤ型フリップフロップ回路FF
3の出力Ｑは出力端子SOMに接続されている。さらに、こ
の第３のＤ型フリップフロップ回路FF3の出力Ｑと制御
入力端子MODEの入力とはアンドゲートANDに入力し、こ
のアンドゲートANDの出力はトライステートバッファTBF
の制御入力となっている。

第２図（ｂ）に示した各データシフト回路SF1″〜SF4″
において、制御入力端子T1の入力とT2の入力とがそれぞ
れ“H"レベル、制御入力端子MODEの入力が“L"レベルの
時は、スルーモードになる。即ち、２つのトランスミッ
ションゲートTG1とTG2とはそれぞれオン状態になり、入
出力端子D1とD2とが接続される状態になる。この時、ア
ンドゲートANDの“L"レベル出力によりトライステート
バッファTBFは非動作状態になっている。

制御入力端子T1の入力とT2の入力とがそれぞれ“L"レベ
ルの時は、制御入力端子MODEのレベルに関係なく、入出
力状態設定モードになる。即ち、２つのトランスミッシ
ョンゲートTG1とTG2とはそれぞれオフ状態になり、入力
端子SIMの入力（入力状態設定モードの時に“H"レベ
ル、出力状態設定モードの時に“L"レベル）がクロック
入力端子G3の入力に同期して第３のＤ型フリップフロッ
プ回路FF3に設定される。これにより、この第３のＤ型
フリップフロップ回路FF3の出力Ｑは、入力状態設定モ
ードの時には“H"レベル、出力状態設定モードの時には
“L"レベルになる。

上記入出力状態設定モードによる入力状態設定後に、制
御入力端子T1の入力とT2の入力とがそれぞれ“L"レベ
ル、制御入力端子MODEの入力が“H"レベルにされると、
入力データ設定モードになる。即ち、２つのトランスミ
ッションゲートTG1とTG2とはそれぞれオフ状態になり、
アンドゲートANDの“H"レベル出力によりトライステー
トバッファTBFは動作状態になり、入力端子SIDの入力が
クロック入力端子G1の入力に同期して第１のＤ型フリッ
プフロップ回路FF1に読込まれ、この第１のＤ型フリッ
プフロップ回路FF1の出力ＱがトライステートバッファT
BFを経て第２のＤ型フリップフロップ回路FF2に入力
し、この入力がクロック入力端子G2の入力に同期して第
２のＤ型フリップフロップ回路FF2に読込まれ、出力端
子SODから出力する。

前記入出力状態設定モードによる出力状態設定後に、制
御入力端子T1、T2のうちの一方が“H"レベル、他方が
“L"レベル、制御入力端子MODEの入力が“L"レベルにさ
れると、出力データテストモードになる。即ち、トラン
スミッションゲートTG1、TG2のうちの一方がオン状態、
他方がオフ状態、アンドゲートANDの“L"レベル出力に
よりトライステートバッファTBFは非動作状態になり、
入出力端子D1またはD2の入力がクロック入力端子G2の入
力に同期して第２のＤ型フリップフロップ回路FF2に読
込まれ、出力端子SODから出力する。

第１図に示したバウンダリースキャンレジスタ部SCAN″
において、データシフト回路SF1″〜SF4″の入出力端子
D1は、各対応して第１の論理ブロックBL1″の双方向の
内部端子IO11〜IO14に接続され、データシフト回路SF
1″〜SF4″の入出力端子D2は、各対応して第２の論理ブ
ロックBL2″の双方向の内部端子IO21〜IO24に接続され
ている。

また、データシフト回路SF1″〜SF4″は、前段の出力端
子SODと次段の入力端子SIDとが全体としてシリアルとな
るように接続され、前段の出力端子SOMと次段の入力端
子SIMとが全体としてシリアルとなるように接続されて
いる。

また、データシフト回路SF1″〜SF4″の制御入力端子T1
は第１の制御信号線１に共通に接続され、制御入力端子
T2は第２の制御信号線２に共通に接続され、制御入力端
子MODEはモード信号線３に共通に接続され、クロック入
力端子G1は第１のクロック信号線４に共通に接続され、
クロック入力端子G2は第２のクロック信号線５に共通に
接続され、クロック入力端子G3は第３のクロック信号線
６に共通に接続されている。

次に、第１図のバウンダリースキャンレジスタ部SCAN″
の動作を説明する。

（ａ）通常動作時には、第１の制御信号線１および第
２の制御信号線２をそれぞれ“H"レベル、モード信号線
３を“L"レベルにして各データシフト回路SF1″〜SF4″
をスルーモードにする。これにより、２つのトランスミ
ッションゲートTG1とTG2とはそれぞれオン状態になり、
一対の入出力端子D1、D2が接続される状態になる。この
時、アンドゲートANDの“L"レベル出力によりトライス
テートバッファTBFは非動作状態になっている。従っ
て、第１の論理ブロックBL1″と第２の論理ブロックBL
2″とは、データシフト回路SF1″〜SF4″に関係なく、
信号の授受を行うことが可能になる。

（ｂ）第１の論理ブロックBL1″に対する機能テストの
実行時には、先ず、次のテストサイクルで与えようと
する入力テストデータに対して、第１の論理ブロックBL
1″の内部境界信号である内部端子IO11〜IO14が入力モ
ードまたは出力モードのどちらになるかの情報にしたが
って第３のＤ型フリップフロップ回路FF3に設定するた
め、第１の制御信号線１および第２の制御信号線２をそ
れぞれ“L"レベルにして各データシフト回路SF1″〜SF
4″を入出力状態設定モードにし、第３のクロック信号
線６に第３のクロック信号を与え、これに同期してシリ
アルに入力するモード設定データ入力SIMをデータシフ
ト回路SF1″〜SF4″内にシフトさせる。この場合、モー
ド設定データ入力SIMとして、入力状態設定モードに対
しては“H"レベル、出力状態設定モードに対しては“L"
レベルを与えることにより、データシフト回路SF1″〜S
F4″は入力状態設定モードまたは出力状態設定モードに
なる。

次いで、第１の論理ブロックBL1″の内部境界信号で
ある内部端子IO11〜IO14のうち入力状態設定モードにな
っている部分に入力テストデータを設定するため、第１
の制御信号線１および第２の制御信号線２をそれぞれ
“L"レベル、モード信号線３を“H"レベルにして各デー
タシフト回路SF1″〜SF4″を入力データ設定モードに
し、第１のクロック信号線４に第１のクロック信号を与
えると共に第２のクロック信号線５第２のクロック信号
を与え、これに同期してシリアルに入力する入力テスト
データSIDをデータシフト回路SF1″〜SF4″内によりシ
フトさせる。

この後、第１の制御信号線１を“H"レベルに切換え、ト
ランスミッションゲートTG1をオン状態にすることによ
り、第１の論理ブロックBL1″の内部境界信号である内
部端子IO11〜IO14のうち入力状態設定モードになってい
る部分に第１のＤ型フリップフロップ回路FF1より入力
テストデータを供給する。このようにして、第１のＤ型
フリップフロップ回路FF1により所望の入力テストデー
タを設定した後、外部入力端子PI1からも第１の論理ブ
ロックBL1″にテストデータを与え、第１の論理ブロッ
クBL1″の入力テストデータを全て設定する。以上で、
第１の論理ブロックBL1″に対する１サイクル分の入力
テストデータの設定が終了する。

なお、上記した、のステップによってテストデータ
を設定している間、第１の論理ブロックBL1″にはその
前のテストデータが供給され続けている必要があるが、
データシフト回路SF1″〜SF4″が例えばCMOS構成の場合
には、入出力端子D1とD2との寄生容量によってデータが
保持される。

次いで、先ず、第１の論理ブロックBL1″の外部出力
端子PO1からの出力信号を観測する。次いで、第１の論
理ブロックBL1″の内部境界信号である内部端子IO11〜I
O14のうち出力状態設定モードになっている部分の出力
データをテストするため、第１の制御信号線１を“H"レ
ベル、第２の制御信号線２を“L"レベル、モード信号線
３を“L"レベルにして各データシフト回路SF1″〜SF4″
を出力データテストモードにし、第２のクロック信号線
５に第２のクロック信号を１パルス与え、これに同期し
て入出力端子D1の入力を第２のＤ型フリップフロップ回
路FF2に読み込ませ、出力端子SODから出力させる。

この後、第１の制御信号線１を“L"レベル、モード信号
線３を“H"レベルに切換えて、第１のクロック信号線４
に第１のクロック信号を与えると共に第２のクロック信
号線５に第２のクロック信号を与え、これに同期してテ
スト出力データをデータシフト回路SF1″〜SF4″により
シフトさせてシリアル出力を取り出す。

このような〜のシーケンスを必要な第１の論理ブロ
ックBL1″のテストデータの数だけ繰り返すことによ
り、第１の論理ブロックBL1″の機能テストを単独に実
行することが可能となる。

同様の手法により、第２の論理ブロックBL2″に対して
も単独に機能テストの実行が可能となる。

（ｃ）第１の論理ブロックBL1″に対するACテストの実
行時には、前記したような、のステップによって入
力テストデータを設定した後、のステップを実行する
際、AC特性の仕様に応じたタイミングで第２のクロック
信号線５に第２のクロック信号を１パルス与え、これに
同期して入出力端子D1の入力（第１の論理ブロックBL
1″の内部境界信号である内部端子IO11〜IO14のうち出
力状態設定モードになっている部分の出力データ）を第
２のＤ型フリップフロップ回路FF2に読込ませればよ
い。

なお、このACテストに際して、入力テストデータとして
与えるタイミングが複数必要な場合には、データシフト
回路SF1″〜SF4″の各制御入力端子T1を個別に制御でき
るように構成すれば可能となる。

以上の動作説明は、第１の論理ブロックBL1″をテスト
する場合に関するものであるが、同様に第２の論理ブロ
ックBL2″のテストを実行できることは明らかであり、
説明は省略する。

なお、上記実施例では、第１の論理ブロックBL1″と第
２の論理ブロックBL2″との接続部分に相当する内部端
子として、それぞれ例えば４個の双方向の内部端子IO11
〜IO14およびIO21〜IO24が設けられている場合を示した
が、それぞれｎ個の双方向の内部端子が設けられている
場合、あるいは、内部端子として入力端子や出力端子が
設けられている場合にも本発明を適用できることは勿論
である。

また、上記実施例では、LSI内部に２個の論理ブロック
が設けられている場合を示したが、本発明は、LSI内部
にｎ個の論理ブロックが設けられている大規模デジタル
システム、あるいは、基板上に既存のLSIを複数個実装
した大規模デジタルシステムに一般的に適用できる。

［発明の効果］ 上述したように本発明によれば、バウンダリースキャン
に係る論理ブロックの端子には、入力端子や出力端子が
存在する場合は勿論のこと、双方向端子やエッジセンシ
ティブな入力端子が存在する場合でもバウンダリースキ
ャン手法による機能テストおよびACテストを実行するこ
とが可能になる。

従って、基板上に既存のLSIを複数個実装した大規模デ
ジタルシステムにおける個別LSIのテスト、あるいは、
デジタル論理ブロックを複数個含むLSIからなる大規模
デジタルシステムにおけるLSI単独での個別デジタル論
理ブロックのテスト等に際して有用なデジタル論理ブロ
ックのテスト回路を実現できる。

【図面の簡単な説明】

第１図は本発明のデジタル論理ブロックのテスト回路の
一実施例を示す構成説明図、第２図（ａ）は第１図中の
バウンダリースキャンレジスタ部のデータシフト回路の
１個分を取出して論理シンボルを示す図、第２図（ｂ）
は同図（ａ）のデータシフト回路の一具体例を示す論理
回路図、第３図はバウンダリースキャンレジスタ部を有
するLSIの一部を示す構成説明図、第４図は第３図中の
バウンダリースキャンレジスタ部の従来例を示す構成説
明図、第５図（ａ）は第４図のバウンダリースキャンレ
ジスタ部のデータシフト回路の１個分を取出して論理シ
ンボルを示す図、第５図（ｂ）は同図（ａ）のデータシ
フト回路の一具体例を示す論理回路図である。 BL1″、BL2″……デジタル論理ブロック、IO11〜IO14…
…第１の論理ブロックBL1″の内部端子、IO21〜IO24…
…第２の論理ブロックBL2″の内部端子、SCAN″……バ
ウンダリースキャンレジスタ部、SF1″〜SF4″……デー
タシフト回路、D1、D2……入出力端子、SID、SIM……入
力端子、T1、T2、MODE……制御入力端子、G1、G2、G3…
…クロック入力端子、SOD、SOM……出力端子、TG1、TG2
……トランスミッションゲート、FF1、FF2、FF3……Ｄ
型フリップフロップ回路、AND……アンドゲート、TBF…
…トライステートバッファ、１……第１の制御信号線、
２……第２の制御信号線、３……モード信号線、４……
第１のクロック信号線、５……第２のクロック信号線、
６……第３のクロック信号線。

Claims (3)

【特許請求の範囲】
1. 【請求項１】少なくとも２個の個別デジタル論理ブロッ
   クの相互間で、この２個の個別デジタル論理ブロックの
   テスト対象となる複数個の端子にそれぞれ接続された複
   数個のデータシフト回路がシリアルに接続されてなるバ
   ウンダリースキャンレジスタ部を有するデジタル論理ブ
   ロックのテスト回路において、 前記バウンダリースキャンレジスタ部の各データシフト
   回路は、一方の個別デジタル論理ブロックのテスト対象
   となる１個の端子に接続された入出力端子と他方の個別
   デジタル論理ブロックのテスト対象となる１個の端子に
   接続された入出力端子とを有し、 前記バウンダリースキャンレジスタ部は、２個の個別デ
   ジタル論理ブロックの相互間で前記一対の入出力端子間
   を介して信号の授受を行わせる手段と、テストしようと
   する一方の個別デジタル論理ブロックの端子に入力テス
   トデータをデータシフトにより設定する手段と、テスト
   しようとする個別デジタル論理ブロックの端子からの出
   力データを読込んでデータシフトにより出力する手段
   と、これらの手段を選択的に使用するように制御する手
   段とを具備することを特徴とするデジタル論理ブロック
   のテスト回路。
2. 【請求項２】前記各データシフト回路は、前記一対の入
   出力端子間に直列に接続された２個のトランスミッショ
   ンゲートと、この２個のトランスミッションゲートを個
   別に制御するための制御入力が入力する一対の制御入力
   端子と、第１の入力端子からの入力データを読込む第１
   の記憶素子と、この第１の記憶素子の出力端と前記２個
   のトランスミッションゲートの直列接続点との間に接続
   されたトライステートバッファと、このトライステート
   バッファと前記２個のトランスミッションゲートとの接
   続点のデータを読込んで第１の出力端子に出力する第２
   の記憶素子と、第２の入力端子からの当該データシフト
   回路を入力状態または出力状態に設定するためのモード
   指定データを読込んで第２の出力端子に出力する第３の
   記憶素子と、この第３の記憶素子の出力データとモード
   制御信号とに基ずいて前記トライステートバッファの活
   性状態／非活性状態を制御する論理ゲートとを具備して
   なることを特徴とする請求項１記載のデジタル論理ブロ
   ックのテスト回路。
3. 【請求項３】前記各データシフト回路は、前記第２の記
   憶素子がデータを読込むタイミングを決定するクロック
   信号を入力するクロック入力端子をさらに具備してなる
   ことを特徴とする請求項２記載のデジタル論理ブロック
   のテスト回路。