JPH01241677A - 回路変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 不発明は、計算機のメモリ上に構成さ几た論理回路の回
路変換方式に関する。

（従来の技術） 論理回路設計においては、必要な機能を与えられたタイ
ミングの制約内で実現することが要求される。従来、上
記の作業は人手に工つて１例えば。

まずブロック図をもとにして論理回路図を作成し。

シュミレータによる論理検証とそれにともなう回路修正
をくり返し、与えられた機能をみ九す論理回路図を設計
する。次に、論理回路図上で入力から出力へ至るあらゆ
る経路について、ゲートを１つ１つたどりながら各ゲー
トのディレィを計算し。

それらを合計して経路のディレィを求め、それらのディ
レィの表を作り、タイミング的に問題となる経路を洗い
出す。そして最後圧、前記経路の周辺の回路を制約を満
たすように変更するという方法で行なわれていた。

このように、従来方式によ几は実回路の入出力間の経路
の数は、はぼ回路の入出力間の平均段数の指数忙比例す
る量であるため、ディレィを計算し、タイミング制約を
満たさない経路を抽出する作業は膨大なものであるとい
う問題点かありた。

また、上記抽出された経路周辺の回路をタイミング制約
を満たすように変更する作業は０回路を変更する作業と
ディレィ計算を行なめ、タイミング制約を満たすように
変更が行なわれたか否かを確認する作業のくり返しであ
り、非常に手間のかかる作業であるという問題点があっ
た。さらに。

上記回路変更作業は９人手で行なわれていたために１回
路変更にエラで回路の正しい機能がそこなわれる場合が
あるという問題点もあった。

（発明が解決しようとする課題） このように従来方式に工れげ０回路の入出力間の経路を
洗い出す作業、各経路のディレィを計算し、タイミング
制約を満たさない経路を抽出する作業、その経路を適切
な経路に変換しタイミング制約を確認する作業は人手で
行なわれていた之めに大変であるという欠点が有った。

本発明は、上記事情を考慮してなされたもので計算機の
メモリ上に構成さ几た大規模な論理回路において、入力
から出力へいたる信号伝播時間のタイミング制約を満た
すような回路変更を容易。

かつ高速に、しかも誤りなく行なう回路変換方式を提供
しようとするものである。

〔発明の構成〕

（課題を解決するための手段） 本発明は、計算機のメモＩＩ上に構成された論理回路に
おいて、各ゲートのディレィ値を計算するディレィ算出
手段と、前記ディレィ算出手段にエラで算出されたディ
レィ値を比較し、特定ゲートを選出するゲート比較選出
手段と、＃記ゲート比較選出手段によりで選出さ几たゲ
ート周辺の回路を変更する回路変換手段とをもつことを
特徴としている。

（作用） 本発明においては、計算機のメモリ上に構成さｎた論理
回路について、まずティレイ算出手段が各ゲートのディ
レィを計算する。次に、ゲート比較選出手段が、前記デ
ィレィ探出手段で求まりた結果によりて、あるゲートを
そのゲートを含む経路全体のディレィへの寄与の割付か
ら選出するか否かを決定する。さらに１回路変換手段が
選出されたゲートまたはそのゲートに接続されているゲ
ートをユーザーの高速化あるいは低速化の要求に従りて
変更することにエリ、入力η為ら出力へ至る信号伝播時
間のタイミング制約を満たすような回路変更を容易かつ
、高速に、しかも誤りなく行なうことを可能としている
。

（実施例） 以下０本発明の一実権例を図面を参照しながら詳述する
。第１−は本発明の一実施例の構成図。

第２図は計＊ｍのメモリ上に構成されたデジタル論理回
路の一部の例である。第２図中１２〜１５は。

ＩＮ１〜工Ｈ４という名前の入力端子、６〜８け１！：
Ｘ０ＬＵ８１ＶＫ□Ｒ（以下ＥＸδＲと略す）ゲートテ
！−１，に−２等はその名前である。また、９〜１１は
ニーｌ〜ニー３という名前のインバータ、　　１６と１
７は０ＵＴＩ、３ｖｒｚという名前の出力端子である。

第２図の各ゲートのディレィ、ドライブ能力、入力容量
のゲート特性データ＋ｆ半３図に示すようなテーブルの
形式で、ゲート特性データ記憶部２に記憶される。ここ
で、　　工ＮＶ、ＩＮＶＡ、工ＮＶＰは共にインバータ
であり、その論理的な機能は等価であるが、内部ディレ
ィ、入力容檜、ドライブ能力がそ几ぞれ異なりている。

この中でＩ　ＮＶＰはドライブ能力が大きい。Ｃ以下、
パワーインバータと呼ぶ）。また、ゲートの接続情報は
論理回路データ記憶部ＩＫ記憶さルる。

いま、第２因の論理回路において、経路ディレィが最大
の経路を高速化することを目的として回路変更を行なう
場合を例にとり、第１火の各構成部分がどのように作用
し、処理が行なわｎるかを示す。

まず、ディレィ算出手段３ｎ、　ａ！４図の処理フロー
図に示す処理を開始する。ステップ８１〜Ｓ２では、論
理回路データ記憶部ｌから第５因に示したゲートの接続
情報を読み込み、第６図に示す工すな入力端子から出力
端子へいたるすべての経路を洗い出す。次に、ステップ
８３〜ａｌｌにおいて。

すでに選出さ几たすべての経路について、各経路に含ま
几る各ゲートＧの甘酸ディレィＤθ（Ｇ）を第３のに示
し之ゲート特性データ記憶部２のゲート特性データと第
５図に示し之論理回路データ記憶部ｌのゲートの接続情
報を基に計疼し、経路広幅ディレィと共に出力する。こ
の結果を第７図に示す。さらに、ステップ８１２におい
て、経路伝播ディレィが最大の経路である経路８を選出
し。

第８図を得る。

ここで、あるゲートＧ（１１’）＠成ディレィＤｓ（Ｇ
）は、ゲートの内部ディレィをＤｅ（Ｇ）　、前記ゲー
トの出力（ｉｌｌの配線によるディレィの和をＤｗ（Ｇ
）としてＤｓ　（Ｇ　）＝Ｄｅ　（Ｇ　）＋Ｄｗ（Ｇ　
）−・・・・（１１と表わされ、さらに前記ゲートのド
ライブ能力をＤＡ　（０）。

出力光のゲートの入力端子の入力容量の総和を０８（Ｇ
）、出力側の分岐数をｍａｙ（Ｇ）として配線によるデ
ィレィＤｗ（Ｇ）は。

Ｄｗ（Ｇ　）＝Ｋ（ｗａｙｒ　Ｇ　）＋Ｃ！Ｓ　（Ｇ　
）　）　−−−・・＋２１で与えら几るものとする。

次に、ゲート比較選出手段４はディレィ算出手段３によ
りて求めた第８図の経路から９合成ディレィが最大のゲ
ート、　　Ｂ）５）Ｒゲー）Ｋ−３を選出する。

さらに９回路変換手段５はゲート比較選出手段４によっ
て選出されたＥＸδＲゲー）Ｅ−３に対して第９図に示
す処理を開始する。ステップＳ１３は論理回路データ記
憶部ｌからＥＸ石ミグートに−３全切り出す。次にステ
ップＳ１４では切出したゲートがＥＸＱＲゲートである
ため、ステップＳ１５の処理を行なう。ステップ８１５
では第１０図に示すような規則で、前期ＥＸδＲの出力
にドライブ能力の大きいパワーインバータＩＮＶＰを直
列に挿入し、それに伴い出力側の論理が反転しないよう
にＥｘ″６ＲをｚｘＮ３Ｒに置き換える。切り出したゲ
ートがＥＸＮδＲである場曾も同様で、出力にパワーイ
ンバータＩＮＶＰ’ｉ挿入１．、ＥＸＮＱＲをＥＸＱＲ
に置き換える。また、切り出し之ゲートがＥＸ″６Ｒゲ
ート以外であり九場合は、ステップ８１７が前記ゲー）
１等価な論理機能を有したドライブ能力の大きなゲート
に置き換える。ステップ８１６は。

変換後の回路を第１１図に示す工うに、ステップ８１３
が切り出した部分にはめ込む。この結果できた回路のＩ
Ｎ４〜□　Ｖ　Ｔ　２に至る経路のディレィを計算する
と、第１２図に示すように高速化が達成されている。

以上のように、計算機のメモリ上に構成された論理回路
の信号伝播時間を変更する場合０人手によって回路変更
するので汀なく、プログラムにより最大ディレィ経路の
最大ディレィゲートあるいは最小ディレィ経路の最小デ
ィレィゲートに対して、高速化あるいは低速化のための
変換ルールを適用することで、タイミング制約を満たす
ような回路変更を容易、かつ高速に、しかも誤りなく行
なうことが可能となる。

なお、この発明は上記ｗｍ例にのみ限定されるものでは
なく、要旨を変更しない範囲において。

変形を施して実権することができる。例えば、上記実施
例では、経路ディレィの最大の経路についてのみ回路変
更を行なったが、ある伝帳時間より遅い複数の経路に対
して、その経路を高速化することも考えられる。

また、上記＊施例では回路の高速化を行なうような変更
を行なっているが９例えばフリップフロップのホールド
時間を保証する等の目的で、ある伝播時間より速い経路
を遅くするような変更を行なう場廿も考えらｎる。

さらに、上記実権例では１合成ディレィが最大のＥＸＱ
ＲゲートをＫＸＮＱＲゲートとパワーインバータエＭＶ
Ｐを連結した回路に、看き換えて高速化を計る回路変更
規則を用いたが、第１３図に示す工うなゲートのコピー
による方法等も考えらｊ、る。

〔発明の効果〕

以上りように、不発明によ几ば、計算機Ｄメモ１１上に
構成され九大規模な論理回路において、入力から出力へ
至る信号伝播時間のタイミング制約を満九す工うな回路
変更を容易、かつ高速に、しかも誤りなく行なうことが
できる。

【図面の簡単な説明】

ａｔ図は本発明の一実−別による回路変換方式の全体構
成を示すブロック図、第２図な回路変換方式の説明に供
する之めの論理回路を示す図、第３図は前記論理回路を
構成するゲートの特性データの内容を示すテーブルの図
、第４図はディレィ算出手段３の処理手順を示す処理フ
ロー図、＃ｃ５図は論理回路データ記憶部１のゲートの
接続関係を示すテーブルの図、第６図は前記論理回路の
入力端子へ至るすべての経路の内容を示すテーブルの図
、第７図は第６図で示した経路について経路伝帳ディレ
ィを計算した結果を示す図、第８図は第７図で経路伝帳
ディレィが最大となる経路の選出結果を示す図、第９図
は回路変換手段５処理手１＠を示す処理フロー図、第１
Ｏ図は回路変更規則の一例を示す図、第１１図は第２図
に示した回路に対し０本回路変換方式を実行した結果７
）論理回路の図、第１２図は第８囚で選出さ几た経路に
ついて本回路変換方式の実行後に、再び経路伝帳ディレ
ィの計算を行なった結果を示す図、第１３図は他の回路
変更規則の例を示す図である。 １・・・９哩回路データ記憶部、２・・・ゲート特性デ
ータ記憶部、３・・・ディレィ算出手段、４・・・ゲー
ト比較選出手段、５・・・回路変換手段。

Claims (1)

【特許請求の範囲】
1. 計算機のメモリ上に構成された論理回路に対し、各ゲー
   トのディレィを計算するディレィ卓出手段と、このディ
   レィ算出手段によって算出された前記各ゲートのディレ
   ィ値を比較し特定のゲートを選出するゲート比較選出手
   段と、このゲート比較選出手段によって選出されたゲー
   ト又はこのゲートに接続されているゲートを変更する回
   路変換手段とを有することを特徴とする回路変換方式。