JPH1091677A - シミュレーション／エミュレーションの効率を増すための論理変換方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 複数フェーズ・ゲート論理設計を同等の単一
フェーズ論理設計に変換しておくことにより、シュミレ
ーション／エミュレーションの高速化を実現する。 【解決手段】 最初にＮフェーズの各フェーズに対応す
る論理ブロックとそれに接続されその出力を各フェーズ
のうちのｍ個（１〜Ｎ）のフェーズでサンプリングする
フリップフロップ（ＦＦ）とを認識する。次に各論理ブ
ロックについてｍ＞１であればその分だけ複製１３をつ
くる。さらに、各ＦＦに１から連続番号をふった後、ブ
ロックの再接続を行う。複製ブロックＩの出力が、ＦＦ
Ｉの入力および論理プロック１と複製ブロックＪ（Ｉ＜
Ｊ≦Ｎ）の入力に接続されるようにし、ＦＦＩの出力が
複製ブロックＪ（２≦Ｊ≦Ｉ）の入力に接続されるよう
にする。また、すべてのＦＦをフェーズ１のＦＦとする
（フェーズ２のＦＦ１４が削除され、再接続に従って所
定位置に新しいフェーズ１のＦＦが挿入される）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路設計をシ
ミュレート／エミュレートするプログラムのためのコン
ピュータの実行効率を大幅に増加する方法を開示するも
のである。「シミュレーション」および「エミュレーシ
ョン」という用語は、当技術分野では交換して使用され
る傾向があり、その区別は不明確である。したがって、
本明細書では、どちらの用語も同じことを意味するもの
として使用する。

【０００２】

【従来の技術】ＶＬＳＩの論理設計は、シリコン・チッ
プに製造した後では変更することができない。多くの現
行ＶＬＳＩ設計は、単一のハードウェア・チップにパッ
ケージ化された数百万個の論理ゲート回路を含んでい
る。このような製造の前に回路設計に含まれるすべての
エラーを除去する高速かつ絶対確実な方法を見つけるこ
とは、現在の業界の能力にとって過大な負担であった。
最終パッケージ後は変更不能なので、パッケージ化した
論理回路設計には「バグ」がまったくないことが不可欠
である。数百万個の論理回路を含む現行シリコン・チッ
プ論理設計の例としては、ＩＢＭのＰｏｗｅｒＰＣチッ
プや、ＩｎｔｅｌのＰｅｎｔｉｕｍチップがある。

【０００３】複雑な論理設計のエラー（「バグ」）を見
つける現在の方法は、コンピュータ・システム上または
特殊な論理システム内でその設計をシミュレートまたは
エミュレートし、既知の結果を有するシミュレート済み
／エミュレート済みの設計と照らし合わせて処理する方
法である。うまくいけば、製造前にすべてのバグが見つ
かるが、最新の履歴によれば、必ずそうなるわけではな
い。

【０００４】シミュレータ／エミュレータは、シミュレ
ータ／エミュレータ動作用に設計された特殊なコンピュ
ータ・システムと、汎用コンピュータ・システムで実行
されるソフトウェアとを含む。

【０００５】一般に複雑な論理設計は多くのレベル（ま
たは層）の論理回路を含み、各レベルは次の論理レベル
への入力になる出力を供給する。一般に各論理レベルは
次のレベルが使用するためにその出力を生成するが、ど
のレベルも外部データを受け取ることができる。設計内
の論理ゲートの出力は、他の上位または下位の論理レベ
ルにあるゲートに入力される前に１つまたは複数の論理
レベルをスキップすることができる。論理ゲートによっ
ては、外部データ入力しか受け取らないものもあれば、
設計内の１つまたは複数の他のレベルにある１つまたは
複数の他のゲートからの出力である入力を受け取るもの
もある。このため、論理ゲートは、それが入力を受け取
るレベルの数によって分類することができる。

【０００６】従来の論理設計は、一般に、多くの様々な
レベルの論理ゲートで機能する。論理レベルは論理設計
内のゲート間の入出力依存関係を制御するので、設計内
の各種レベルは複数フェーズ・クロックの各種フェーズ
によってクロックする必要がない。

【０００７】一般に、各種ゲート回路レベルからの出力
を格納するためにラッチ回路を使用する。というのは、
ラッチは、製造したハードウェア、たとえば、シリコン
・チップで最も経済的な格納を行えるからである。フリ
ップフロップは、ハードウェアとして製造するには高価
なものであるが、コンピュータ・システム上でシミュレ
ート／エミュレートするにはラッチほど高価ではない。
フリップフロップは、クロック・サイクルの立上りまた
は立下りエッジで設定され、その設定状態をその出力に
ただちに転送し、その後のクロック・サイクルの立上り
または立下りエッジで変更されるまで、この出力状態を
保持する。これに対して、ラッチは、各クロック・パル
スが終了したときにどのような入力状態を受け取っても
それを保持し、しかも次のクロック・パルスの終了まで
その状態を変更することができない。

【０００８】したがって、シミュレート済み／エミュレ
ート済み論理設計では、それぞれの論理レベルでその内
部ゲートの出力を格納するためにフリップフロップを使
用する。各種論理レベル用のフリップフロップは、論理
設計内のレベル間で信号を伝播するための時間を見込ん
だ複数フェーズ動作で１つのクロックの各種フェーズに
よって制御される。

【０００９】シミュレータ／エミュレータは、論理設計
内の論理ゲートおよびフリップフロップの表現を使用す
る。しかし、シミュレータ／エミュレータは、想定入力
データを使用する論理設計表現について一度に１つのフ
ェーズしか実行しない。各論理レベルの実行によって結
果が生成されるが、これは論理回路設計のそのレベル用
のフリップフロップ表現に一時的に格納される。すべて
のフリップフロップ出力表現の現行状態は、複数フェー
ズ動作のあらゆるフェーズによる使用のために使用可能
になっている。

【００１０】図３は、割り当てられたフェーズ・サイク
ルの開始時にそれぞれ設定（セット）されるフリップフ
ロップからなるそれぞれのグループについて複数フェー
ズ・クロックを使用する従来の組合せ論理設計を非常に
単純化して表している。図３は、１つの論理設計で使用
するＮフェーズ・クロックのそれぞれのフェーズによっ
て設定されるフリップフロップからなる個別のグループ
を示しているが、実際には、１つの論理設計内に任意の
フェーズ・グループのフリップフロップを分散すること
ができる。従来の論理設計用の複数フェーズ・クロック
は図４に示す。各フェーズは同じサイクル期間を備えて
いるが、各種フェーズの期間は互いにずらした時点から
始まる。

【００１１】一般に、シミュレータ／エミュレータは、
論理回路設計内の各フェーズに割り当てられたフリップ
フロップの設定を計算するために個別のコンピュータ実
行パスを作成するが、一般にこれはシミュレーション／
エミュレーションを実行するための最も効率のよいやり
方であることが判明している。すなわち、１つのフェー
ズ用の各コンピュータ・パスは、そのフェーズ用の次の
サイクルの開始時にそのフェーズのフリップフロップ表
現を設定することにより、関連の論理回路用の出力デー
タを生成する。

【００１２】ゲート回路レベルの数は、論理回路設計ご
とに異なるので、クロック・フェーズの数も異なる。し
かし、所与の論理回路設計内では、クロック・フェーズ
の数とレベルの数は一定である。

【００１３】従来のシミュレータ／エミュレータは、論
理回路設計内のクロック・フェーズと同じ数だけ、その
論理回路設計を通過するコンピュータ実行パスを作成す
る。このような従来のコンピュータ・シミュレーション
／エミュレーション動作は、図１に示す棒グラフで表さ
れる。この棒グラフのＹ軸はコンピュータ資源の使用の
割合（％）を表す。Ｘ軸は時間を表す。Ｘ軸に沿ったそ
れぞれの棒は、コンピュータ資源が１つの動作を実行す
るための時間を表している。棒のＹ軸方向の高さが「全
容量」に達する場合、その棒によって表されるコンピュ
ータ動作は、その論理設計のシミュレーション／エミュ
レーションに使用可能なコンピュータ・システムのすべ
ての資源を使用している。

【００１４】また、図１のＸ軸は、論理回路設計用のそ
れぞれの動作フェーズ１、２、・・・Ｎに分割されてい
る。図１の各フェーズの動作は、設計内のフリップフロ
ップおよび論理回路用の入出力状態を表すためのコンピ
ュータの計算を必要とする。各フェーズの計算は、その
設計内の論理全体のうち、割り当てられたフェーズの開
始時に設定されるフリップフロップだけに入力されるサ
ブセット用の計算のみを含むことができる。しかし、１
つのフェーズ用のこのような論理回路計算（その１つの
フェーズに割り当てられたフリップフロップのみに入力
を供給する）は、（すべてのフェーズについて）いずれ
かのフリップフロップの出力を表すデータ入力状態を受
け取ることができる。

【００１５】また、どの動作フェーズでも、同じ論理回
路の一部または全部に外部データを入力することができ
る。

【００１６】実際のハードウェア（その内部に論理設計
が製造される）はクロック・フェーズ・サイクル１、
２、・・・Ｎ（図４ではずらした状態で示す）で順次動
作するが、コンピュータ・シミュレータ／エミュレータ
資源はこのような時差方式では動作しない。論理設計の
シミュレーション／エミュレーションの場合、コンピュ
ータは、その設計用の次の動作フェーズのためのコンピ
ュータの実行を開始する前に、各フェーズごとに別々に
動作を計算する。

【００１７】図１では、コンピュータによる単一処理動
作用のフリップフロップが多すぎる論理設計を想定して
いる。すなわち、多数のフリップフロップを論理回路へ
の入力として使用することができ、その論理回路がフェ
ーズ１の計算用の出力を生成する。この場合、その設計
用に実行されるシミュレーション／エミュレーションに
使用可能なコンピュータ資源による１つのコンピュータ
動作でアクセスし処理すべきフリップフロップ状態が多
すぎる可能性があるが、これはシミュレータ／エミュレ
ータに関する一般的な問題である。たとえば、従来の論
理設計のフェーズ１が１２０個のフリップフロップに格
納された入力データを必要とし、それがコンピュータ・
システムの主記憶装置に格納された２進データによって
表されるものと想定する。論理ゲートの動作を処理する
ためにこのフェーズ１のデータを使用するには、コンピ
ュータ・システムの主記憶装置から１２０通りのフリッ
プフロップ表現データ状態を取り出す必要があり、この
場合、単一コンピュータ実行動作で使用可能なコンピュ
ータ資源によって実行されるアクセスが多すぎる可能性
がある。たとえば、単一コンピュータ動作では、４０通
りのフリップフロップ表現からなるサブセット用のデー
タしか得られないものと想定する。その場合、図１の３
つのフリップフロップ棒のそれぞれは１つの想定コンピ
ュータ内部動作を表し、４０通りのフリップフロップ表
現用のそれぞれを総計すると、フェーズ１の実行動作で
使用する１２０通りのフリップフロップ表現になるはず
である。

【００１８】フェーズ１の動作用に入力されるフリップ
フロップ表現データは、記憶域から取り出され、関連の
フリップフロップに関連してタグが付けられる。次に、
フェーズ１の動作用に表現された論理がこのデータを使
って実行され、シミュレータ／エミュレータによるこの
ような論理演算は図１に一連の９個の「論理」棒によっ
て表される（フェーズ１用の３つのフリップフロップ棒
に続く）。各論理棒の高さは、設計内の１つの論理レベ
ルを表すそれぞれのサブグループの論理回路によってそ
のデータに関する論理演算をシミュレートするためにコ
ンピュータ動作中に使用するコンピュータ資源の割合を
表す。

【００１９】フェーズ１中に各論理演算（それぞれの論
理棒によって表される）を実行すると、コンピュータ
は、フェーズ１のそれぞれのフリップフロップ用の新し
い状態を表すために、論理演算の結果を格納する。この
ようなフェーズ１のフリップフロップ用に格納されたデ
ータは、Ｎ個のフェーズのうちの他のフェーズ中に動作
する論理回路用の入力として（他のフリップフロップ用
に格納された状態とともに）使用可能になる。

【００２０】図１の残りのフェーズのそれぞれをシミュ
レート／エミュレートするためのコンピュータ動作は、
１つまたは複数のフリップフロップ棒から始まり、フリ
ップフロップ・データを選択的に受け取るそれぞれのサ
ブグループの論理回路による実行も表す９個の論理棒が
続く。したがって、図１の各フェーズごとに、図示の各
論理棒用のコンピュータ動作は、設計内の各種レベルの
ゲート回路用のものである。各フェーズの開始時にアク
セスされるフリップフロップ・データ状態はそれぞれの
フェーズ中に必要なデータであり、表されるフリップフ
ロップは各種フェーズごとに同じである場合もあれば、
異なる場合もある。

【００２１】図１では、論理棒のＹ軸方向のサイズが変
化し、コンピュータ動作の各フェーズ内で左から右に減
少する。この変化は、一般にゲート論理のレベルの上昇
につれて（それぞれの動作フェーズ用のフリップフロッ
プ・データを生成する）論理ゲートの数が減少すること
によるが、これに対応して、それぞれの論理演算を実行
するために使用するコンピュータ資源が減少する。

【００２２】未使用のコンピュータ資源（各種レベルの
コンピュータ論理回路動作中に使用しないもの）は、論
理設計のシミュレーション／エミュレーション動作に予
約されている場合、他のどのコンピュータ動作にも使用
不能である。未使用のコンピュータ資源は、図１のＮ個
のフェーズのそれぞれについて示した論理棒の上の空間
によって図１に表され、使用可能資源のうちの未使用資
源を表している。

【００２３】したがって、図１は、Ｎ個のフェーズのそ
れぞれについて１回のコンピュータ実行を必要とする従
来のコンピュータ動作を表しているが、各コンピュータ
実行では、１つのシミュレート済みクロック・サイクル
分の動作の結果を計算するためにシミュレート済み／エ
ミュレート済み設計内のすべての論理を使用する。すな
わち、各動作フェーズの結果を計算するためにＮ個のフ
ェーズのそれぞれについて個別のコンピュータ実行が行
われる。本発明では、各シミュレートされるクロック・
サイクルの動作ごとにＮ個のフェーズのすべてのシミュ
レーション／エミュレーション動作を単一コンピュータ
実行に圧縮する方法を発見した。

【００２４】フェーズ２・・・Ｎのそれぞれには、フェ
ーズ１の動作に必要なものと同じコンピュータ資源が割
り当てられる。各フェーズは、そのデータを格納するた
めにそれ専用のフリップフロップを使用する。すなわ
ち、各フェーズ用のフリップフロップは他のフェーズ用
のフリップフロップとは異なる。各フェーズのフリップ
フロップの数は、他のフェーズのフリップフロップの数
と同じである場合もあれば、異なる場合もある（図１で
は数が異なると想定している）。

【００２５】図１では、各フェーズはそのフリップフロ
ップによって格納されたデータを取り出すことによって
始まるものと想定されている。したがって、フェーズ２
は、フェーズ２のフリップフロップによって格納された
データを取り出すことによって始まり、以下同様であ
る。

【００２６】いずれかのフェーズ用のフリップフロップ
・データを受け取る論理回路は、他のフェーズ用のフリ
ップフロップ・データを受け取る論理回路と同じである
場合もあれば、異なる場合もある。任意のフェーズが使
用する論理回路の数も、他のフェーズに使用する数と同
じ場合もあれば、異なる場合もある（各フェーズごとに
９個の論理棒の場合）。

【００２７】コンピュータ・シミュレーション／エミュ
レーションにおけるフェーズ動作の数は、シミュレート
／エミュレート中の論理設計内のハードウェア・クロッ
ク用のフェーズと同数になる。

【００２８】一部のシミュレータ／エミュレータでは、
フリップフロップ棒の間に論理棒を散在させることがで
きるので、必要なフリップフロップ状態（フリップフロ
ップ棒によって表される）は論理演算（論理棒によって
表される）中に後でアクセスすることができ、フリップ
フリップ状態は、論理回路の計算動作によって使用され
る時点により接近した時点で取り出すことができる。

【００２９】したがって、完了したシミュレーション／
エミュレーション動作によって使用されるコンピュータ
時間は、ハードウェア設計で提供されるクロック・フェ
ーズの数に依存する。しかし、シミュレーション／エミ
ュレーションの実行に必要な全時間は、シミュレーショ
ン／エミュレーションを実行するコンピュータ・システ
ムの速度や資源などの多くの変数によって決まる。従来
のシステムでは、複雑なプロセッサ用の完全なシミュレ
ーション／エミュレーション動作は、数カ月分のコンピ
ュータ時間を要することが分かっている。

【００３０】不十分な資源（たとえば、各コンピュータ
動作において所与の設計用の論理表現全体を処理するに
は不十分なメモリと入出力空間）しか備えていないコン
ピュータでは、複数のコンピュータ動作で処理すべき設
計内の初期論理レベルが少なくとも必要である可能性が
ある。従来のシミュレータ／エミュレータ動作は、コン
ピュータの効率に限界があるために、論理ゲート回路が
１００万個よりかなり少ない設計の処理に制限されてい
た。ハードウェア設計内の論理ゲート回路の数がシミュ
レータ／エミュレータの容量を上回る場合、そのハード
ウェア設計を別々にシミュレート／エミュレートされた
セクションに分割することが必要であり、各セクション
の個別のシミュレーションまたはエミュレーションの結
果を統合して、ハードウェア設計全体の正確さを判定し
ようと試みると、問題が検出されていた。この統合動作
の結果、特定の設計については間違った結論になってい
た。したがって、数百万個の論理回路を含む論理回路設
計全体について単一のシミュレーション／エミュレーシ
ョンを実行できる場合は相当な利点が得られるので、従
来のセクションごとのシミュレーション／エミュレーシ
ョンでは監視不能な動作障害も監視できることに留意さ
れたい。

【００３１】従来のシミュレーション／エミュレーショ
ン・システムの実行は比較的低速であった。すなわち、
そのシステムは、シミュレート／エミュレートしている
最終的にパッケージ化したハードウェアより６〜８桁分
遅い速度で動作する。これは、実世界の時間的制約内で
数百万個の回路を有する設計について実行可能なシミュ
レーションの量を大幅に低減した特性の１つである。し
たがって、本発明は、既存のシミュレータ／エミュレー
タの変更を必要とせずに、既存のシミュレータ／エミュ
レータの使用速度を大幅に上げるという利点をもたらす
ものである。

【００３２】本発明は、先に出願された米国特許出願第
０８／２５３８８１号（ＰＯ９−９３−０４６）により
構築されたエミュレータ・システムに非常に有利に適用
され、その従来のシミュレータ／エミュレータより２〜
３桁分速い速度で動作し、１０００万個以上の２入力論
理ゲートを含む設計など、かなり大きい論理設計を処理
することができる。

【００３３】図１により、論理設計のシミュレーション
／エミュレーション中に各動作フェーズを処理するに
は、特定の量のコンピュータ処理時間Ｐが必要であるこ
とが分かる。その場合、従来の論理設計用のシミュレー
ション／エミュレーション動作のＮ個のフェーズすべて
からなる１つのサイクルを処理するための全時間Ｔは、
Ｔ＝Ｎ＊Ｐになる。

【００３４】

【発明が解決しようとする課題および課題を解決するた
めの手段】図２は、本発明を使用する論理設計用のシミ
ュレーション／エミュレーション動作の一例を表す棒グ
ラフを示している。図２に使用するシミュレータ／エミ
ュレータは、図１のものと同じであってもよい。

【００３５】本発明の新規性は、シミュレータ／エミュ
レータにあるのではなく、シミュレーション／エミュレ
ーションのためにコンピュータにそれを提示する前に論
理設計を変更するための方法である。本発明による変更
済みの論理設計は、元の複数フェーズ論理設計の代わり
に、変更済みの論理設計のシミュレーション／エミュレ
ーションのためにコンピュータに提示される。

【００３６】本発明により論理設計に加えられた変更
は、シミュレータ／エミュレータを変更せずにシミュレ
ーション／エミュレーション動作の大幅な速度上昇を可
能にし、コンピュータ化したシミュレータ／エミュレー
タが、論理設計が変更されていない場合に得られたはず
のものと同じシミュレーション／エミュレーション結果
を出力できるようにする。

【００３７】本発明は、シミュレーションまたはエミュ
レーションの速度を最高Ｎ倍まで上げることができる。
ただし、Ｎは、複数フェーズ・クロック式の所与の論理
回路設計内のフェースの数である。たとえば、５フェー
ズ論理設計の従来のシミュレーション／エミュレーショ
ンが５週間分のコンピュータ動作を要していた場合、本
発明を使用すると、１週間分のコンピュータ動作で済む
可能性がある。すなわち、同一シミュレータ／エミュレ
ータで本発明を使用することにより、最高４週間分のコ
ンピュータ時間の節約になる。

【００３８】したがって、本発明は、Ｎフェーズ・クロ
ック式論理設計を同等の単一フェーズ・クロック式論理
設計に変更する方法を提供するものであり、後者は以下
の利点を得るためにコンピュータ化したシミュレーショ
ン／エミュレーション動作に提示される。すなわち、
Ａ．コンピュータ動作コストの大幅な節約と、Ｂ．米国
特許出願第０８／２５３８８１号（ＰＯ９−９３−０４
６）に記載されたタイプの高速大容量エミュレータにお
いてもシミュレーション／エミュレーション動作の速度
上昇が可能である。

【００３９】このため、本発明の一目的は、複数フェー
ズ・クロック式論理ゲートを使用する同等のハードウェ
ア設計について得られるパフォーマンスに比べ、ハード
ウェア論理ゲート設計をモデル化する際のシミュレーシ
ョン／エミュレーション動作のパフォーマンスを大幅に
増加することにある。

【００４０】本発明の特徴の１つは、複数フェーズ・ゲ
ート論理設計を、その複数フェーズ論理設計と論理的に
同一の単一フェーズ論理設計に変換し、シミュレータ／
エミュレータ・パフォーマンスの改善を可能にする方法
を提供することにある。変換した論理設計は、元の複数
フェーズ設計をシミュレート／エミュレートするのに必
要と思われる時間の何分の１かの間にシミュレート／エ
ミュレートすることができる。

【００４１】本発明の他の特徴は、複数フェーズ・ゲー
ト論理設計を単一フェーズ・ゲート論理設計に変換する
方法を提供することにある。この方法は、複数フェーズ
と単一フェーズ両方の同等の設計において同じ記憶回路
（たとえば、フリップフロップ）を有効に使用し、両方
の設計の同じ状態を格納する。複数フェーズ設計内の各
論理ブロックでは、クロック・サイクル中にその論理ブ
ロックに関連する１つまたは複数の記憶回路にその出力
状態が捕捉されている。複数フェーズ設計を単一フェー
ズ設計に変換するには、回路変更が必要である。このよ
うな回路変更は、複数の関連記憶回路を有する論理ブロ
ックの複製を必要とする。論理ブロックの複製は、元の
複数フェーズ設計内の各論理ブロックに対応する論理ブ
ロック構成内の異なるが同一の論理ブロック（元の論理
ブロックまたは複製した論理ブロック）と各記憶回路と
の１対１の関係をもたらすために単一フェーズ・バージ
ョンで必要な場合に行われる。この１対１の関係によ
り、すべての同一論理ブロックは、複数フェーズ論理設
計内の複数フェーズ・クロックの各サイクルの順次フェ
ーズで行われるように順次ではなく、単一フェーズ・ク
ロックの同一サイクル中に並行して、それぞれの出力を
記憶回路に格納することができる。

【００４２】変換した論理設計は、元の複数フェーズ設
計をシミュレート／エミュレートするのに必要と思われ
る時間の何分の１かの間にシミュレート／エミュレート
することができる。

【００４３】本発明の他の目的は、複数フェーズ論理設
計を、論理的に同等で、かなり少ないコンピュータ時間
を使用する複数フェーズ設計と同じシミュレーション／
エミュレーション結果を生成するために同じ外部印加デ
ータを使用できる単一フェーズ論理設計に変換すること
にある。

【００４４】本発明のプロセスは、受渡しされた論理設
計をその入力として受け取る。一般にこの設計は、ＡＮ
Ｄゲート、ＯＲゲート、排他ＯＲゲート、反転ゲートな
どの論理ゲート回路の形式になる。

【００４５】本発明のプロセスは、従来の論理設計中で
接続済みゲート回路のグループ（本明細書では「論理ブ
ロック」と呼ぶ）を識別することによって始まる。論理
ブロックは、本明細書では、複数のフェーズ・クロック
時間の１つでその入力がトリガされるフリップフロップ
に単一信号出力を供給するようにまとまって動作する１
つまたは複数のゲート回路を含むものとして定義する。
論理設計によっては、このような論理ブロックとそれに
対応するフリップフロップを数十万個含むものもある。
別々のフェーズで動作するクロック・サイクルの開始時
に関連論理ブロックの出力を格納するために、別々のフ
リップフロップがトリガされる。入力信号の２進状態は
フリップフロップの出力に現れ、トリガ後のサイクルの
何分の１かのわずかな時間にフリップフロップの状態を
表す。次に、フリップフロップの新しい出力状態は、フ
リップフロップの出力に接続されたすべての回路の入力
にただちに提示される。

【００４６】論理設計内の論理ブロックの識別後、本発
明の次のステップは、それぞれのクロック・フェーズ
（複数も可）の開始時にブロックの出力をサンプリング
する１つまたは複数のフリップフロップ（ＦＦ）を識別
することである。ｍは、それぞれの論理ブロックに接続
されたＦＦに関連するサンプリング・クロック・フェー
ズ（複数も可）の数である。一部のＦＦはＮ個のすべて
のクロック・フェーズでサンプリングし、他のＦＦは全
フェーズ（Ｎ個のフェーズのうちの一部であってもよ
い）のうちの１つだけでサンプリングし、他のＦＦはｍ
個のフェーズでサンプリングする（ｍは１〜Ｎの数であ
る）。１つのブロックに接続されたｍ個のＦＦのフェー
ズは、１〜Ｎの数値のうちの１つまたは複数をスキップ
することができる。このため、このようなｍ個のＦＦ
は、そのフェーズ番号の順序で連続して番号が付けられ
ていない可能性がある。番号付け順序は数値１から始ま
らない場合があり、ｍで終わらない場合もある。ブロッ
クによっては単一フリップフロップのみでサンプリング
されるものもあれば、複数のフリップフロップによって
サンプリングされるものもある。

【００４７】本発明では、ｍ＞１個のサンプリングＦＦ
を有する元の各論理ブロックを複製する（すなわち、ブ
ロック出力は、複数のフェーズで動作する複数のＦＦに
よってサンプリングされる）。ｍ＝１個の元のブロック
はそれぞれ、任意のフェーズにすることができる１つの
フェーズのみでサンプリングされ、複製されない。した
がって、ｍは、元の各ブロックとその複製ブロック（複
数も可）を含むブロックの総数である。

【００４８】ｍ＝１の場合はブロック複製が一切行われ
ず（１つのサンプリングしたフェーズのみ）、ｍ＞１の
場合はブロック複製が行われる。ｍの最大値はＮであ
り、これはその論理設計で使用するフェーズの総数であ
る。

【００４９】論理ブロックの複製は、同一ブロック表現
を供給することにより、元の論理ブロックをｍ−１回複
写することを含む。すなわち、元の各ブロックがｍ＞１
である場合、そのブロックはｍ−１個の複製を有するこ
とになる。

【００５０】元の各ブロックには最初にその最低フェー
ズのサンプリングＦＦのフェーズ番号が割り当てられ
る。この最初に割り当てられる番号は１〜Ｎの数値にな
る。元の論理設計内の元の各論理ブロックとその最低フ
ェーズＦＦはブロック／ＦＦ対と見なすことができ、そ
のブロックとＦＦにはそれぞれそのＦＦのサンプリング
・フェーズで番号が付けられる。番号が大きいフェーズ
を使用する他のサンプリングＦＦは、それぞれの複製論
理ブロック（複数も可）の１つにそれぞれ関連付けら
れ、このブロックには最初に関連ＦＦの番号が与えられ
る。各複製ブロックとその関連ＦＦは、元の各ブロック
用に用意されたｍ−１対の複製対のそれぞれに関する複
製ブロック／ＦＦ対と見なすことができる。

【００５１】それぞれの複製対のフリップフロップ表現
は、新しいＦＦと見なすか、または変換した論理設計用
に別のやり方で接続されている古いサンプリングＦＦと
見なすことができる。

【００５２】ｍ＞１の元の各ブロック用のすべての対
は、最低番号の対（元の対）からその複製対（より大き
い番号を有する）までそれぞれの関連フェーズに応じて
順序付けられる。というのは、これらの対は、その関連
サンプリング・フェーズの順に番号が付けられているか
らである。ｍ＞１の元の各ブロック用の一連の対に割り
当てられた初期フェーズ番号は連続番号を有する必要は
なく、この番号付けは１から始まる必要もない。ｍ＝１
の元の各ブロックには１つの対しかないので、最初に番
号１が付いている必要がない。

【００５３】次にすべての順序について番号の付け直し
が行われ、必ず１から始まり、必ず連続番号を使用し、
ｍが最高番号になるような新しい番号になる。したがっ
て、ｍ＝１の各対はブロック１として番号が付け直さ
れ、そのサンプリングＦＦはＦＦ１として番号が付け直
される（これらはその後、フェーズ１でのみ動作するこ
とになる）。ｍ＞１の元の各対用の順序では、元のブロ
ックはブロック１として番号が付け直され、そのＦＦは
ＦＦ１として番号が付け直される。また、その複製対
（複数も可）は連続して番号が付け直され、２から始ま
り、ｍで終わる。このため、最低フェーズの元の対はブ
ロック１／ＦＦ１として番号が付け直され、その順序の
次の対はブロック２／ＦＦ２として番号が付け直され、
Ｎを超えない番号ｍが付く、その順序の最後の対まで以
下同様となる。

【００５４】たとえば、元のブロックのその出力がフェ
ーズ２、４、７で動作する３つのＦＦによってサンプリ
ングされている場合、その元のブロックはｍ＝３にな
る。そのブロックの２つの複製ブロックはｍ−１＝２に
よって決定される。元のブロックと２つの複製ブロック
は、最初に２、４、７という番号が付けられた３つの対
からなる順序を形成する。その後、これらの対２、４、
７は、連続番号１、２、３（必ず番号１から始まる）を
それぞれ割り当てることにより、番号が付け直される。
このため、これらの対は、ブロック１／ＦＦ１、ブロッ
ク２／ＦＦ２、ブロック３／ＦＦ３として番号が付け直
される。番号が付け直されたＦＦは新しいＦＦと見なす
ことができる（または変換した論理設計内で再接続され
ている古いＦＦと見なすことができる）。

【００５５】この最終的な連続番号の付け直しにより、
ブロック複製について前述したそれぞれの初期番号順序
に見られる低から高への順序付けが維持される。最終的
な番号の付け直しは、それぞれの「元のブロック／元の
ＦＦ」（元の設計で最低番号のフェーズでサンプリング
された対である）に１を割り当てる。各順序の対は、従
来のフェーズ番号順序を維持しながら、１・・・ｍの連
続番号が付け直される。その順序では、ＦＦ１でサンプ
リングされるブロック１は、元のブロックとその関連Ｆ
Ｆである。また、その順序の各複製ブロックＩは２から
ｍの番号が付け直されるが、これは２≦Ｉ≦Ｎという式
によって表される値の範囲内にある。

【００５６】次にブロック接続が次のように再接続され
る。すなわち、論理ブロック１の出力はフェーズ１でＦ
Ｆ１の入力にサンプリングされ、ＦＦ１の出力はブロッ
ク１の入力に接続され、各複製ブロックＩに接続される
（すなわち、２≦Ｉ≦Ｎ）。各複製ブロックＩの出力は
ＦＦＩの入力に接続される。また、複製ブロックＩの出
力は論理ブロック１の入力に接続され、Ｉより大きい番
号を有する各論理ブロックＪの入力に接続される（すな
わち、Ｉ＜Ｊ≦Ｎ）。ＦＦＩの出力は、Ｉ以下の番号を
有する各複製論理ブロックＪへの入力に接続される（す
なわち、２≦Ｊ≦Ｉ）。最後に、すべてのＦＦ用のトリ
ガ・クロック・フェーズはクロック・フェーズ１にな
る。

【００５７】元の論理設計内のすべての論理ブロックに
この方法を適用すると、シミュレータ／エミュレータの
パフォーマンスを増加するような変換済み論理設計が得
られる。

【００５８】

【発明の実施の形態】本発明は、電気論理回路用の変態
プロセス（metamorphosis process）を提供するもので
あるが、このプロセスは、このような回路からなる論理
設計のシミュレータ／エミュレータに入力を供給する際
に有用であることが判明している。この変態は、ハード
ウェアにパッケージ化すべき論理設計の複数フェーズ形
式と同一論理設計の単一フェーズ形式との間の論理設計
の同等性を保持する。この単一フェーズ形式は、論理設
計を完璧にするために必要な資源と時間を大幅に低減す
るために論理設計のシミュレータおよびエミュレータの
パフォーマンスを大幅に増加することができると本発明
により判明しているものである。

【００５９】本発明の変態プロセスは元の複数フェーズ
論理設計を含む電気回路を大幅に変更するが、論理設計
の変換済み単一フェーズ・バージョンは、論理設計の評
価をシミュレーションまたはエミュレーション資源をよ
り効率よく使用して実行できるようにするために、元の
設計と同じ論理演算を実行する。

【００６０】図２は、シミュレータ／エミュレータ動作
の各サイクル中に変換済み単一フェーズ論理設計による
コンピュータ資源の使い方を示している。それぞれの１
フェーズ・サイクル（図２で期間１として示されてい
る）中では、それぞれのＮフェーズ・サイクル（図１で
も期間１として示されている）中に実行されるのと同じ
論理関数が実行される。

【００６１】図２の各単一フェーズ・サイクルは、図１
のＮフェーズ・サイクル内の各フェーズ・サブサイクル
よりいくらか長くなっている。しかし、各単一フェーズ
・サイクルは、図１のＮフェーズ・サイクル１つ分の動
作を含むＮ個のすべてのサブサイクルよりかなり短い。
これは、図２では各単一フェーズ・サイクル中に変換済
み論理設計内のすべてのフリップフロップ（ＦＦ）の状
態がアクセスされるが、これに対して図１では、図１の
Ｎフェーズ・サイクルのそれぞれのサブサイクル中に元
の論理設計内のすべてのＦＦからなる１つのサブセット
のみの状態にアクセスする必要があるからである。した
がって、シミュレータ／エミュレータのそれぞれのフェ
ーズの動作のために、それぞれのフェーズ中に使用する
ＦＦの状態だけにアクセスすればよいことになる。

【００６２】また、図２では、シミュレートまたはエミ
ュレート中のすべての論理レベルの論理回路およびＦＦ
について、各単一フェーズ・サイクル中の実行が示され
ている。この実行は複製ブロック回路を含む。変換済み
論理設計内の全体的な回路の数は複製ブロックの追加に
よって増加しているが、図１および図２の両方により、
９通りのレベルの論理ブロック実行に関する９個の棒は
１００％未満のコンピュータ資源が使用されることを表
し、それは、複製によってコンピュータの動作速度が低
下していないことを示していることに留意されたい。

【００６３】図２では、８つのフリップフロップ棒のう
ちの７つが１００％のコンピュータ資源レベルで動作し
ているが、図１では、それより少ない数のフリップフロ
ップ棒が各動作フェーズに示されている。これは、複数
フェーズ動作ではそれぞれのフェーズ中に使用するＦＦ
のみが示されており、各フェーズの動作のサブサイクル
はそれぞれのサブサイクル・フェーズ動作中にブロック
出力によってトリガされるＦＦとブロックに入力される
ＦＦを含むからである。複数フェーズ・サイクル当たり
のすべてのフェーズについてグラフで示したすべてのＦ
Ｆ棒の合計は、使用したすべてのＦＦを表す単一フェー
ズ・サイクル内のＦＦ棒の総数と等しいかまたはそれを
上回ることになる。この結果、シミュレーション／エミ
ュレーションの各単一フェーズ・サイクル用の処理時間
は、複数フェーズ動作のＮ個のサブサイクルのうちのい
ずれか１つよりわずかに長くなる可能性がある。しか
し、各複数フェーズ・サイクル内のＮ個の複数フェーズ
・サブサイクルのすべてのための全体的な処理時間は単
一フェーズ・サイクルよりかなり長くなるが、必ずしも
Ｎ倍（上限近似値である）も長くする必要はない。たと
えば、５フェーズ論理設計の単一フェーズ変換は、元の
５フェーズ論理設計に基づいて、複数フェーズ・シミュ
レーション／エミュレーションより３〜４倍（５倍では
ない）高速でシミュレータ／エミュレータを動作させる
ことができる。

【００６４】図５、図６、図７、図８、および図９は、
複数フェーズ論理設計（図５に示す）を同一論理設計の
単一フェーズ形式（図９に示す）に変換するために本発
明のプロセスで行われる回路変更の単純例を示してい
る。この単純例は、本発明の動作を理解しやすくするた
めのものである。本発明の一般的な方法については図１
０に表すが、それは好ましい実施例である。

【００６５】本発明は、論理設計の複数フェーズ・バー
ジョン（図５に表す）から同一論理設計の単一フェーズ
・バージョン（図９に表す）への変態を行うものであ
る。複数フェーズ・バージョンがハードウェアにパッケ
ージ化された形式（たとえば、シリコン・チップ内に形
成される回路）で使用するバージョンの論理設計になる
としても、本発明では、その動作速度が大幅に上昇する
ようにコンピュータ操作のシミュレータ／エミュレータ
に対して論理設計を表すために単一フェーズ形式（図９
に示す）を使用する。しかし、単一フェーズ・バージョ
ンによって行われたシミュレーションまたはエミュレー
ションで得られる結果が論理設計内の問題を示す場合、
このような結果により、複数フェーズ・バージョンに加
えた変更を示すことができる。

【００６６】図５は、論理設計の複数フェーズ・バージ
ョンを表すことによって、回路変態を開始する。これ
は、２つのクロック・フェーズ１および２によってフリ
ップフロップ１２および１４に出力がクロックされる論
理ブロック１１を有する。すなわち、論理ブロック１１
の出力はクロック・フェーズ１でサンプリングされ、そ
の時点でその出力Ｃがクロック・フェーズ１のフリップ
フロップ１２に格納される。フェーズ２では、ブロック
１１からの別の出力Ｃ２がクロック・フェーズ２のフリ
ップフロップ１４に格納される。

【００６７】図６は、図５の複数フェーズ回路から図６
に示す変更済み複数フェーズ回路への初期変換である第
１の変態を示している。図７は、フェーズ１のＦＦ１４
ａを挿入する、次の複数フェーズ回路変換を示してい
る。図８は、単一フェーズ・バージョンを得るためのフ
ェーズ２のＦＦの削除を示している。さらに図９は、フ
ェーズ１のＦＦのみを含む、図８の単一フェーズ・バー
ジョンを示している。本明細書で前述したように、複数
フェーズ・バージョンから単一フェーズ・バージョンへ
のこの回路変換の効果により、本発明で変換した単一フ
ェーズ・モデルは、同じ入出力データを使用する場合に
シミュレーション／エミュレーション・コンピュータ内
で、受け取った複数フェーズ・モデルより高速で動作で
きるようになる。回路変更プロセスが図５から図９まで
の順序で進行するにつれて、この回路変態は、複製論理
ブロックを追加することと、非フェーズ１のＦＦにフェ
ーズ１を再割当てすることと、それらの接続とを含む。
図１０は、この変態中に行われる再接続を示している。

【００６８】本発明の変換プロセス中に発生する各種回
路バージョンの論理回路の同等性を理解しやすくするた
め、図５から図９までに発生する各種回路バージョンに
ついて、その同等性の例を示す。ここでは単純にするた
め、図５の論理ブロック１１はＡＮＤゲートであると想
定するが、実際の論理設計の論理ブロック１１は、かな
り複雑で、多くのタイプの組合せ論理ゲートの接続を表
す場合もある。同等性分析は以下の通りである。

【００６９】図５のＡＮＤ論理ブロック１１は、入力
Ａ、Ｂ、Ｅを有する。Ｅは外部入力である。ＡとＢは、
それぞれクロック・フェーズ１のＦＦ１２とクロック・
フェーズ２のフリップフロップ１４の初期出力状態であ
る。クロック・フェーズ１では、以下のように、ＦＦ１
２がブロック１１から出力される出力Ｃを格納する。 Ｃ＝Ａ＆Ｂ＆Ｅ ＦＦ１２がクロック・フェーズ１で値Ｃをトリガ・イン
した後、その直後に値Ｃがフリップフロップ１２に格納
され、そこから出力される。ただし、フェーズ１による
ＦＦ１２のトリガはフェーズ２のＦＦ１４の出力Ｂに影
響しないことに留意されたい。その後、次のクロック・
フェーズ２が起こる前に、以下のように、ゲート１１の
出力がＣ２になる。 Ｃ２＝Ｃ＆Ｂ＆Ｅ 次のフェーズ２では、ＦＦ１４がブロック１１から出力
Ｃ２をトリガ・インし、その直後にＦＦ１４の出力がＣ
２に変わる。ただし、フェーズ２のトリガ中、ＦＦ１２
内の出力Ｃは影響を受けないことに留意されたい。

【００７０】図６に示す次の変換済み回路では、複製ゲ
ート１３が設けられ、図示のように接続されている。フ
ェーズ１後、図５に示すように、ゲート１１の出力Ｃが
ＦＦ１２にトリガ・インされる。 Ｃ＝Ａ＆Ｂ＆Ｅ しかし、図６では、次のクロック・フェーズ２の前に、
ゲート１３の出力がＣ２になる。 Ｃ２＝Ｃ＆Ｂ＆Ｅ 次のフェーズ２サイクルでは、ゲート１３の出力Ｃ２が
ＦＦ１４にトリガ・インされ、ＦＦ１４の出力をＢから
Ｃ２に変更する。ただし、フェーズ２中、フリップフロ
ップ１２の出力Ｃは影響を受けないことに留意された
い。

【００７１】図７に示す次の回路変換では、フェーズ１
のＦＦ１４ａがフェーズ２のＦＦ１４の出力とブロック
１３の入力との間に置かれている。図６に示すように、
ブロック１１の出力ＣはＦＦ１２内に設定される。 Ｃ＝Ａ＆Ｂ＆Ｅ 第１のフェーズ１サイクルも、ＦＦ１４からの信号Ｂを
ＦＦ１４ａ内に設定する。その直後に出力Ｂはブロック
１３への入力としてＦＦ１４ａによって供給され、Ｃも
ＦＦ１２からブロック１３に入力される。次にブロック
１３はＣ２を出力する。 Ｃ２＝Ｃ＆Ｂ＆Ｅ 次のフェーズ２サイクルでは、ブロック１３の出力Ｃ２
がＦＦ１４内に設定される。

【００７２】図８は、先行値ＢがＦＦ１４ではなくＦＦ
１４ａに格納されるように、フェーズ２のＦＦ１４の除
去を示している。値Ｂはゲート１３から図７のＦＦ１４
にトリガ・インされる先行出力だったので、図８では次
のフェーズ１サイクルでブロック１３からＦＦ１４ａに
トリガ・インされる。

【００７３】図９は、図８に示すものと同じ論理を備え
ているが、除去されたＦＦ１４を含まずに示されてい
る。ブロック１３からの初期出力Ｂがブロック１１への
直接入力なので、ＦＦ１２がブロック１１からの出力Ａ
を格納すると、その直後にブロック１１がＣを出力する
ことを理解しておくことは重要である。 Ｃ＝Ａ＆Ｂ＆Ｅ ブロック１３からの出力Ｂは、ＣがＦＦ１２に格納され
るのと同時にＦＦ１４ａに格納されるので、その直後に
ＦＦ１４ａは、同一フェーズ１サイクルの後半でＣ２を
出力する。 Ｃ２＝Ｃ＆Ｂ＆Ｅ 次のフェーズ１サイクルでは、ＦＦ１４ａがブロック１
３からのＣ２を格納し、Ｃ２は、そのフェーズ１サイク
ルの残りの期間中、ブロック１３の出力にとどまってい
る。

【００７４】複数フェーズ・バージョンのＮ個のフェー
ズ内の状態と論理設計の変換済み単一フェーズ・バージ
ョン内の状態との同等性を認識することは、本発明の不
明確な属性の１つである。

【００７５】図１０は、本発明の一般的な方法の流れ図
を示している。そのステップ１０１は、設計を検証して
その回路の論理構造内の問題を検出するためにシミュレ
ート／エミュレートすべき複数フェーズ論理設計を用意
することを含む。このような論理設計は、ＦＦにトリガ
・インされる出力を有する論理ブロックを形成する、Ａ
ＮＤ、ＯＲ、排他ＯＲ、反転などの論理ゲート回路を含
む。

【００７６】ステップ１０２は、すべての論理回路と、
論理設計内でのそれらの相互接続およびそれぞれの複数
フェーズ・クロック・フェーズへの接続とを示すコンピ
ュータ表現を生成することを含む。

【００７７】ステップ１０３は、論理設計全体にわたっ
て本明細書で「論理ブロック」と呼ばれるゲート回路の
グループを識別する。「論理ブロック」は、本明細書で
は、接続され、事前定義クロック・フェーズで単一フリ
ップフロップにその状態が格納される単一出力信号を供
給するようにまとまって動作する１つまたは複数のゲー
ト回路を含むものとして定義する。論理設計によって
は、このような論理ブロックとそれに対応するフリップ
フロップを数十万個含むものもある。別々のフェーズで
動作するクロック・サイクル中の様々な時点で関連論理
ブロックの出力を格納するために、別々のクロック・フ
ェーズによって別々のフリップフロップをトリガするこ
とができる。各ＦＦは１つのクロック・フェーズの立上
り（または立下り）で２進信号状態を格納し、その直後
にその信号をＦＦ出力に渡し、その出力からその状態を
一部の論理ブロックへの入力として提示することができ
る。このＦＦ出力状態は、少なくとも同一フェーズの次
のサイクルの開始後までにその接続論理ブロックの入力
に提示される。また、フェーズの数Ｎが識別される。

【００７８】ステップ１０４は、まず、どのブロックを
複製する必要があるかを判定するが、その複製は、１つ
のブロックのコンピュータ表現のコピーを作成すること
によって行われる。どのブロックの複製が必要か、なら
びにいずれかのブロックの複製がいくつ必要かを判定す
るために、論理設計内の各ブロックの出力をサンプリン
グするためにＦＦが使用するフェーズの数をカウントす
ることにより、各ブロックごとに数値「ｍ」が決定され
る。どのブロックも、任意の数Ｎのフェーズによってサ
ンプリングすることができる。たとえば、８つのクロッ
ク・フェーズを使用する論理設計内のクロック・フェー
ズ２、４、７で動作するＦＦによって、ブロック出力を
サンプリングすることができる。したがって、ブロック
によってはＮ個のクロック・フェーズすべてでサンプリ
ングできるものもあれば、全フェーズ（Ｎ個のフェーズ
のうちの一部であってもよい）のうちの１つだけでサン
プリングできるものもあるが、すべてのブロックはｍ個
のフェーズでサンプリングされる（ｍは１〜Ｎの数であ
る）。それにより、各ブロックには、１〜Ｎの範囲内の
１つまたは複数の番号からなる順序が割り当てられる。

【００７９】さらにステップ１０４は、受け取った複数
フェーズ論理設計内の各ブロックごとに、値ｍが１と等
しい（ｍ＝１）か、またはｍが１より大きい（ｍ＞１）
かを判定する。受け取った複数フェーズ論理設計内のブ
ロックは、論理設計の単一フェーズ・バージョン内にの
み含まれる「複製ブロック」と区別するために、本明細
書では「元のブロック」と呼ぶ。元のブロックだけがｍ
個の値を有する。ｍ＝１の場合、その元のブロックにつ
いて複製は一切行われない。ｍ＞１の場合、その元のブ
ロックについてｍ−１回の複製が行われる。元のブロッ
クとその複製ブロックのそれぞれにはフェーズ番号が割
り当てられるが、そのうち、元の各ブロックにはその最
低番号のサンプリング・フェーズ（その出力を受け取る
ＦＦが使用するもの）の番号が割り当てられる。ｍ＝１
の場合、元のブロックには（その唯一の接続ＦＦの）そ
の唯一のサンプリング・フェーズの番号が割り当てられ
る。ｍ＞１の場合、そのｍ個のサンプリングＦＦすべて
のフェーズ番号が使用されるが、最低サンプリング・フ
ェーズ番号は元のブロックに割り当てられ、残りのｍ−
１個のサンプリング・フェーズ番号はそのｍ−１個の複
製ブロックに割り当てられる。このような割当て済み番
号は、ｍ＞１の元の各ブロックをサンプリングするすべ
てのフェーズを含む順序を形成する。（すべてのＦＦが
最終的にそのフェーズがフェーズ１に変更されるとして
も、元のブロックおよびその複製ブロックと関連ＦＦと
の間の相互接続を制御するために次のステップでこの順
序を使用する。最終的に、順序内のｍ個のブロックは、
番号１から始まり、ｍで終わるそれぞれの関連フェーズ
番号からなる順序に連続して番号が付け直される。）

【００８０】元の各ブロックとその最低フェーズＦＦ
は、そのブロックの最低番号サンプリングＦＦのサンプ
リング・フェーズで番号が付けられたブロック／ＦＦ対
と見なすことができる。他の各サンプリングＦＦは（ｍ
＞１の元の各ブロックごとに）、それぞれの複製論理ブ
ロックに関連付けられ、この複製ブロックと同様に番号
が付けられたＦＦは、元の各ブロック用に表されたｍ−
１対の複製対のうちの複製ブロック／ＦＦ対と見なすこ
とができる。（この最低番号対は、後でブロック１およ
びＦＦ１として番号が付け直される。）

【００８１】各複製対の関連ＦＦは、受け取った論理設
計内のＦＦの１つであると見なすことができる。しか
し、このようなＦＦは、フェーズ１でのみ動作する新し
いサンプリングＦＦであると見なすことができ、これ
は、論理設計の単一フェーズ・バージョンで古いサンプ
リングＦＦに置き換わるものである。

【００８２】ステップ１０５では、複数対からなる各順
序の番号が付け直され、新しい番号付けは番号１から各
順序を開始する。ｍ＝１の各順序は単一対を有し、その
うちのブロックはブロック１として番号が付け直され、
ＦＦはＦＦ１として番号が付け直される。ｍ＞１の各順
序は１として番号が付け直された元の対を有し、各複製
対は、既存の対の順序を維持しながら、連続して番号が
付け直される。次の対は最低番号複製対として番号２か
ら始まり、事前に決定したフェーズ順序で以下同様に番
号が付けられる。したがって、最低フェーズの元の対は
ブロック１／ＦＦ１として番号が付け直され、順序内の
最低複製対はブロック２／ＦＦ２として番号が付け直さ
れ、Ｎを超えない番号を有することになる順序内のｍ番
目の対まで同様に番号が付け直される。

【００８３】たとえば、元のブロックのその出力がフェ
ーズ２、４、７で動作する３つのＦＦによってサンプリ
ングされる場合、その元のブロックは、３というｍ値を
有することになる。そのブロックは、ｍ−１＝２によっ
て決定された２つのブロック複製を有する。元のブロッ
クと２つの複製ブロックは、それぞれ元のＦＦ２、４、
７を有する３つの対からなる順序を形成し、その３つの
対は最初に２、４、７という番号が付けられる。次にこ
の３つの対は、連続番号１、２、３によってそれぞれ番
号が付け直され、ブロック１／ＦＦ１、ブロック２／Ｆ
Ｆ２、ブロック３／ＦＦ３という対を提供する。番号が
付け直されたＦＦは新しいＦＦと見なすことができる
か、または、本発明用の次の動作の定義を可能にするた
めに単に１〜ｍに番号が付け直されただけの古いＦＦと
見なすことができる。順序内の各複製ブロックＩは２〜
ｍの番号が付け直された値を有するが、これは２≦Ｉ≦
Ｎという式によって表される値の範囲内にある。その順
序では、ＦＦ１によってサンプリングされたブロック１
は元のブロックとその関連ＦＦである。

【００８４】次にステップ１０５では、番号が付け直さ
れたブロックと関連ＦＦが本発明の論理設計の単一フェ
ーズ・バージョンになるように再位置決めされ再接続さ
れる。この番号付け直しにより、最後に説明した１〜ｍ
の連続番号付けが得られるが、これは次に、元の論理回
路設計と論理的に同じである変換済み論理構成内でブロ
ックと関連ＦＦを固有に再接続するために使用される。
ブロック接続は以下の通りである。すなわち、論理ブロ
ック１の出力はＦＦＩのフェーズトリガ入力に接続され
る。ＦＦ１の出力はブロック１の入力に接続され、さら
に各複製ブロックの入力に接続される。ブロックＩの出
力はＦＦＩのフェーズトリガ入力に接続される。また、
論理ブロックＩの出力は論理ブロック１の入力に接続さ
れ、さらにＩより大きい各複製論理ブロックＪの入力に
接続される（すなわち、Ｉ＜Ｊ≦Ｎ）。ＦＦＩの出力は
各論理ブロックＪへの入力になる（すなわち、２≦Ｊ≦
Ｉ）。

【００８５】各ＦＦ用のトリガ・クロック・フェーズを
同じクロック・フェーズ（好ましい実施例のフェーズ１
である）に変更するような最終的なクロック・フェーズ
再接続が行われる。論理設計内の任意のＦＦのトリガ・
フェーズがフェーズ１に変更されていない場合、そのＦ
Ｆは除去されるかまたは迂回される。論理設計の変換済
み単一フェーズ・バージョンは持続し、シミュレータ／
エミュレータに入力すべき論理表現を生成するための基
礎として使用される。

【００８６】その所与の実施例に応じて本発明について
詳細に説明してきたが、当業者であれば、本発明につい
て多くの修正および変更を実施することができる。した
がって、特許請求の範囲は、本発明の真の精神および範
囲に該当するようなすべての修正および変更を含むもの
とする。

【００８７】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００８８】（１）複数フェーズ論理回路設計用のシミ
ュレーション／エミュレーション・プログラムを実行す
るために用意されたコンピュータ化システム内のシミュ
レーション／エミュレーションの効率を高めるための論
理変換方法において、複数フェーズ論理設計が元の論理
ブロックと元のＦＦとを含み、複数フェーズ論理回路設
計内の元の各論理ブロックを識別し、複数フェーズ論理
設計内の各論理ブロックの出力をサンプリングする元の
各フリップフロップ（ＦＦ）を識別し、複数のクロック
・フェーズで出力をサンプリングする複数のＦＦを有す
る元の各論理ブロックを識別するステップと、元の各Ｆ
Ｆを、複数フェーズのうちでそのＦＦの入力をトリガす
る１つのフェーズに関連付けるステップと、複数の元の
ＦＦによってサンプリングされたものとして識別された
各論理ブロックを１回または複数回複製するステップで
あって、複製の回数が複数の関連ＦＦより１つ少ない数
に等しいステップと、元の各論理ブロックを複製論理ブ
ロック（複数も可）および関連の元のＦＦに接続して、
関連ＦＦの数に等しい複数のブロック出力を有する論理
ブロック構成にし、関連ＦＦの複数フェーズ・クロック
・トリガを論理ブロック構成用の単一フェーズ・クロッ
ク・トリガに変更し、複数フェーズ論理設計内のすべて
の動作フェーズの出力と同等の出力を単一の動作フェー
ズで供給するような単一フェーズ論理設計を得るステッ
プとを含むことを特徴とする、論理変換方法。 （２）複数フェーズ論理設計が元の論理ブロックと元の
ＦＦとを含み、前記接続ステップが、各論理ブロック構
成内の論理ブロックの出力を格納するために関連ＦＦの
１つに各複製論理ブロックの出力を接続するステップを
さらに含むことを特徴とする、上記（１）に記載のコン
ピュータ化システム内のシミュレーション／エミュレー
ションの効率を高めるための論理変換方法。 （３）複数フェーズ論理設計が元の論理ブロックと元の
ＦＦとを含み、前記複製ステップが、１〜Ｎの範囲内の
値を有する数値ｍを得るために元の論理ブロックの出力
を受け取るすべてのＦＦ（複数も可）に接続されたすべ
てのクロック・フェーズをカウントし、Ｎが複数フェー
ズ論理設計内のクロック・フェーズの総数であり、数値
ｍが元の各論理ブロックに関連付けられ、元の各論理ブ
ロックがｍ＝１またはｍ＞１の値ｍを有するステップ
と、ｍ＞１という値を有する元の各論理ブロックと同一
の複製論理ブロックを供給するために元の各論理ブロッ
クをｍ−１回複製するのであって、１と等しい数値ｍ
（ｍ＝１）を有する元の論理ブロックを複製するわけで
はないステップとをさらに含むことを特徴とする、上記
（２）に記載のコンピュータ化システム内のシミュレー
ション／エミュレーションの効率を高めるための論理変
換方法。 （４）複数フェーズ論理設計が元の論理ブロックと元の
ＦＦとを含み、前記複製ステップが、元の各論理ブロッ
クと任意の複製ブロック（複数も可）とからなるｍ個の
ブロックごとに昇順でフェーズ番号を割り当て、そのフ
ェーズ番号が元の論理ブロックの出力を受け取るＦＦ
（複数も可）に接続されたそれぞれのクロック・フェー
ズであり、そのＦＦ（複数も可）がそれぞれのクロック
・フェーズによって最初に番号が付けられるステップ
と、ｍ＝１タイプのブロック／ＦＦの順序とｍ＞１タイ
プのブロック／ＦＦの順序とを提供するために前記割当
てステップによって割り当てられたフェーズ番号をそれ
ぞれ置き換えるように、１〜ｍの連続接続番号を順番に
再割当てするステップと、各順序が、各順序内の最低番
号として番号１が割り当てられた元の論理ブロック／Ｆ
Ｆを含むステップとをさらに含むことを特徴とする、上
記（３）に記載のコンピュータ化システム内のシミュレ
ーション／エミュレーションの効率を高めるための論理
変換方法。 （５）前記再接続ステップが、１〜ｍの各ブロック／Ｆ
Ｆ順序内で各論理ブロックの出力を同じ割当て番号を有
するＦＦの入力に接続し、そのＦＦの出力をその論理ブ
ロックの入力に接続するステップと、各論理ブロックＩ
の出力を、ｍ＞１の各順序内で１より大きい同じ割当て
番号を有するＦＦの入力に接続するステップと、論理ブ
ロックＩの出力を論理ブロック１の入力に接続し、さら
にｍ＞１の各順序内でＩより大きい各論理ブロックＪ
（すなわち、Ｉ＜Ｊ≦Ｎ）の入力に接続するステップ
と、ＦＦＩの出力を、ｍ＞１の各順序内で２≦Ｊ≦Ｉで
ある各論理ブロックＪに入力として接続するステップと
をさらに含むことを特徴とする、上記（４）に記載のコ
ンピュータ化システム内のシミュレーション／エミュレ
ーションの効率を高めるための論理変換方法。 （６）前記再接続ステップが、同じクロック・フェーズ
を、論理設計内の各順序の各ＦＦのクロック入力に接続
するステップをさらに含むことを特徴とする、上記
（５）に記載のコンピュータ化システム内のシミュレー
ション／エミュレーションの効率を高めるための論理変
換方法。 （７）前記再接続ステップが、論理設計内で動作するす
べてのＦＦに接続されたクロック・フェーズとしてクロ
ック・フェーズ１を選択するステップをさらに含むこと
を特徴とする、上記（６）に記載のコンピュータ化シス
テム内のシミュレーション／エミュレーションの効率を
高めるための論理変換方法。 （８）前記再接続ステップが、シミュレータ／エミュレ
ータへの入力用として論理設計内の論理ブロックおよび
ＦＦのコンピュータ化表現を生成するステップをさらに
含むことを特徴とする、上記（６）に記載のコンピュー
タ化システム内のシミュレーション／エミュレーション
の効率を高めるための論理変換方法。 （９）論理回路設計のシミュレーション／エミュレーシ
ョンを実行するコンピュータ化システム用の論理変換方
法において、複数フェーズ・クロック・サイクル中にブ
ロック出力がフリップフロップ（ＦＦ）に格納される複
数フェーズ・クロック式論理設計の論理ブロック（元の
ブロック）を識別し、元の各ブロックからの出力を受け
取るＦＦに印加されるクロック・フェーズ（複数も可）
を元の各ブロックに関連付け、数値ｍが元の各ブロック
用のクロック・フェーズの数のカウントであり、元の各
ブロックのＦＦ（複数も可）に印加されるフェーズ（複
数も可）用のフェーズ番号（複数も可）が元の各ブロッ
クに関連する一連のｍ個のフェーズ番号であるステップ
と、複数のフェーズ番号（ｍ＞１）からなる関連の順序
を有する各論理ブロックごとにｍ−１個の論理ブロック
（複数も可）を複製するが、ｍ＝１を有する元のブロッ
クを複製するわけではなく、複数フェーズ論理設計内の
元のブロックからの出力を受け取るＦＦ（複数も可）の
うちの１つに出力を供給するために元の各ブロックと各
複製ブロックが割り当てられるステップと、ＦＦの出力
（複数も可）を元の各ブロックとその複製論理ブロック
（複数も可）の入力に接続し、そのブロックの出力をＦ
Ｆおよびその他のブロックに接続し、各クロック・サイ
クルの複数フェーズ中に複数フェーズ論理設計で設定さ
れると思われるものと同じ値に同じクロック・サイクル
内のＦＦを設定するステップとを含むことを特徴とす
る、論理変換方法。 （１０）前記接続ステップが、元の論理ブロックに関連
する論理ブロック構成内のＦＦの入力に元の各ブロック
とその複製ブロック（複数も可）を並行してそれぞれ接
続し、論理ブロック構成内の各ＦＦのクロック・フェー
ズを単一フェーズ・クロックに変更し、同一論理格納環
境をシミュレートまたはエミュレートするための複数フ
ェーズ論理設計の複数フェーズ・サイクル中に設定され
たＦＦの状態と同等の状態に元の各ブロックに関連する
すべてのＦＦを同じサイクル中に設定する単一フェーズ
論理設計を得るステップをさらに含むことを特徴とす
る、上記（９）に記載の論理回路設計のシミュレーショ
ン／エミュレーションを実行するコンピュータ化システ
ム用の論理変換方法。

【図面の簡単な説明】

【図１】先行技術の複数フェーズ方法を使用するコンピ
ュータ・シミュレータ／エミュレータの動作を表す先行
技術の棒グラフを示す図である。図１は、コンピュータ
による複数動作フェーズのそれぞれについて、シミュレ
ータ／エミュレータによるコンピュータ資源の使い方を
時間の関数として示している。

【図２】本発明を使用する場合のコンピュータ・シミュ
レータ／エミュレータの動作を表す新規の棒グラフを示
す図である。割り当てられたコンピュータ資源は、時間
の関数として示された単一の動作フェーズ内でスケジュ
ーリングされる。

【図３】先行技術に見られる複数フェーズ・クロック式
ハードウェア論理設計を示す単純表現である。これは、
本発明を適用するための開始点として使用することがで
きる。

【図４】Ｎフェーズ・クロック用の波形を示す図であ
る。

【図５】本発明によって提供される変態プロセス内の開
始点として本明細書で使用する従来の２フェーズ論理設
計の単純な例を示す図であって、シミュレート／エミュ
レート・プロセスのパフォーマンスを大幅に増加するよ
うにシミュレータ／エミュレータに入力を供給するため
の同等の単一フェーズ論理設計に従来の論理設計を変換
するためのものである。

【図６】本発明の変態プロセスにおける図５の回路設計
の初期変更形式を示す図であって、図５の論理設計を本
発明によって提供される同等の単一フェーズ論理設計に
変換するためのものである。

【図７】変態プロセスにおける次の変換ステップの結果
を示す図であって、図６の論理設計を中間回路形式に変
換するためのものである。

【図８】変態プロセスにおける他の変換ステップの結果
を示す図であって、図７の論理設計をその論理設計の拡
張形式に変換するためのものである。

【図９】本発明によって提供される変態プロセスにおけ
る図５の複数フェーズ回路設計の最終的な単一フェーズ
形式を示す図であって、その複数フェーズ論理設計を、
その論理設計のシミュレータ／エミュレータ用の単一フ
ェーズタイプの動作を可能にする形式に変換するための
ものである。

【図１０】本発明の変態プロセスの一般的な流れ図であ
る。

【符号の説明】

１１ 論理ブロック １２ クロック・フェーズ１のフリップフロップ １３ 論理ブロック２ １４ クロック・フェーズ２のフリップフロップ Ａ 入力 Ｂ 入力 Ｃ 出力 Ｃ２ 出力

フロントページの続き (72)発明者 ヘルムート・ロス アメリカ合衆国12590 ニューヨーク州ワ ッピンガーズ・フォールス タウン・ビュ ー・ドライブ 47

Claims (10)

【特許請求の範囲】
1. 【請求項１】複数フェーズ論理回路設計用のシミュレー
   ション／エミュレーション・プログラムを実行するため
   に用意されたコンピュータ化システム内のシミュレーシ
   ョン／エミュレーションの効率を高めるための論理変換
   方法において、複数フェーズ論理設計が元の論理ブロッ
   クと元のＦＦとを含み、 複数フェーズ論理回路設計内の元の各論理ブロックを識
   別し、複数フェーズ論理設計内の各論理ブロックの出力
   をサンプリングする元の各フリップフロップ（ＦＦ）を
   識別し、複数のクロック・フェーズで出力をサンプリン
   グする複数のＦＦを有する元の各論理ブロックを識別す
   るステップと、 元の各ＦＦを、複数フェーズのうちでそのＦＦの入力を
   トリガする１つのフェーズに関連付けるステップと、 複数の元のＦＦによってサンプリングされたものとして
   識別された各論理ブロックを１回または複数回複製する
   ステップであって、複製の回数が複数の関連ＦＦより１
   つ少ない数に等しいステップと、 元の各論理ブロックを複製論理ブロック（複数も可）お
   よび関連の元のＦＦに接続して、関連ＦＦの数に等しい
   複数のブロック出力を有する論理ブロック構成にし、関
   連ＦＦの複数フェーズ・クロック・トリガを論理ブロッ
   ク構成用の単一フェーズ・クロック・トリガに変更し、
   複数フェーズ論理設計内のすべての動作フェーズの出力
   と同等の出力を単一の動作フェーズで供給するような単
   一フェーズ論理設計を得るステップとを含むことを特徴
   とする、論理変換方法。
2. 【請求項２】複数フェーズ論理設計が元の論理ブロック
   と元のＦＦとを含み、前記接続ステップが、 各論理ブロック構成内の論理ブロックの出力を格納する
   ために関連ＦＦの１つに各複製論理ブロックの出力を接
   続するステップをさらに含むことを特徴とする、請求項
   １に記載のコンピュータ化システム内のシミュレーショ
   ン／エミュレーションの効率を高めるための論理変換方
   法。
3. 【請求項３】複数フェーズ論理設計が元の論理ブロック
   と元のＦＦとを含み、前記複製ステップが、 １〜Ｎの範囲内の値を有する数値ｍを得るために元の論
   理ブロックの出力を受け取るすべてのＦＦ（複数も可）
   に接続されたすべてのクロック・フェーズをカウント
   し、Ｎが複数フェーズ論理設計内のクロック・フェーズ
   の総数であり、数値ｍが元の各論理ブロックに関連付け
   られ、元の各論理ブロックがｍ＝１またはｍ＞１の値ｍ
   を有するステップと、 ｍ＞１という値を有する元の各論理ブロックと同一の複
   製論理ブロックを供給するために元の各論理ブロックを
   ｍ−１回複製するのであって、１と等しい数値ｍ（ｍ＝
   １）を有する元の論理ブロックを複製するわけではない
   ステップとをさらに含むことを特徴とする、請求項２に
   記載のコンピュータ化システム内のシミュレーション／
   エミュレーションの効率を高めるための論理変換方法。
4. 【請求項４】複数フェーズ論理設計が元の論理ブロック
   と元のＦＦとを含み、前記複製ステップが、 元の各論理ブロックと任意の複製ブロック（複数も可）
   とからなるｍ個のブロックごとに昇順でフェーズ番号を
   割り当て、そのフェーズ番号が元の論理ブロックの出力
   を受け取るＦＦ（複数も可）に接続されたそれぞれのク
   ロック・フェーズであり、そのＦＦ（複数も可）がそれ
   ぞれのクロック・フェーズによって最初に番号が付けら
   れるステップと、 ｍ＝１タイプのブロック／ＦＦの順序とｍ＞１タイプの
   ブロック／ＦＦの順序とを提供するために前記割当てス
   テップによって割り当てられたフェーズ番号をそれぞれ
   置き換えるように、１〜ｍの連続接続番号を順番に再割
   当てするステップと、 各順序が、各順序内の最低番号として番号１が割り当て
   られた元の論理ブロック／ＦＦを含むステップとをさら
   に含むことを特徴とする、請求項３に記載のコンピュー
   タ化システム内のシミュレーション／エミュレーション
   の効率を高めるための論理変換方法。
5. 【請求項５】前記再接続ステップが、 １〜ｍの各ブロック／ＦＦ順序内で各論理ブロックの出
   力を同じ割当て番号を有するＦＦの入力に接続し、その
   ＦＦの出力をその論理ブロックの入力に接続するステッ
   プと、 各論理ブロックＩの出力を、ｍ＞１の各順序内で１より
   大きい同じ割当て番号を有するＦＦの入力に接続するス
   テップと、 論理ブロックＩの出力を論理ブロック１の入力に接続
   し、さらにｍ＞１の各順序内でＩより大きい各論理ブロ
   ックＪ（すなわち、Ｉ＜Ｊ≦Ｎ）の入力に接続するステ
   ップと、 ＦＦＩの出力を、ｍ＞１の各順序内で２≦Ｊ≦Ｉである
   各論理ブロックＪに入力として接続するステップとをさ
   らに含むことを特徴とする、請求項４に記載のコンピュ
   ータ化システム内のシミュレーション／エミュレーショ
   ンの効率を高めるための論理変換方法。
6. 【請求項６】前記再接続ステップが、 同じクロック・フェーズを、論理設計内の各順序の各Ｆ
   Ｆのクロック入力に接続するステップをさらに含むこと
   を特徴とする、請求項５に記載のコンピュータ化システ
   ム内のシミュレーション／エミュレーションの効率を高
   めるための論理変換方法。
7. 【請求項７】前記再接続ステップが、 論理設計内で動作するすべてのＦＦに接続されたクロッ
   ク・フェーズとしてクロック・フェーズ１を選択するス
   テップをさらに含むことを特徴とする、請求項６に記載
   のコンピュータ化システム内のシミュレーション／エミ
   ュレーションの効率を高めるための論理変換方法。
8. 【請求項８】前記再接続ステップが、 シミュレータ／エミュレータへの入力用として論理設計
   内の論理ブロックおよびＦＦのコンピュータ化表現を生
   成するステップをさらに含むことを特徴とする、請求項
   ６に記載のコンピュータ化システム内のシミュレーショ
   ン／エミュレーションの効率を高めるための論理変換方
   法。
9. 【請求項９】論理回路設計のシミュレーション／エミュ
   レーションを実行するコンピュータ化システム用の論理
   変換方法において、 複数フェーズ・クロック・サイクル中にブロック出力が
   フリップフロップ（ＦＦ）に格納される複数フェーズ・
   クロック式論理設計の論理ブロック（元のブロック）を
   識別し、元の各ブロックからの出力を受け取るＦＦに印
   加されるクロック・フェーズ（複数も可）を元の各ブロ
   ックに関連付け、数値ｍが元の各ブロック用のクロック
   ・フェーズの数のカウントであり、元の各ブロックのＦ
   Ｆ（複数も可）に印加されるフェーズ（複数も可）用の
   フェーズ番号（複数も可）が元の各ブロックに関連する
   一連のｍ個のフェーズ番号であるステップと、 複数のフェーズ番号（ｍ＞１）からなる関連の順序を有
   する各論理ブロックごとにｍ−１個の論理ブロック（複
   数も可）を複製するが、ｍ＝１を有する元のブロックを
   複製するわけではなく、複数フェーズ論理設計内の元の
   ブロックからの出力を受け取るＦＦ（複数も可）のうち
   の１つに出力を供給するために元の各ブロックと各複製
   ブロックが割り当てられるステップと、 ＦＦの出力（複数も可）を元の各ブロックとその複製論
   理ブロック（複数も可）の入力に接続し、そのブロック
   の出力をＦＦおよびその他のブロックに接続し、各クロ
   ック・サイクルの複数フェーズ中に複数フェーズ論理設
   計で設定されると思われるものと同じ値に同じクロック
   ・サイクル内のＦＦを設定するステップとを含むことを
   特徴とする、論理変換方法。
10. 【請求項１０】前記接続ステップが、 元の論理ブロックに関連する論理ブロック構成内のＦＦ
    の入力に元の各ブロックとその複製ブロック（複数も
    可）を並行してそれぞれ接続し、論理ブロック構成内の
    各ＦＦのクロック・フェーズを単一フェーズ・クロック
    に変更し、同一論理格納環境をシミュレートまたはエミ
    ュレートするための複数フェーズ論理設計の複数フェー
    ズ・サイクル中に設定されたＦＦの状態と同等の状態に
    元の各ブロックに関連するすべてのＦＦを同じサイクル
    中に設定する単一フェーズ論理設計を得るステップをさ
    らに含むことを特徴とする、請求項９に記載の論理回路
    設計のシミュレーション／エミュレーションを実行する
    コンピュータ化システム用の論理変換方法。