JP3586587B2 - Ｌｓｉの回路ブロック間接続検証システム及びその方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＬＳＩのマクロ間接続検証システム及びその方法並びに制御プログラム記録媒体に関し、特に階層設計手法を用いて階層的に設計されて、複数の回路ブロック（マクロ）から構成されるＬＳＩにおけるマクロ間の接続の正当性を検証するマクロ間接続検証方式に関するものである。
【０００２】
【従来の技術】
ＬＳＩの階層設計手法は、例えば、最下層の論理ゲートレベルを組み立ててセルレベルとし、このセルレベルを組み立ててマクロレベルとし、このマクロレベルを組み立ててチップレベルとしていくものである（図１参照）。この階層設計手法において、各レベルの組み立て時に、機能確認試験が実施されるが、この試験の一つにマクロ間接続の正当性を確認する試験がある。
【０００３】
従来のマクロ間接続の正当性を確認する方法としては、テストパタンを用いる方法や、特開平１０−３２６３０１号公報に開示されるような方法がある。前者のテストパタンを用いる方式では、ＬＳＩ設計時に設計した回路の動作が正しいか解析するために、それと相似であるように設計されたプログラムを用いてシミュレーションを行い、このシミュレーション出力結果が正しいことが確認できれば、マクロ間の接続も正しいとする方法である。
【０００４】
図１３はこのテストパタンを用いる方式の構成を示すブロック図である。図１３の２０１はマクロ間接続の正当性を確認しようとしている回路図であり、２０２は、ＬＳＩ設計時に設計した回路が正しいか解析するために、それと相似であるように設計されたプログラムであり、パソコンまたはワークステーション上で動作するものである。２０３は、検証対象が正しいか解析するためにシミュレータへ入力する信号である。この場合、ＬＳＩ内のマクロ間接続すべてを検証するパタンを作成するのは困難であり、作成できたとしても、膨大な工数が必要となる。
【０００５】
２０４はシミュレータを用いて検証対象にパタンを入力しシミュレーションを実行したときに出力される信号である。２０５は、検証を行おうとしている人間が出力パタンを目視により仕様通りに出力されているか確認するためのものであり、この場合、出力されるパタンは膨大な長さであるため、目視で確認するには膨大な工数が必要となる。２０６は、出力パタンをモニタした結果からマクロとマクロが仕様通りに接続されているかを示すものであって、表形式でファイルを作成するものである。
【０００６】
図１４は図１３に示したテストパタンを用いる方式の動作を示すフローチャートである。図１４に示すように、先ずＬＳＩ内のマクロ間接続全てを検証するパタンを作成し（ステップ３０１）、検証対象と入力パタンとをシミュレータに入力して（ステップ３０２）シミュレーションを実行する。シミュレーション結果を解析し（ステップ３０３）、検証対象が正しいか判断する（ステップ３０５）。もし、間違いがある場合、検証対象を修正し（ステップ３０４）、ステップ３０２からやり直すようになっている。
【０００７】
後者の特開平１０−３２６３０１号公報に開示されているＬＳＩ試験方式は、マクロ間接続を行っているネットリストのみを抽出し、そのネットリストを用いてシミュレーションを実行することで、マクロ間接続の正当性を検証する方法である。図１５はこのＬＳＩ試験方式の構成を示すブロック図であり、図１３と同等部分は同一符号にて示されている。図１５の２０１はマクロ間接続の正当性を確認しようとしている回路図であり、４０１は検証対象のマクロの入力端子を出力外部端子に、出力端子を入力外部端子に夫々置換えることにより、検証対象からネットリストのみを抽出するものである。
【０００８】
４０２は、マクロ間接続検証が簡単に行えるような信号を作成するものであり、例えば、各端子ごと時間的なズレを以てその論理が順次反転するようなテスト信号を作成する。２０２は、ＬＳＩ設計時に設計した回路が正しいか解析するために、それと相似であるように設計されたプログラムであり、パソコンまたはワークステーション上で動作するものである。４０３はシミュレータを用いて検証対象にパタンを入力してシミュレーションを実行したときに、出力される信号である。
【０００９】
４０４は検証を行おうとしている人間が、出力パタンを目視により仕様通りに出力されているか確認するためのものであり、出力されるパタンは単純なものであるため、テストパタンを用いて接続検証を行う場合（前者の従来技術の場合）より短い工数で確認可能である。２０６は、信号をモニタした結果からマクロとマクロが仕様通りに接続されているかを示すものであり、表形式でファイルを作成する。
【００１０】
図１６はこのＬＳＩ試験方式の動作を示すフローチャートである。図１６に示すように、先ずＬＳＩ内のマクロ間接続が簡単に検証可能なテストパタンを作成する（ステップ５０１）。検証対象のマクロの入力端子を出力外部端子に、出力端子を入力外部端子に夫々置換えることにより、検証対象からネットリストのみを抽出する（ステップ５０２）。ネットリストのみを抽出した回路図と簡単なテストパタンをシミュレータに入力し（ステップ５０３）、出力した結果を解析（ステップ５０４）することで、検証対象が正しいか判断する（ステップ５０６）。もし、間違いがある場合、検証対象を修正し（ステップ５０５）、ステップ５０２からやり直す。
【００１１】
【発明が解決しようとする課題】
図１３，１４にて説明した前者の従来技術においては、多大な工数が必要となることである。その理由は、各マクロの規模の増大からシミュレーション実行時間が増大し、またマクロ間接続数が非常に多くなっているため、上位マクロを検証するテストパタンの作成や解析が難しくなり、よって、多大の時間を要してしまうからである。
【００１２】
図１５，１６にて説明した後者の従来技術においては、検証対象を変更する工数が必要となることである。その理由は、検証対象からマクロ部分を取除き、ネットリストだけを抽出しなければならないためである。また、この後者の従来技術の問題点は、入力テストパタンを作成する工数が必要となることである。その理由は、シミュレーションを実行しマクロ間接続の正当性を検証するようになっているからである。
【００１３】
更にこの後者の従来技術の問題点は、出力パタンから検証対象が正しく接続されているか解析する工数が必要となることである。その理由は、シミュレーションを実行しマクロ間接続の正当性を確認する出力結果がパタン形式であるからである。
【００１４】
本発明の目的は、検証対象からネットリストだけを抽出する工数、テストパタンを作成する工数、出力パタンから検証対象が正しく接続されているか解析する工数等を必要とせず、マクロ間接続の正当性を短時間で行うことが可能なＬＳＩのマクロ間接続検証システム及びその方法並びに制御プログラム記録媒体を提供することである。
【００１５】
【課題を解決するための手段】
本発明によれば、複数の回路ブロックから構成されるＬＳＩにおける前記回路ブロック間の接続の正当性を検証する回路ブロック間接続検証システムであって、前記回路ブロック間の各接続関係が予め定義されて格納された接続関係テーブルと、検証対象のＬＳＩの回路情報を読込んで回路ブロック間の各接続関係を生成する検証対象回路ブロック間接続関係生成手段と、この生成された検証対象の回路ブロック間の各接続関係と、前記接続関係テーブルの対応する回路ブロック間の接続関係とを互いに比較してこれ等比較結果を出力する比較チェック手段とを含み、前記ＬＳＩを構成する各ゲートの入出力端子情報を予め格納したメモリを更に含み、前記検証対象回路ブロック間接続関係生成手段は、前記検証対象の回路にゲートが存在する場合、このゲートの入出力端子情報を前記メモリから読出してこの入出力端子情報に従って前記回路ブロック間の各接続関係を生成するようにしたことを特徴とする回路ブロック間接続検証システムが得られる。
【００１６】
本発明によれば、複数の回路ブロックから構成されるＬＳＩにおける前記回路ブロック間の接続の正当性を検証する回路ブロック間接続検証システムであって、前記回路ブロック間の各接続関係が予め定義されて格納された接続関係テーブルと、検証対象のＬＳＩの回路情報を読込んで回路ブロック間の各接続関係を生成する検証対象回路ブロック間接続関係生成手段と、この生成された検証対象の回路ブロック間の各接続関係と、前記接続関係テーブルの対応する回路ブロック間の接続関係とを互いに比較してこれ等比較結果を出力する比較チェック手段とを含み、前記検証対象回路ブロック間接続関係生成手段は、前記検証対象の回路にゲートが存在する場合、このゲートを飛び越して前記回路ブロック間の各接続関係を生成するようにしたことを特徴とする回路ブロック間接続検証システムが得られる。
【００１８】
本発明によれば、複数の回路ブロックから構成されるＬＳＩにおける前記回路ブロック間の接続の正当性を検証する回路ブロック間接続検証方法であって、予め定義されてテーブルに格納されている前記回路ブロック間の各接続関係を読込む第一のステップと、検証対象のＬＳＩの回路情報を読込んで回路ブロック間の各接続関係を生成する第二のステップと、この生成された検証対象の回路ブロック間の各接続関係と、前記テーブルから読込まれた対応する回路ブロック間の接続関係とを互いに比較してこれ等比較結果を出力する第三のステップとを含み、前記第二のステップにおいて、前記検証対象の回路にゲートが存在する場合、予めメモリに格納されている前記ゲートの入出力端子情報を読出してこの入出力端子情報に従って前記回路ブロック間の各接続関係を生成するようにしたことを特徴とする回路ブロック間接続検証方法が得られる。
【００１９】
本発明によれば、複数の回路ブロックから構成されるＬＳＩにおける前記回路ブロック間の接続の正当性を検証する回路ブロック間接続検証方法であって、予め定義されてテーブルに格納されている前記回路ブロック間の各接続関係を読込む第一のステップと、検証対象のＬＳＩの回路情報を読込んで回路ブロック間の各接続関係を生成する第二のステップと、この生成された検証対象の回路ブロック間の各接続関係と、前記テーブルから読込まれた対応する回路ブロック間の接続関係とを互いに比較してこれ等比較結果を出力する第三のステップとを含み、前記第二のステップにおいて、前記検証対象の回路にゲートが存在する場合、このゲートを飛び越して前記回路ブロック間の各接続関係を生成するようにしたことを特徴とする回路ブロック間接続検証方法が得られる。
【００２２】
本発明の作用を述べる。期待するマクロ間の接続が予め記述してあるテーブルと検証対象の回路とを比較することにより、マクロ間接続の正当性を検証しその検証結果を出力するものである。より具体的には、マクロ間の接続を予め定義してテーブルに格納しておき、この定義されたマクロ間の接続と、検証対象の対応するマクロ間の接続とを、マクロ間チェックプログラムを用いて比較し、検証対象が期待するとおりの接続になっているか検証した結果を記述ファイルにより出力するようになっている。
【００２３】
マクロ間接続検証を行うときに、マクロ間の接続を定義するテーブルと検証対象とを、マクロ間チェックプログラムを用いて比較し、検証対象がマクロ間の接続を表すテーブルとおりになっているか検証した結果を、ファイル形式で出力するようにしたので、検証対象からネットリストだけを抽出する工数や、テストパタンを作成する工数や、出力パタンから検証対象が正しく接続されているか解析する工数等を必要としない。よって、より短時間でマクロ間の接続の正当性が確認できる。
【００２４】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明の検証対象となる回路図であり、マクロ（回路ブロックまたはモジュール）Ａ、マクロＢ、マクロＣ、マクロＤ、ゲート１、ゲート２、１〜１’’’’は上位マクロの入力端子、２〜２’’’’’ は上位マクロの出力端子から構成されている。検証対象は、マクロとマクロとの間の接続や、マクロと外部端子との間の接続が、仕様通りに接続されているか確認することとする。尚、本例では、検証対象として回路図を使用しているが、その他にネットリスト（ＥＤＩＦファイルなど）、Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ （ＶＨＤＬファイルなど）等の回路情報を用いることができる。
【００２５】
図２は本発明で用いられる接続関係を表すテーブルの例である。図２において、６０１はマクロＡの出力端子ＡＯ＿１とマクロＢの入力端子ＢＩ＿１とが、６０２は外部端子１’’’とマクロＤの入力端子ＤＩ＿３とが、６０３はマクロＡの出力端子ＡＯ＿２とマクロＤの入力端子ＤＩ＿３とが、６０４はマクロＢの出力端子ＢＯ＿１と外聞端子２とが、６０５は外部端子１’’’’ とマクロＣの入力端子ＣＩと＿２が、夫々接続されていなければならないことを示している。
【００２６】
図３は本発明で用いられれているゲートの形状を表す図である。ここでは、簡単化のために本発明の検証対象である図１に示した回路図で用いられているゲート１（Ｆ３３２）及びゲート２（Ｆ１０１）のみを示す。
【００２７】
図４は本発明で用いられているゲートの情報が記述されているゲート情報メモリの内容である。図４は図３で示したゲートの形状から作成したものである。図４において、８０１は、ゲートＦ１０１の入力端子Ｈ０１からの信号が出力端子Ｎ０２に、８０２は、ゲートＦ３３２の入力端子Ｈ０１が出力端子Ｎ０１に、８０３は、ゲートＦ３３２の入力端子Ｈ０２が出力端子Ｎ０１に、夫々影響を及ぼすことを表している。尚、このゲート情報メモリは一度作成すれば良く、検証を行う度に毎回作成する必要はないものである。
【００２８】
図５は本発明で検証した結果を出力した表の一例を示している。図５において、９０１〜９０４は検証対象となる回路図と接続関係を表すテーブルの内容とが一致していることを表し、９０５は検証対象となる回路図と接続関係を表すテーブルの内容とが一致していないことを表している。
【００２９】
図６は本発明の実施の形態の構成を示すブロック図である。パソコンまたはワークステーション上で動作する本発明のマクロ間チェックプログラム１００４は、検証対象２０１（図１の回路図参照）と、予め作成していたゲート情報メモリ１００３（図４の内容参照）と、接続関係を表すテーブル（表）１００１（図２の内容参照）とを読込んで検証を行い、この検証結果１００２（図５の内容参照）を出力するものである。
【００３０】
次に、図７〜図９のフローチャートを参照して本実施の形態の動作について詳細に説明する。図７を参照すると、マクロ間の接続が記述してあるテーブルを一行読込む（ステップ１１０１）。この読込んだ部分から、検証対象の接続元や接続先を判断し（ステップ１１０２や１１０３）、接続元（ステップ１１０４）や接続先（ステップ１１０５）をメモリに保存する。
【００３１】
図８を参照すると、検証対象の回路図を読込む（ステップ１２０１）。この読込んだ回路図の中から図７のステップ１１０４で読込んだ接続元を見つけ出し、その端子から調査を開始する（ステップ１２０２）。接続元の端子から信号をたどり途中にゲートがあるか確認する（ステップ１２０３）。ゲートがある場合、ゲート情報メモリ１００３から接続先を調査する（ステップ１２０４）。この接続先から信号をたどりゲートがあるか確認を行う（ステップ１２０３）。これをゲート以外のマクロや外部端子にたどり着くまで繰り返す。マクロや外部端子があった場合、接続先を保存する（ステップ１２０６）。
【００３２】
図９を参照すると、マクロ間の接続が記述してあるテーブル（図７のステップ１１０４と１１０５）と検証対象の回路図（図８のステップ１２０２と１２０６）が一致しているか比較を行う（ステップ１３０１）。比較の結果、同じものだった場合ＯＫと出力し、一致しない場合ＮＧと出力する（図５の内容参照）。
【００３３】
図９のステップ１３０２において、マクロ間の接続が記述してあるテーブルを最後まで読込んだか判断する。最後まで読み終わった場合には終了となり、読み終わらない場合には最初（図７のステップ１１０１）から繰り返す。
【００３４】
次に、具体的な実施例を用いて本実施の形態の動作を説明する。図２の６０３の場合について説明する。図７に示すように、マクロ間の接続が記述してあるテーブルから一行（図２の６０３）読込みを行う。その結果、マクロＡの出力端子ＡＯ＿２と、マクロＤの入力端子ＤＩ＿３とが接続されているか、検証を実行する。
【００３５】
図８に示すように、検証対象の回路図（図１）を読込む。マクロ間の接続が記述してある表から読込んだ接続元（マクロＡの出力端子ＡＯ＿２）から調査を開始し、信号をたどるとゲート１がある。ゲート情報メモリ（図４の８０２）から入力端子（Ｈ０１）と出力端子（Ｎ０１）の関係を読込む。ゲート１の出力端子から信号をたどると接続先はマクロＤの入力端子ＤＩ＿３であることがわかる。
【００３６】
図９に示すように、マクロ間の接続が記述してある表から読込んだ接続元と接続先とは、マクロＡの出力端子ＡＯ＿２とマクロＤの入力端子ＤＩ＿３とであり、回路図から読込んだ接続元と接続先とは、マクロＡの出力端子ＡＯ＿２とマクロＤの入力端子ＤＩ＿３とである。よって、検証結果をＯＫと出力する（図５の９０３）。この動作をマクロ間の接続が記述してある表の最後まで繰り返す。
【００３７】
次に、本発明の第２の実施の形態について図１０〜図１２のフローチャートを参照して詳細に説明する。第１の実施の形態では、マクロ間の接続が記述してある表を基準に、回路図と比較を行いつつ検証を行っているが、この第２の実施の形態では、検証対象の回路図を基準に、全ての接続の調査が終わってから、マクロ間の接続が記述してある表と比較を行うものである。
【００３８】
図１０を参照すると、検証対象の回路図を読込む（ステップ１４０１）。この読込んだ回路図からマクロを検索し（ステップ１４０２）、そのマクロの中に端子があればその端子を接続元の端子とする（ステップ１４０３）。接続元の端子から信号をたどり途中にゲートがあるか確認する（ステップ１４０４）。ゲートがある場合、ゲート情報メモリから接続先を調査する（ステップ１４０５）。この接続先から信号をたどりゲート以外のマクロや外部端子にたどり着くまで繰り返し、たどり着いたマクロや外部端子を接続先の端子とする。接続元の端子と接続先の端子を保存する（ステップ１４１０）。この動作を未検索マクロや端子が無くなるまで繰り返す（ステップ１４０８，１４０９）。
【００３９】
図１１を参照すると、マクロ間の接続が記述してある表を一行読込む（ステップ１５０１）。この読込んだ部分から検証対象の接続元や接続先を判断し（ステップ１５０２や１５０３）、接続元（ステップ１５０４）や、接続先（ステップ１５０５）の端子を読込む。接続元の端子と接続先の端子とを保存する（ステップ１５０７）。この動作を表の最後まで繰り返す（ステップ１５０６）。
【００４０】
図１２を参照すると、検証対象の接続元端子と接続先端子（図１０のステップ１４１０）とマクロ間の接続が記述してある表の接続元端子と接続先端子（図１１のステップ１５０７）とを比較し（ステップ１６０１）、その結果を出力する。
【００４１】
次に、具体的な実施例を用いて本発明の第２の実施の形態について説明する。図１０に示すように、検証対象の回路図（図１参照）を読込み（図１０のステップ１４０１）、検証対象のマクロをマクロＡとする（図１０のステップ１４０２）。マクロＡの中から接続元の端子をＡＯ＿１とする（図１０のステップ１４０３）。接続元から信号をたどりマクロ間にゲートが無い（図１０のステップ１４０４）ことを確認し、接続先はマクロＢの入力端子ＢＩ＿１となる（図１０のステップ１４０７）。この動作を全端子（ＡＯ＿１〜ＡＯ＿４）、全マクロ（マクロＡ〜マクロＤ）について調査する（図１０のステップ１４０８，１４０９）。
【００４２】
図１１に示すように、マクロ間の接続が記述してある表を読込み（ステップ１５０１）、接続元の端子（マクロＡの出力端子ＡＯ＿１）と接続先の端子（マクロＢの入力端子ＢＩ＿１）とを保存する（ステップ１５０７）。この動作を表の最後まで繰り返す（ステップ１５０６）。
【００４３】
図１２に示すように、回路図から調査した接続元（マクロＡの出力端子ＡＯ＿１）と接続先（マクロＢの入力端子ＢＩ＿１）と、マクロ間の接続が記述してある表から調査した接続元（マクロＡの出力端子ＡＯ＿１）と接続先（マクロＢの入力端子ＢＩ＿１）とを比較し（ステップ１６０１）、同じであるので、ＯＫと出力する。
【００４４】
次に、第３の実施の形態について説明する。上記の第２の実施の形態では、ゲートが存在する場合に、ゲート情報メモリ１００３（図６参照）の内容を参照する様にしたが、この第３の実施の形態では、ゲート情報メモリを用意せず、ゲートを飛び越える検証を可能とするものである。図３のＦ１０１は入力端子や出力端子が一つずつであるので、Ｈ０１入力端子からの信号はＮ０１出力端子へ影響を及ぼすことが必然である。また、図３のＦ３３２は入力端子が２つであるが、出力端子は一つであるので、Ｈ０１入力端子やＨ０２入力端子からの信号は、Ｎ０１出力端子へ影響を及ぼす。従って、出力端子が一つの場合には、ゲート情報メモリは必要とはせず、当該ゲートを飛び越しての検証が可能となって、メモリ容量の削減が可能となるのである。
【００４５】
尚、図６に示したマクロ間チェックプログラムは、上述した様に、コンピュータ等の情報処理装置上で動作するソフトウェアであり、図示せぬ記録媒体に格納されているものを使用することができるものである。
【００４６】
【発明の効果】
以上述べた様に、本発明によれば、予め定義して作成したマクロ間接続テーブルの内容と、検証対象の回路のマクロ間接続とを互いに対応するもの同士を比較する様にしたので、検証対象からネットリストだけを抽出する工数、テストパタンを作成する工数、出力パタンから検証対象が正しく接続されているか解析する工数等を全く必要とすることなく、マクロ間接続の正当性を短時間で行うことが可能になるという効果がある。
【図面の簡単な説明】
【図１】検証対象となる複数のマクロで構成された最上位マクロを示すＬＳＩ回路図である。
【図２】マクロ間接続を記述したテーブル（表）の内容を示す図である。
【図３】ゲートの形状の例を示す図である。
【図４】ゲート情報が保存されているメモリの内容を示す図である。
【図５】検証結果の出力形式を示す図である。
【図６】本発明の実施の形態を示すブロック図である。
【図７】本発明の第１の実施の形態において、予め定義されているマクロ間接続が記述された表の内容を読込む動作を示すフロー図である。
【図８】本発明の第１の実施の形態において、検証対象の回路図を読込む動作を示すフロー図である。
【図９】本発明の第１の実施の形態において、検証結果の出力動作示すフロー図である。
【図１０】本発明の第２の実施の形態において、検証対象の回路図を読込む動作を示すフロー図である。
【図１１】本発明の第２の実施の形態において、予め定義されているマクロ間接続が記述された表の内容を読込む動作を示すフロー図である。
【図１２】本発明の第２の実施の形態において、検証結果の出力動作示すフロー図である。
【図１３】従来技術の一例を示すブロック図である。
【図１４】図１３のブロックの動作を示すフロー図である。
【図１５】従来技術の他の例を示すブロック図である。
【図１６】図１５のブロックの動作を示すフロー図である。
【符号の説明】
２０１ 検証対象
１００１ 接続関係の表
１００２ 検証結果
１００３ ゲート情報メモリ
１００４ マクロ間チェックプログラム
１００５，１００６ 入力装置
１００７ 出力装置
【発明の属する技術分野】
本発明はＬＳＩのマクロ間接続検証システム及びその方法並びに制御プログラム記録媒体に関し、特に階層設計手法を用いて階層的に設計されて、複数の回路ブロック（マクロ）から構成されるＬＳＩにおけるマクロ間の接続の正当性を検証するマクロ間接続検証方式に関するものである。
【０００２】
【従来の技術】
ＬＳＩの階層設計手法は、例えば、最下層の論理ゲートレベルを組み立ててセルレベルとし、このセルレベルを組み立ててマクロレベルとし、このマクロレベルを組み立ててチップレベルとしていくものである（図１参照）。この階層設計手法において、各レベルの組み立て時に、機能確認試験が実施されるが、この試験の一つにマクロ間接続の正当性を確認する試験がある。
【０００３】
従来のマクロ間接続の正当性を確認する方法としては、テストパタンを用いる方法や、特開平１０−３２６３０１号公報に開示されるような方法がある。前者のテストパタンを用いる方式では、ＬＳＩ設計時に設計した回路の動作が正しいか解析するために、それと相似であるように設計されたプログラムを用いてシミュレーションを行い、このシミュレーション出力結果が正しいことが確認できれば、マクロ間の接続も正しいとする方法である。
【０００４】
図１３はこのテストパタンを用いる方式の構成を示すブロック図である。図１３の２０１はマクロ間接続の正当性を確認しようとしている回路図であり、２０２は、ＬＳＩ設計時に設計した回路が正しいか解析するために、それと相似であるように設計されたプログラムであり、パソコンまたはワークステーション上で動作するものである。２０３は、検証対象が正しいか解析するためにシミュレータへ入力する信号である。この場合、ＬＳＩ内のマクロ間接続すべてを検証するパタンを作成するのは困難であり、作成できたとしても、膨大な工数が必要となる。
【０００５】
２０４はシミュレータを用いて検証対象にパタンを入力しシミュレーションを実行したときに出力される信号である。２０５は、検証を行おうとしている人間が出力パタンを目視により仕様通りに出力されているか確認するためのものであり、この場合、出力されるパタンは膨大な長さであるため、目視で確認するには膨大な工数が必要となる。２０６は、出力パタンをモニタした結果からマクロとマクロが仕様通りに接続されているかを示すものであって、表形式でファイルを作成するものである。
【０００６】
図１４は図１３に示したテストパタンを用いる方式の動作を示すフローチャートである。図１４に示すように、先ずＬＳＩ内のマクロ間接続全てを検証するパタンを作成し（ステップ３０１）、検証対象と入力パタンとをシミュレータに入力して（ステップ３０２）シミュレーションを実行する。シミュレーション結果を解析し（ステップ３０３）、検証対象が正しいか判断する（ステップ３０５）。もし、間違いがある場合、検証対象を修正し（ステップ３０４）、ステップ３０２からやり直すようになっている。
【０００７】
後者の特開平１０−３２６３０１号公報に開示されているＬＳＩ試験方式は、マクロ間接続を行っているネットリストのみを抽出し、そのネットリストを用いてシミュレーションを実行することで、マクロ間接続の正当性を検証する方法である。図１５はこのＬＳＩ試験方式の構成を示すブロック図であり、図１３と同等部分は同一符号にて示されている。図１５の２０１はマクロ間接続の正当性を確認しようとしている回路図であり、４０１は検証対象のマクロの入力端子を出力外部端子に、出力端子を入力外部端子に夫々置換えることにより、検証対象からネットリストのみを抽出するものである。
【０００８】
４０２は、マクロ間接続検証が簡単に行えるような信号を作成するものであり、例えば、各端子ごと時間的なズレを以てその論理が順次反転するようなテスト信号を作成する。２０２は、ＬＳＩ設計時に設計した回路が正しいか解析するために、それと相似であるように設計されたプログラムであり、パソコンまたはワークステーション上で動作するものである。４０３はシミュレータを用いて検証対象にパタンを入力してシミュレーションを実行したときに、出力される信号である。
【０００９】
４０４は検証を行おうとしている人間が、出力パタンを目視により仕様通りに出力されているか確認するためのものであり、出力されるパタンは単純なものであるため、テストパタンを用いて接続検証を行う場合（前者の従来技術の場合）より短い工数で確認可能である。２０６は、信号をモニタした結果からマクロとマクロが仕様通りに接続されているかを示すものであり、表形式でファイルを作成する。
【００１０】
図１６はこのＬＳＩ試験方式の動作を示すフローチャートである。図１６に示すように、先ずＬＳＩ内のマクロ間接続が簡単に検証可能なテストパタンを作成する（ステップ５０１）。検証対象のマクロの入力端子を出力外部端子に、出力端子を入力外部端子に夫々置換えることにより、検証対象からネットリストのみを抽出する（ステップ５０２）。ネットリストのみを抽出した回路図と簡単なテストパタンをシミュレータに入力し（ステップ５０３）、出力した結果を解析（ステップ５０４）することで、検証対象が正しいか判断する（ステップ５０６）。もし、間違いがある場合、検証対象を修正し（ステップ５０５）、ステップ５０２からやり直す。
【００１１】
【発明が解決しようとする課題】
図１３，１４にて説明した前者の従来技術においては、多大な工数が必要となることである。その理由は、各マクロの規模の増大からシミュレーション実行時間が増大し、またマクロ間接続数が非常に多くなっているため、上位マクロを検証するテストパタンの作成や解析が難しくなり、よって、多大の時間を要してしまうからである。
【００１２】
図１５，１６にて説明した後者の従来技術においては、検証対象を変更する工数が必要となることである。その理由は、検証対象からマクロ部分を取除き、ネットリストだけを抽出しなければならないためである。また、この後者の従来技術の問題点は、入力テストパタンを作成する工数が必要となることである。その理由は、シミュレーションを実行しマクロ間接続の正当性を検証するようになっているからである。
【００１３】
更にこの後者の従来技術の問題点は、出力パタンから検証対象が正しく接続されているか解析する工数が必要となることである。その理由は、シミュレーションを実行しマクロ間接続の正当性を確認する出力結果がパタン形式であるからである。
【００１４】
本発明の目的は、検証対象からネットリストだけを抽出する工数、テストパタンを作成する工数、出力パタンから検証対象が正しく接続されているか解析する工数等を必要とせず、マクロ間接続の正当性を短時間で行うことが可能なＬＳＩのマクロ間接続検証システム及びその方法並びに制御プログラム記録媒体を提供することである。
【００１５】
【課題を解決するための手段】
本発明によれば、複数の回路ブロックから構成されるＬＳＩにおける前記回路ブロック間の接続の正当性を検証する回路ブロック間接続検証システムであって、前記回路ブロック間の各接続関係が予め定義されて格納された接続関係テーブルと、検証対象のＬＳＩの回路情報を読込んで回路ブロック間の各接続関係を生成する検証対象回路ブロック間接続関係生成手段と、この生成された検証対象の回路ブロック間の各接続関係と、前記接続関係テーブルの対応する回路ブロック間の接続関係とを互いに比較してこれ等比較結果を出力する比較チェック手段とを含み、前記ＬＳＩを構成する各ゲートの入出力端子情報を予め格納したメモリを更に含み、前記検証対象回路ブロック間接続関係生成手段は、前記検証対象の回路にゲートが存在する場合、このゲートの入出力端子情報を前記メモリから読出してこの入出力端子情報に従って前記回路ブロック間の各接続関係を生成するようにしたことを特徴とする回路ブロック間接続検証システムが得られる。
【００１６】
本発明によれば、複数の回路ブロックから構成されるＬＳＩにおける前記回路ブロック間の接続の正当性を検証する回路ブロック間接続検証システムであって、前記回路ブロック間の各接続関係が予め定義されて格納された接続関係テーブルと、検証対象のＬＳＩの回路情報を読込んで回路ブロック間の各接続関係を生成する検証対象回路ブロック間接続関係生成手段と、この生成された検証対象の回路ブロック間の各接続関係と、前記接続関係テーブルの対応する回路ブロック間の接続関係とを互いに比較してこれ等比較結果を出力する比較チェック手段とを含み、前記検証対象回路ブロック間接続関係生成手段は、前記検証対象の回路にゲートが存在する場合、このゲートを飛び越して前記回路ブロック間の各接続関係を生成するようにしたことを特徴とする回路ブロック間接続検証システムが得られる。
【００１８】
本発明によれば、複数の回路ブロックから構成されるＬＳＩにおける前記回路ブロック間の接続の正当性を検証する回路ブロック間接続検証方法であって、予め定義されてテーブルに格納されている前記回路ブロック間の各接続関係を読込む第一のステップと、検証対象のＬＳＩの回路情報を読込んで回路ブロック間の各接続関係を生成する第二のステップと、この生成された検証対象の回路ブロック間の各接続関係と、前記テーブルから読込まれた対応する回路ブロック間の接続関係とを互いに比較してこれ等比較結果を出力する第三のステップとを含み、前記第二のステップにおいて、前記検証対象の回路にゲートが存在する場合、予めメモリに格納されている前記ゲートの入出力端子情報を読出してこの入出力端子情報に従って前記回路ブロック間の各接続関係を生成するようにしたことを特徴とする回路ブロック間接続検証方法が得られる。
【００１９】
本発明によれば、複数の回路ブロックから構成されるＬＳＩにおける前記回路ブロック間の接続の正当性を検証する回路ブロック間接続検証方法であって、予め定義されてテーブルに格納されている前記回路ブロック間の各接続関係を読込む第一のステップと、検証対象のＬＳＩの回路情報を読込んで回路ブロック間の各接続関係を生成する第二のステップと、この生成された検証対象の回路ブロック間の各接続関係と、前記テーブルから読込まれた対応する回路ブロック間の接続関係とを互いに比較してこれ等比較結果を出力する第三のステップとを含み、前記第二のステップにおいて、前記検証対象の回路にゲートが存在する場合、このゲートを飛び越して前記回路ブロック間の各接続関係を生成するようにしたことを特徴とする回路ブロック間接続検証方法が得られる。
【００２２】
本発明の作用を述べる。期待するマクロ間の接続が予め記述してあるテーブルと検証対象の回路とを比較することにより、マクロ間接続の正当性を検証しその検証結果を出力するものである。より具体的には、マクロ間の接続を予め定義してテーブルに格納しておき、この定義されたマクロ間の接続と、検証対象の対応するマクロ間の接続とを、マクロ間チェックプログラムを用いて比較し、検証対象が期待するとおりの接続になっているか検証した結果を記述ファイルにより出力するようになっている。
【００２３】
マクロ間接続検証を行うときに、マクロ間の接続を定義するテーブルと検証対象とを、マクロ間チェックプログラムを用いて比較し、検証対象がマクロ間の接続を表すテーブルとおりになっているか検証した結果を、ファイル形式で出力するようにしたので、検証対象からネットリストだけを抽出する工数や、テストパタンを作成する工数や、出力パタンから検証対象が正しく接続されているか解析する工数等を必要としない。よって、より短時間でマクロ間の接続の正当性が確認できる。
【００２４】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明の検証対象となる回路図であり、マクロ（回路ブロックまたはモジュール）Ａ、マクロＢ、マクロＣ、マクロＤ、ゲート１、ゲート２、１〜１’’’’は上位マクロの入力端子、２〜２’’’’’ は上位マクロの出力端子から構成されている。検証対象は、マクロとマクロとの間の接続や、マクロと外部端子との間の接続が、仕様通りに接続されているか確認することとする。尚、本例では、検証対象として回路図を使用しているが、その他にネットリスト（ＥＤＩＦファイルなど）、Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ （ＶＨＤＬファイルなど）等の回路情報を用いることができる。
【００２５】
図２は本発明で用いられる接続関係を表すテーブルの例である。図２において、６０１はマクロＡの出力端子ＡＯ＿１とマクロＢの入力端子ＢＩ＿１とが、６０２は外部端子１’’’とマクロＤの入力端子ＤＩ＿３とが、６０３はマクロＡの出力端子ＡＯ＿２とマクロＤの入力端子ＤＩ＿３とが、６０４はマクロＢの出力端子ＢＯ＿１と外聞端子２とが、６０５は外部端子１’’’’ とマクロＣの入力端子ＣＩと＿２が、夫々接続されていなければならないことを示している。
【００２６】
図３は本発明で用いられれているゲートの形状を表す図である。ここでは、簡単化のために本発明の検証対象である図１に示した回路図で用いられているゲート１（Ｆ３３２）及びゲート２（Ｆ１０１）のみを示す。
【００２７】
図４は本発明で用いられているゲートの情報が記述されているゲート情報メモリの内容である。図４は図３で示したゲートの形状から作成したものである。図４において、８０１は、ゲートＦ１０１の入力端子Ｈ０１からの信号が出力端子Ｎ０２に、８０２は、ゲートＦ３３２の入力端子Ｈ０１が出力端子Ｎ０１に、８０３は、ゲートＦ３３２の入力端子Ｈ０２が出力端子Ｎ０１に、夫々影響を及ぼすことを表している。尚、このゲート情報メモリは一度作成すれば良く、検証を行う度に毎回作成する必要はないものである。
【００２８】
図５は本発明で検証した結果を出力した表の一例を示している。図５において、９０１〜９０４は検証対象となる回路図と接続関係を表すテーブルの内容とが一致していることを表し、９０５は検証対象となる回路図と接続関係を表すテーブルの内容とが一致していないことを表している。
【００２９】
図６は本発明の実施の形態の構成を示すブロック図である。パソコンまたはワークステーション上で動作する本発明のマクロ間チェックプログラム１００４は、検証対象２０１（図１の回路図参照）と、予め作成していたゲート情報メモリ１００３（図４の内容参照）と、接続関係を表すテーブル（表）１００１（図２の内容参照）とを読込んで検証を行い、この検証結果１００２（図５の内容参照）を出力するものである。
【００３０】
次に、図７〜図９のフローチャートを参照して本実施の形態の動作について詳細に説明する。図７を参照すると、マクロ間の接続が記述してあるテーブルを一行読込む（ステップ１１０１）。この読込んだ部分から、検証対象の接続元や接続先を判断し（ステップ１１０２や１１０３）、接続元（ステップ１１０４）や接続先（ステップ１１０５）をメモリに保存する。
【００３１】
図８を参照すると、検証対象の回路図を読込む（ステップ１２０１）。この読込んだ回路図の中から図７のステップ１１０４で読込んだ接続元を見つけ出し、その端子から調査を開始する（ステップ１２０２）。接続元の端子から信号をたどり途中にゲートがあるか確認する（ステップ１２０３）。ゲートがある場合、ゲート情報メモリ１００３から接続先を調査する（ステップ１２０４）。この接続先から信号をたどりゲートがあるか確認を行う（ステップ１２０３）。これをゲート以外のマクロや外部端子にたどり着くまで繰り返す。マクロや外部端子があった場合、接続先を保存する（ステップ１２０６）。
【００３２】
図９を参照すると、マクロ間の接続が記述してあるテーブル（図７のステップ１１０４と１１０５）と検証対象の回路図（図８のステップ１２０２と１２０６）が一致しているか比較を行う（ステップ１３０１）。比較の結果、同じものだった場合ＯＫと出力し、一致しない場合ＮＧと出力する（図５の内容参照）。
【００３３】
図９のステップ１３０２において、マクロ間の接続が記述してあるテーブルを最後まで読込んだか判断する。最後まで読み終わった場合には終了となり、読み終わらない場合には最初（図７のステップ１１０１）から繰り返す。
【００３４】
次に、具体的な実施例を用いて本実施の形態の動作を説明する。図２の６０３の場合について説明する。図７に示すように、マクロ間の接続が記述してあるテーブルから一行（図２の６０３）読込みを行う。その結果、マクロＡの出力端子ＡＯ＿２と、マクロＤの入力端子ＤＩ＿３とが接続されているか、検証を実行する。
【００３５】
図８に示すように、検証対象の回路図（図１）を読込む。マクロ間の接続が記述してある表から読込んだ接続元（マクロＡの出力端子ＡＯ＿２）から調査を開始し、信号をたどるとゲート１がある。ゲート情報メモリ（図４の８０２）から入力端子（Ｈ０１）と出力端子（Ｎ０１）の関係を読込む。ゲート１の出力端子から信号をたどると接続先はマクロＤの入力端子ＤＩ＿３であることがわかる。
【００３６】
図９に示すように、マクロ間の接続が記述してある表から読込んだ接続元と接続先とは、マクロＡの出力端子ＡＯ＿２とマクロＤの入力端子ＤＩ＿３とであり、回路図から読込んだ接続元と接続先とは、マクロＡの出力端子ＡＯ＿２とマクロＤの入力端子ＤＩ＿３とである。よって、検証結果をＯＫと出力する（図５の９０３）。この動作をマクロ間の接続が記述してある表の最後まで繰り返す。
【００３７】
次に、本発明の第２の実施の形態について図１０〜図１２のフローチャートを参照して詳細に説明する。第１の実施の形態では、マクロ間の接続が記述してある表を基準に、回路図と比較を行いつつ検証を行っているが、この第２の実施の形態では、検証対象の回路図を基準に、全ての接続の調査が終わってから、マクロ間の接続が記述してある表と比較を行うものである。
【００３８】
図１０を参照すると、検証対象の回路図を読込む（ステップ１４０１）。この読込んだ回路図からマクロを検索し（ステップ１４０２）、そのマクロの中に端子があればその端子を接続元の端子とする（ステップ１４０３）。接続元の端子から信号をたどり途中にゲートがあるか確認する（ステップ１４０４）。ゲートがある場合、ゲート情報メモリから接続先を調査する（ステップ１４０５）。この接続先から信号をたどりゲート以外のマクロや外部端子にたどり着くまで繰り返し、たどり着いたマクロや外部端子を接続先の端子とする。接続元の端子と接続先の端子を保存する（ステップ１４１０）。この動作を未検索マクロや端子が無くなるまで繰り返す（ステップ１４０８，１４０９）。
【００３９】
図１１を参照すると、マクロ間の接続が記述してある表を一行読込む（ステップ１５０１）。この読込んだ部分から検証対象の接続元や接続先を判断し（ステップ１５０２や１５０３）、接続元（ステップ１５０４）や、接続先（ステップ１５０５）の端子を読込む。接続元の端子と接続先の端子とを保存する（ステップ１５０７）。この動作を表の最後まで繰り返す（ステップ１５０６）。
【００４０】
図１２を参照すると、検証対象の接続元端子と接続先端子（図１０のステップ１４１０）とマクロ間の接続が記述してある表の接続元端子と接続先端子（図１１のステップ１５０７）とを比較し（ステップ１６０１）、その結果を出力する。
【００４１】
次に、具体的な実施例を用いて本発明の第２の実施の形態について説明する。図１０に示すように、検証対象の回路図（図１参照）を読込み（図１０のステップ１４０１）、検証対象のマクロをマクロＡとする（図１０のステップ１４０２）。マクロＡの中から接続元の端子をＡＯ＿１とする（図１０のステップ１４０３）。接続元から信号をたどりマクロ間にゲートが無い（図１０のステップ１４０４）ことを確認し、接続先はマクロＢの入力端子ＢＩ＿１となる（図１０のステップ１４０７）。この動作を全端子（ＡＯ＿１〜ＡＯ＿４）、全マクロ（マクロＡ〜マクロＤ）について調査する（図１０のステップ１４０８，１４０９）。
【００４２】
図１１に示すように、マクロ間の接続が記述してある表を読込み（ステップ１５０１）、接続元の端子（マクロＡの出力端子ＡＯ＿１）と接続先の端子（マクロＢの入力端子ＢＩ＿１）とを保存する（ステップ１５０７）。この動作を表の最後まで繰り返す（ステップ１５０６）。
【００４３】
図１２に示すように、回路図から調査した接続元（マクロＡの出力端子ＡＯ＿１）と接続先（マクロＢの入力端子ＢＩ＿１）と、マクロ間の接続が記述してある表から調査した接続元（マクロＡの出力端子ＡＯ＿１）と接続先（マクロＢの入力端子ＢＩ＿１）とを比較し（ステップ１６０１）、同じであるので、ＯＫと出力する。
【００４４】
次に、第３の実施の形態について説明する。上記の第２の実施の形態では、ゲートが存在する場合に、ゲート情報メモリ１００３（図６参照）の内容を参照する様にしたが、この第３の実施の形態では、ゲート情報メモリを用意せず、ゲートを飛び越える検証を可能とするものである。図３のＦ１０１は入力端子や出力端子が一つずつであるので、Ｈ０１入力端子からの信号はＮ０１出力端子へ影響を及ぼすことが必然である。また、図３のＦ３３２は入力端子が２つであるが、出力端子は一つであるので、Ｈ０１入力端子やＨ０２入力端子からの信号は、Ｎ０１出力端子へ影響を及ぼす。従って、出力端子が一つの場合には、ゲート情報メモリは必要とはせず、当該ゲートを飛び越しての検証が可能となって、メモリ容量の削減が可能となるのである。
【００４５】
尚、図６に示したマクロ間チェックプログラムは、上述した様に、コンピュータ等の情報処理装置上で動作するソフトウェアであり、図示せぬ記録媒体に格納されているものを使用することができるものである。
【００４６】
【発明の効果】
以上述べた様に、本発明によれば、予め定義して作成したマクロ間接続テーブルの内容と、検証対象の回路のマクロ間接続とを互いに対応するもの同士を比較する様にしたので、検証対象からネットリストだけを抽出する工数、テストパタンを作成する工数、出力パタンから検証対象が正しく接続されているか解析する工数等を全く必要とすることなく、マクロ間接続の正当性を短時間で行うことが可能になるという効果がある。
【図面の簡単な説明】
【図１】検証対象となる複数のマクロで構成された最上位マクロを示すＬＳＩ回路図である。
【図２】マクロ間接続を記述したテーブル（表）の内容を示す図である。
【図３】ゲートの形状の例を示す図である。
【図４】ゲート情報が保存されているメモリの内容を示す図である。
【図５】検証結果の出力形式を示す図である。
【図６】本発明の実施の形態を示すブロック図である。
【図７】本発明の第１の実施の形態において、予め定義されているマクロ間接続が記述された表の内容を読込む動作を示すフロー図である。
【図８】本発明の第１の実施の形態において、検証対象の回路図を読込む動作を示すフロー図である。
【図９】本発明の第１の実施の形態において、検証結果の出力動作示すフロー図である。
【図１０】本発明の第２の実施の形態において、検証対象の回路図を読込む動作を示すフロー図である。
【図１１】本発明の第２の実施の形態において、予め定義されているマクロ間接続が記述された表の内容を読込む動作を示すフロー図である。
【図１２】本発明の第２の実施の形態において、検証結果の出力動作示すフロー図である。
【図１３】従来技術の一例を示すブロック図である。
【図１４】図１３のブロックの動作を示すフロー図である。
【図１５】従来技術の他の例を示すブロック図である。
【図１６】図１５のブロックの動作を示すフロー図である。
【符号の説明】
２０１ 検証対象
１００１ 接続関係の表
１００２ 検証結果
１００３ ゲート情報メモリ
１００４ マクロ間チェックプログラム
１００５，１００６ 入力装置
１００７ 出力装置
Claims (4)
- 複数の回路ブロックから構成されるＬＳＩにおける前記回路ブロック間の接続の正当性を検証する回路ブロック間接続検証システムであって、前記回路ブロック間の各接続関係が予め定義されて格納された接続関係テーブルと、検証対象のＬＳＩの回路情報を読込んで回路ブロック間の各接続関係を生成する検証対象回路ブロック間接続関係生成手段と、この生成された検証対象の回路ブロック間の各接続関係と、前記接続関係テーブルの対応する回路ブロック間の接続関係とを互いに比較してこれ等比較結果を出力する比較チェック手段とを含み、
前記ＬＳＩを構成する各ゲートの入出力端子情報を予め格納したメモリを更に含み、前記検証対象回路ブロック間接続関係生成手段は、前記検証対象の回路にゲートが存在する場合、このゲートの入出力端子情報を前記メモリから読出してこの入出力端子情報に従って前記回路ブロック間の各接続関係を生成するようにしたことを特徴とする回路ブロック間接続検証システム。 - 複数の回路ブロックから構成されるＬＳＩにおける前記回路ブロック間の接続の正当性を検証する回路ブロック間接続検証システムであって、前記回路ブロック間の各接続関係が予め定義されて格納された接続関係テーブルと、検証対象のＬＳＩの回路情報を読込んで回路ブロック間の各接続関係を生成する検証対象回路ブロック間接続関係生成手段と、この生成された検証対象の回路ブロック間の各接続関係と、前記接続関係テーブルの対応する回路ブロック間の接続関係とを互いに比較してこれ等比較結果を出力する比較チェック手段とを含み、
前記検証対象回路ブロック間接続関係生成手段は、前記検証対象の回路にゲートが存在する場合、このゲートを飛び越して前記回路ブロック間の各接続関係を生成するようにしたことを特徴とする回路ブロック間接続検証システム。 - 複数の回路ブロックから構成されるＬＳＩにおける前記回路ブロック間の接続の正当性を検証する回路ブロック間接続検証方法であって、予め定義されてテーブルに格納されている前記回路ブロック間の各接続関係を読込む第一のステップと、検証対象のＬＳＩの回路情報を読込んで回路ブロック間の各接続関係を生成する第二のステップと、この生成された検証対象の回路ブロック間の各接続関係と、前記テーブルから読込まれた対応する回路ブロック間の接続関係とを互いに比較してこれ等比較結果を出力する第三のステップとを含み、
前記第二のステップにおいて、前記検証対象の回路にゲートが存在する場合、予めメモリに格納されている前記ゲートの入出力端子情報を読出してこの入出力端子情報に従って前記回路ブロック間の各接続関係を生成するようにしたことを特徴とする回路ブロック間接続検証方法。 - 複数の回路ブロックから構成されるＬＳＩにおける前記回路ブロック間の接続の正当性を検証する回路ブロック間接続検証方法であって、予め定義されてテーブルに格納されている前記回路ブロック間の各接続関係を読込む第一のステップと、検証対象のＬＳＩの回路情報を読込んで回路ブロック間の各接続関係を生成する第二のステップと、この生成された検証対象の回路ブロック間の各接続関係と、前記テーブルから読込まれた対応する回路ブロック間の接続関係とを互いに比較してこれ等比較結果を出力する第三のステップとを含み、
前記第二のステップにおいて、前記検証対象の回路にゲートが存在する場合、このゲートを飛び越して前記回路ブロック間の各接続関係を生成するようにしたことを特徴とする回路ブロック間接続検証方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14746599A JP3586587B2 (ja) | 1999-05-27 | 1999-05-27 | Ｌｓｉの回路ブロック間接続検証システム及びその方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14746599A JP3586587B2 (ja) | 1999-05-27 | 1999-05-27 | Ｌｓｉの回路ブロック間接続検証システム及びその方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000340660A JP2000340660A (ja) | 2000-12-08 |
| JP3586587B2 true JP3586587B2 (ja) | 2004-11-10 |
Family
ID=15431001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14746599A Expired - Fee Related JP3586587B2 (ja) | 1999-05-27 | 1999-05-27 | Ｌｓｉの回路ブロック間接続検証システム及びその方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3586587B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5618768B2 (ja) | 2010-11-01 | 2014-11-05 | 富士通株式会社 | 接続検証方法、その記憶媒体、及び、接続検証装置 |
-
1999
- 1999-05-27 JP JP14746599A patent/JP3586587B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000340660A (ja) | 2000-12-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040209 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040406 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040607 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070813 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080813 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080813 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080813 Year of fee payment: 4 |
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| R350 | Written notification of registration of transfer |
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|
| LAPS | Cancellation because of no payment of annual fees |