JP2990813B2 - 故障シミュレーション方法 - Google Patents
故障シミュレーション方法Info
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- JP2990813B2 JP2990813B2 JP3024277A JP2427791A JP2990813B2 JP 2990813 B2 JP2990813 B2 JP 2990813B2 JP 3024277 A JP3024277 A JP 3024277A JP 2427791 A JP2427791 A JP 2427791A JP 2990813 B2 JP2990813 B2 JP 2990813B2
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- failure
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Description
【０００１】
【産業上の利用分野】本発明は故障シミュレーション方
法に関し、特に回路を回路構成素子ごとにレベル付けし
て故障のシミュレーションを行う故障シミュレーション
方法に関する。
法に関し、特に回路を回路構成素子ごとにレベル付けし
て故障のシミュレーションを行う故障シミュレーション
方法に関する。
【０００２】
【従来の技術】従来、この種の故障シミュレーション方
法は、回路構成素子の接続に沿って故障シミュレーショ
ンが行われていた。
法は、回路構成素子の接続に沿って故障シミュレーショ
ンが行われていた。
【０００３】参考文献としては、メルビン エー ブリ
ューワ（Ｍｅｌｖｉｎ Ａ．Ｂｒｅｕｅｒ）及び アー
サー デー フリードマン（Ａｒｔｈｕｒ Ｄ．Ｆｒｉ
ｅｄｍａｎ），ダイアゴノシス アンド リライアブル
デザイン オブ ディジタル システム（Ｄｉａｇｎ
ｏｓｉｓ ＆ Ｒｅｌｉａｂｌｅ Ｄｅｓｉｇｎ ｏｆ
Ｄｉｇｉｔａｌ Ｓｙｓｔｅｍｓ），コンピュータ
サイエンス プレスインコーポレーション（Ｃｏｍｐｕ
ｔｅｒ Ｓｃｉｅｎｃｅ Ｐｒｅｓｓ，ＩＮＣ．），第
２２４頁〜第２４１頁，１９７６年がある。
ューワ（Ｍｅｌｖｉｎ Ａ．Ｂｒｅｕｅｒ）及び アー
サー デー フリードマン（Ａｒｔｈｕｒ Ｄ．Ｆｒｉ
ｅｄｍａｎ），ダイアゴノシス アンド リライアブル
デザイン オブ ディジタル システム（Ｄｉａｇｎ
ｏｓｉｓ ＆ Ｒｅｌｉａｂｌｅ Ｄｅｓｉｇｎ ｏｆ
Ｄｉｇｉｔａｌ Ｓｙｓｔｅｍｓ），コンピュータ
サイエンス プレスインコーポレーション（Ｃｏｍｐｕ
ｔｅｒ Ｓｃｉｅｎｃｅ Ｐｒｅｓｓ，ＩＮＣ．），第
２２４頁〜第２４１頁，１９７６年がある。
【０００４】
【発明が解決しようとする課題】上述した従来の故障シ
ミュレーション方法は、回路構成素子の接続に沿って行
われるため、シミュレーションの時系列管理が必要であ
り、処理自体も直列的に行われる。このため、組み合せ
回路でも同一の素子が複数回実行されることもあり、大
規模回路において処理時間がかかるという欠点を有して
いる。
ミュレーション方法は、回路構成素子の接続に沿って行
われるため、シミュレーションの時系列管理が必要であ
り、処理自体も直列的に行われる。このため、組み合せ
回路でも同一の素子が複数回実行されることもあり、大
規模回路において処理時間がかかるという欠点を有して
いる。
【０００５】本発明の目的は、大規模回路の故障シミュ
レーションを短時間で実行することができる故障シミュ
レーション方法を提供することにある。
レーションを短時間で実行することができる故障シミュ
レーション方法を提供することにある。
【０００６】
【課題を解決するための手段】 第１の発明の故障シミ
ュレーション方法は、（Ａ）回路に用いられている素子
をＡＮＤゲート及びＯＲゲートを含む組合せ素子とフリ
ップフロップを含む順序素子とに分け、前記回路の入力
端子から前記順序素子であるフリップフロップに向っ
て、レベル付けするレベル付けステップ、（Ｂ）前記レ
ベル付けした回路を入力し、入力された前記回路の入力
端子に、あらかじめ格納されたテスト・パターンを順次
取り出して該当個所に設定するテスト・パターン設定ス
テップ、（Ｃ）前記テスト・パターンをもとにレベル単
位にまとめて故障シミュレーションを行う故障シミュレ
ーションステップ、（Ｄ）前記故障シミュレーションが
行われるレベルが最終のフリップフロップまで進んだら
伝播故障を検出する伝播故障検出ステップ、（Ｅ）前記
伝播故障検出ステップで検出された故障を削除する故障
削除ステップとを備え、前記順序素子に読み書き可能な
メモリ素子が含まれる場合、前記メモリ素子を見かけ上
２つの素子、すなわち読み出し側素子と書き込み側素子
とに分け、前記読み出し側素子はメモリ素子を分割する
前に行われたレベル付けにおけるメモリ素子のレベルに
設定し、前記書き込み側素子は最終レベルに設定して、
最後に書き込みを行うように構成されている。
ュレーション方法は、（Ａ）回路に用いられている素子
をＡＮＤゲート及びＯＲゲートを含む組合せ素子とフリ
ップフロップを含む順序素子とに分け、前記回路の入力
端子から前記順序素子であるフリップフロップに向っ
て、レベル付けするレベル付けステップ、（Ｂ）前記レ
ベル付けした回路を入力し、入力された前記回路の入力
端子に、あらかじめ格納されたテスト・パターンを順次
取り出して該当個所に設定するテスト・パターン設定ス
テップ、（Ｃ）前記テスト・パターンをもとにレベル単
位にまとめて故障シミュレーションを行う故障シミュレ
ーションステップ、（Ｄ）前記故障シミュレーションが
行われるレベルが最終のフリップフロップまで進んだら
伝播故障を検出する伝播故障検出ステップ、（Ｅ）前記
伝播故障検出ステップで検出された故障を削除する故障
削除ステップとを備え、前記順序素子に読み書き可能な
メモリ素子が含まれる場合、前記メモリ素子を見かけ上
２つの素子、すなわち読み出し側素子と書き込み側素子
とに分け、前記読み出し側素子はメモリ素子を分割する
前に行われたレベル付けにおけるメモリ素子のレベルに
設定し、前記書き込み側素子は最終レベルに設定して、
最後に書き込みを行うように構成されている。
【０００７】 また、第２の発明の故障シミュレーショ
ン方法は、（Ａ）回路に用いられている素子をＡＮＤゲ
ート及びＯＲゲートを含む組合せ素子とフリップフロッ
プを含む順序素子とに分け、前記順序素子であるフリッ
プフロップから前記回路の出力端子に向って、レベル付
けするレベル付けステップ、（Ｂ）前記レベル付けした
回路を入力し、入力された前記回路のフリップフロップ
に、あらかじめ格納されたテスト・パターンを順次取り
出して該当個所に設定するテスト・パターン設定ステッ
プ、（Ｃ）前記テスト・パターンをもとにレベル単位に
まとめて故障シミュレーションを行う故障シミュレーシ
ョンステップ、（Ｄ）前記故障シミュレーションが行わ
れるレベルが最終の出力端子まで進んだら伝播故障を検
出する伝播故障検出ステップ、（Ｅ）前記伝播故障検出
ステップで検出された故障を削除する故障削除ステッ
プ、とを備え、前記順序素子に読み書き可能なメモリ素
子が含まれる場合、前記メモリ素子を見かけ上２つの素
子、すなわち読み出し側素子と書き込み側素子とに分
け、前記読み出し側素子はメモリ素子を分割する前に行
われたレベル付けにおけるメモリ素子のレベルに設定
し、前記書き込み側素子は最終レベルに設定して、最後
に書き込みを行うように構成されている。
ン方法は、（Ａ）回路に用いられている素子をＡＮＤゲ
ート及びＯＲゲートを含む組合せ素子とフリップフロッ
プを含む順序素子とに分け、前記順序素子であるフリッ
プフロップから前記回路の出力端子に向って、レベル付
けするレベル付けステップ、（Ｂ）前記レベル付けした
回路を入力し、入力された前記回路のフリップフロップ
に、あらかじめ格納されたテスト・パターンを順次取り
出して該当個所に設定するテスト・パターン設定ステッ
プ、（Ｃ）前記テスト・パターンをもとにレベル単位に
まとめて故障シミュレーションを行う故障シミュレーシ
ョンステップ、（Ｄ）前記故障シミュレーションが行わ
れるレベルが最終の出力端子まで進んだら伝播故障を検
出する伝播故障検出ステップ、（Ｅ）前記伝播故障検出
ステップで検出された故障を削除する故障削除ステッ
プ、とを備え、前記順序素子に読み書き可能なメモリ素
子が含まれる場合、前記メモリ素子を見かけ上２つの素
子、すなわち読み出し側素子と書き込み側素子とに分
け、前記読み出し側素子はメモリ素子を分割する前に行
われたレベル付けにおけるメモリ素子のレベルに設定
し、前記書き込み側素子は最終レベルに設定して、最後
に書き込みを行うように構成されている。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の故障シミュレーション方法
の一実施例の動作の流れを示すフローチャートである。
の一実施例の動作の流れを示すフローチャートである。
【００１０】本実施例の故障シミュレーション方法は、
図１に示すように、回路全体を組合せ素子と順序素子に
分け、入力端子からフリップフロップに向って、または
フリップフロップから出力端子に向ってレベル付けする
レベル付けステップ、レベル付けした回路を入力し、入
力端子またはフリップフロップに、あらかじめ格納され
たテスト・パターンを順次取り出し、該当個所に設定す
るテスト・パターン設定ステップ、テスト・パターンを
もとにレベル単位にまとめて故障シミュレーションを行
う故障シミュレーションステップ、レベルが最終の出力
端子またはフリップフロップまで進んだら伝播故障を検
出する伝播故障検出ステップ、伝播故障検出ステップで
検出された故障を削除する故障削除ステップから構成さ
れている。
図１に示すように、回路全体を組合せ素子と順序素子に
分け、入力端子からフリップフロップに向って、または
フリップフロップから出力端子に向ってレベル付けする
レベル付けステップ、レベル付けした回路を入力し、入
力端子またはフリップフロップに、あらかじめ格納され
たテスト・パターンを順次取り出し、該当個所に設定す
るテスト・パターン設定ステップ、テスト・パターンを
もとにレベル単位にまとめて故障シミュレーションを行
う故障シミュレーションステップ、レベルが最終の出力
端子またはフリップフロップまで進んだら伝播故障を検
出する伝播故障検出ステップ、伝播故障検出ステップで
検出された故障を削除する故障削除ステップから構成さ
れている。
【００１１】次に、動作を説明する。
【００１２】図２は、図１の故障シミュレーション方法
の対象となる元の回路を示す回路図であり、図３は図２
の回路をレベル付けし、レベル単位にソートした状態を
示す図である。
の対象となる元の回路を示す回路図であり、図３は図２
の回路をレベル付けし、レベル単位にソートした状態を
示す図である。
【００１３】図２において、１０〜２０は入力端子、２
１〜２８，３０〜３２は基本素子、４１，４２はフリッ
プフロップ（Ｆ／Ｆ）、４３は出力端子、１０１〜１２
４は信号線である。
１〜２８，３０〜３２は基本素子、４１，４２はフリッ
プフロップ（Ｆ／Ｆ）、４３は出力端子、１０１〜１２
４は信号線である。
【００１４】図３において、入力端子１０〜２０が「レ
ベル１」であり、フリップフロップ４１，４２及び出力
端子４３が「レベル４」である。「レベル２」には、基
本素子２１〜２８が、「レベル３」には、基本素子３０
〜３２が割り当てられる（ステップ１）。
ベル１」であり、フリップフロップ４１，４２及び出力
端子４３が「レベル４」である。「レベル２」には、基
本素子２１〜２８が、「レベル３」には、基本素子３０
〜３２が割り当てられる（ステップ１）。
【００１５】次に、本発明の方法を用いて故障シミュレ
ーションが行われる様子を、図４に示す例を用いて説明
する。
ーションが行われる様子を、図４に示す例を用いて説明
する。
【００１６】図４（ａ）は、入力端子１０〜１４から出
力端子４０に至る組み合せ回路、２１，２２はＡＮＤゲ
ート、３０はＯＲゲートである。レベルは「レベル１」
から「レベル４」までとなる。
力端子４０に至る組み合せ回路、２１，２２はＡＮＤゲ
ート、３０はＯＲゲートである。レベルは「レベル１」
から「レベル４」までとなる。
【００１７】図４（ａ）において、Ｐ1 〜Ｐ5 はあらか
じめ格納されたテスト・パターンであり、ｆ1 〜ｆ10
は、本回路に定義された「０−縮退故障」，「１−縮退
故障」である。すなわち、ｆ1 ，ｆ4 ，ｆ7 ，ｆ8 ，ｆ
9 は「０−縮退故障」であり、ｆ2 ，ｆ3 ，ｆ5 ，ｆ
6 ，ｆ10は「１−縮退故障」である。故障シミュレーシ
ョンは次のように行われる。
じめ格納されたテスト・パターンであり、ｆ1 〜ｆ10
は、本回路に定義された「０−縮退故障」，「１−縮退
故障」である。すなわち、ｆ1 ，ｆ4 ，ｆ7 ，ｆ8 ，ｆ
9 は「０−縮退故障」であり、ｆ2 ，ｆ3 ，ｆ5 ，ｆ
6 ，ｆ10は「１−縮退故障」である。故障シミュレーシ
ョンは次のように行われる。
【００１８】まず、格納されたテスト・パターンよりＰ
1 を取り出し、「レベル１」の該当入力端子に設定する
（ステップ２）。「レベル１」は入力端子で、ここに定
義されている故障はないので、正論理シミュレーション
のみ行われて、その結果は「レベル２」のゲート２１，
２２に伝播する。ゲート２１，２２には、ｆ1 〜ｆ3，
ｆ4 〜ｆ6 の故障が定義されているので、正論理シミュ
レーションと故障シミュレーションとがゲート２１，２
２で同時に行われ、その結果、テスト・パターンＰ1 で
検出される故障ｆ2 ，ｆ6 が「レベル３」のゲート３０
に伝播する。この様子は、図５に示される。「レベル
３」のゲート３０では、伝播してきた故障ｆ2 ，ｆ6
と、ゲート３０に定義された故障ｆ7 〜ｆ10を故障シミ
ュレーションでシミュレーションする（ステップ３）。
その結果、ｆ2 ，ｆ6 ，ｆ10の故障が出力端子４０に伝
播し、これらの故障が検出される（ステップ４）。図６
はこの様子を示している。そして、検出されたｆ2 ，ｆ
6 ，ｆ10は、定義された故障から削除される（ステップ
５）。
1 を取り出し、「レベル１」の該当入力端子に設定する
（ステップ２）。「レベル１」は入力端子で、ここに定
義されている故障はないので、正論理シミュレーション
のみ行われて、その結果は「レベル２」のゲート２１，
２２に伝播する。ゲート２１，２２には、ｆ1 〜ｆ3，
ｆ4 〜ｆ6 の故障が定義されているので、正論理シミュ
レーションと故障シミュレーションとがゲート２１，２
２で同時に行われ、その結果、テスト・パターンＰ1 で
検出される故障ｆ2 ，ｆ6 が「レベル３」のゲート３０
に伝播する。この様子は、図５に示される。「レベル
３」のゲート３０では、伝播してきた故障ｆ2 ，ｆ6
と、ゲート３０に定義された故障ｆ7 〜ｆ10を故障シミ
ュレーションでシミュレーションする（ステップ３）。
その結果、ｆ2 ，ｆ6 ，ｆ10の故障が出力端子４０に伝
播し、これらの故障が検出される（ステップ４）。図６
はこの様子を示している。そして、検出されたｆ2 ，ｆ
6 ，ｆ10は、定義された故障から削除される（ステップ
５）。
【００１９】次に、テスト・パターンＰ2 を用いて同様
に「レベル１」から「レベル４」まで行われる。このテ
スト・パターンではｆ3 ，ｆ5 が検出される。同様にし
てテスト・パターンＰ3 〜Ｐ5 も行われ、それぞれ故障
が検出される。すべてのテスト・パターンが終了したか
否かが判定された後（ステップ６）、シミュレーション
が終了する。このテスト・パターンに対する正解値と、
検出された故障との関係は、図４（ｂ）に示される。
に「レベル１」から「レベル４」まで行われる。このテ
スト・パターンではｆ3 ，ｆ5 が検出される。同様にし
てテスト・パターンＰ3 〜Ｐ5 も行われ、それぞれ故障
が検出される。すべてのテスト・パターンが終了したか
否かが判定された後（ステップ６）、シミュレーション
が終了する。このテスト・パターンに対する正解値と、
検出された故障との関係は、図４（ｂ）に示される。
【００２０】次に、フリップフロップで故障が検出され
る例について、図７を用いて説明する。
る例について、図７を用いて説明する。
【００２１】図７（ａ）は、図２のフリップフロップま
での回路にスキャンイン・アウト回路を付加したもので
ある。
での回路にスキャンイン・アウト回路を付加したもので
ある。
【００２２】図７（ａ）において、ＳＩはスキャンイン
端子、ＳＯはスキャンアウト端子である。点線は信号線
である。フリップフロップ４１，４２において、ＭＳは
マスターセット、ＭＲはマスターリセット、ＣＬはクロ
ックを示し、簡単化のためＭＳ，ＭＲは稼働状態（論理
値‘１’でクランプ）、クロックは論理値‘１’レベル
でデータを取り込むものとする。フリップフロップにス
キャン機能を有するものは故障検出がフリップフロップ
で可能であるので、フリップフロップまで故障シミュレ
ーションを行えばよい。
端子、ＳＯはスキャンアウト端子である。点線は信号線
である。フリップフロップ４１，４２において、ＭＳは
マスターセット、ＭＲはマスターリセット、ＣＬはクロ
ックを示し、簡単化のためＭＳ，ＭＲは稼働状態（論理
値‘１’でクランプ）、クロックは論理値‘１’レベル
でデータを取り込むものとする。フリップフロップにス
キャン機能を有するものは故障検出がフリップフロップ
で可能であるので、フリップフロップまで故障シミュレ
ーションを行えばよい。
【００２３】図７で、Ｐ1 〜Ｐ5 はテスト・パターン、
ｆ1 〜ｆ19は定義された故障である。故障シミュレーシ
ョンは、まずあらかじめ格納されたテスト・パターンよ
りパターンを取り出し「レベル１」の入力端子に設定す
る。「レベル１」では、正シミュレーションを実行し、
その結果を「レベル２」のゲート２１〜２４に伝播す
る。「レベル２」では、ゲート２１からゲート２４に定
義された故障ｆ1 〜ｆ6，ｆ11〜ｆ16をシミュレーショ
ンする。ここで正解値と異る故障は、「レベル３」のゲ
ート３０，３１へ伝播する。
ｆ1 〜ｆ19は定義された故障である。故障シミュレーシ
ョンは、まずあらかじめ格納されたテスト・パターンよ
りパターンを取り出し「レベル１」の入力端子に設定す
る。「レベル１」では、正シミュレーションを実行し、
その結果を「レベル２」のゲート２１〜２４に伝播す
る。「レベル２」では、ゲート２１からゲート２４に定
義された故障ｆ1 〜ｆ6，ｆ11〜ｆ16をシミュレーショ
ンする。ここで正解値と異る故障は、「レベル３」のゲ
ート３０，３１へ伝播する。
【００２４】「レベル３」では伝播してきた故障と、も
ともと定義されていた故障に対してシミュレーションす
る。「レベル３」で正解値と異る故障は、「レベル４」
へ伝播する。「レベル４」のフリップフロップでは最終
レベルであるので、ここで故障検出が行われる。本例で
は、テスト・パターンＰ1 で、ｆ2 ，ｆ6 ，ｆ10，
ｆ12，ｆ16，ｆ19の故障検出が行われる。このテスト・
パターンに対する正解値と、検出された故障との関係
は、図７（ｂ）に示される。以降の処理は、前例の図４
〜図６と同様である。
ともと定義されていた故障に対してシミュレーションす
る。「レベル３」で正解値と異る故障は、「レベル４」
へ伝播する。「レベル４」のフリップフロップでは最終
レベルであるので、ここで故障検出が行われる。本例で
は、テスト・パターンＰ1 で、ｆ2 ，ｆ6 ，ｆ10，
ｆ12，ｆ16，ｆ19の故障検出が行われる。このテスト・
パターンに対する正解値と、検出された故障との関係
は、図７（ｂ）に示される。以降の処理は、前例の図４
〜図６と同様である。
【００２５】フリップフロップにスキャン機能がない図
２に示すような回路においても、同様の手続きで故障シ
ミュレーションが行われる。
２に示すような回路においても、同様の手続きで故障シ
ミュレーションが行われる。
【００２６】図４〜図７において、途中のレベルで正論
理イベントまたは故障イベントがなくなったら、残りの
処理を行わずテスト・パターンの取り出し処理から行
う。例えば、図７の「レベル３」で正または故障の伝播
がなくなったら、次の「レベル４」の処理に進まずにテ
スト・パターン設定ステップにもどって処理を行う。
理イベントまたは故障イベントがなくなったら、残りの
処理を行わずテスト・パターンの取り出し処理から行
う。例えば、図７の「レベル３」で正または故障の伝播
がなくなったら、次の「レベル４」の処理に進まずにテ
スト・パターン設定ステップにもどって処理を行う。
【００２７】回路内にＲＡＭのような読み書き可能なメ
モリ素子を含む場合は、この素子を見かけ上２つの素子
（読み出し素子と書き込み素子）に分け、読み出し側素
子は本来のレベル付けされた位置に、書き込み側素子は
最終のフリップフロップと同一レベルに設定して、メモ
リのアドレス、データが安定した後書き込むようにす
る。この様子は、図８及び図９に示されている。図８は
本来の回路であり、ここでのメモリ素子を見かけ上２つ
に分け、読み出し用１００、書き込み用１０１に分けて
シミュレーションする。このようにすると、ＲＡＭのデ
ータに「レベル５」からのデータが入ってくるような場
合も、誤動作を回避することができる。
モリ素子を含む場合は、この素子を見かけ上２つの素子
（読み出し素子と書き込み素子）に分け、読み出し側素
子は本来のレベル付けされた位置に、書き込み側素子は
最終のフリップフロップと同一レベルに設定して、メモ
リのアドレス、データが安定した後書き込むようにす
る。この様子は、図８及び図９に示されている。図８は
本来の回路であり、ここでのメモリ素子を見かけ上２つ
に分け、読み出し用１００、書き込み用１０１に分けて
シミュレーションする。このようにすると、ＲＡＭのデ
ータに「レベル５」からのデータが入ってくるような場
合も、誤動作を回避することができる。
【００２８】図８及び図９では、「レベル５」から「レ
ベル４」へ帰還ループが存在するが、本方法では「レベ
ル５」を実行後、正または故障イベントがある場合は、
「レベル４」にもどって実行される。このとき、「レベ
ル４」と「レベル５」とを際限なく繰り返すようなら、
発振とみなして処理を停止する。
ベル４」へ帰還ループが存在するが、本方法では「レベ
ル５」を実行後、正または故障イベントがある場合は、
「レベル４」にもどって実行される。このとき、「レベ
ル４」と「レベル５」とを際限なく繰り返すようなら、
発振とみなして処理を停止する。
【００２９】以上説明したように、シミュレーション方
法は、回路をレベル付けし、レベル単位で故障シミュレ
ーションを行うことにより、同一レベルの素子は故障シ
ミュレーションが同時に実行可能であるから、並列動作
が可能なベクトル・プロセッサ及びハードウェアシミュ
レータ等での扱いが容易となり、大規模回路及び長大パ
ターンの故障シミュレーションを短時間で実行すること
ができる。
法は、回路をレベル付けし、レベル単位で故障シミュレ
ーションを行うことにより、同一レベルの素子は故障シ
ミュレーションが同時に実行可能であるから、並列動作
が可能なベクトル・プロセッサ及びハードウェアシミュ
レータ等での扱いが容易となり、大規模回路及び長大パ
ターンの故障シミュレーションを短時間で実行すること
ができる。
【００３０】
【発明の効果】以上説明したように、本発明の故障シミ
ュレーション方法は、回路をレベル付けし、レベル単位
で故障シミュレーションを行うことにより、同一レベル
の素子は故障シミュレーションが同時に実行可能である
から、並列動作が可能なベクトル・プロセッサ及びハー
ドウェアシミュレータ等での扱いが容易となり、大規模
回路の故障シミュレーションを短時間で実行することが
できるという効果を有している。
ュレーション方法は、回路をレベル付けし、レベル単位
で故障シミュレーションを行うことにより、同一レベル
の素子は故障シミュレーションが同時に実行可能である
から、並列動作が可能なベクトル・プロセッサ及びハー
ドウェアシミュレータ等での扱いが容易となり、大規模
回路の故障シミュレーションを短時間で実行することが
できるという効果を有している。
【図１】本発明の故障シミュレーション方法の動作の一
例を示すフローチャートである。
例を示すフローチャートである。
【図２】図１の故障シミュレーション方法の対象となる
元の回路を示す回路図である。
元の回路を示す回路図である。
【図３】図２の回路をレベル付けしソートした状態を示
す図である。
す図である。
【図４】本発明の方法を用いて故障シミュレーションが
行われる様子を示す図である。
行われる様子を示す図である。
【図５】図４の組合せ回路部分の故障シミュレーション
により故障が伝播されるようすを示す図である。
により故障が伝播されるようすを示す図である。
【図６】図４の組合せ回路部分の故障シミュレーション
により故障が伝播されるようすを示す図である。
により故障が伝播されるようすを示す図である。
【図７】フリップフロップで故障が検出される例を示す
図である。
図である。
【図８】回路内にＲＡＭのような読み書き可能なメモリ
素子を含む例を示す図である。
素子を含む例を示す図である。
【図９】図８のメモリ素子を見かけ上２つの素子（読み
出し素子と書き込み素子）に分けてレベル付けを行った
例を示す図である。
出し素子と書き込み素子）に分けてレベル付けを行った
例を示す図である。
１０〜２０ 入力端子 ２１〜３２ 基本素子 ４１，４２ フリップフロップ ４３ 出力端子 １０１〜１２４ 信号線 １３０ 読み出し用ＲＡＭ １３１ 書き込み用ＲＡＭ Ｐ1 〜Ｐ5 テスト・パターン ｆ1 〜ｆ19 定義故障
Claims (2)
- 【請求項１】 （Ａ）回路に用いられている素子をＡＮ
Ｄゲート及びＯＲゲートを含む組合せ素子とフリップフ
ロップを含む順序素子とに分け、前記回路の入力端子か
ら前記順序素子であるフリップフロップに向って、レベ
ル付けするレベル付けステップ、 （Ｂ）前記レベル付けした回路を入力し、入力された前
記回路の入力端子に、あらかじめ格納されたテスト・パ
ターンを順次取り出して該当個所に設定するテスト・パ
ターン設定ステップ、 （Ｃ）前記テスト・パターンをもとにレベル単位にまと
めて故障シミュレーションを行う故障シミュレーション
ステップ、 （Ｄ）前記故障シミュレーションが行われるレベルが最
終のフリップフロップまで進んだら伝播故障を検出する
伝播故障検出ステップ、 （Ｅ）前記伝播故障検出ステップで検出された故障を削
除する故障削除ステップとを備え、 前記順序素子に読み書き可能なメモリ素子が含まれる場
合、前記メモリ素子を見かけ上２つの素子、すなわち読
み出し側素子と書き込み側素子とに分け、前記読み出し
側素子はメモリ素子を分割する前に行われたレベル付け
におけるメモリ素子のレベルに設定し、前記書き込み側
素子は最終レベルに設定して、最後に書き込みを行うこ
とを特徴とする故障シミュレーション方法。 - 【請求項２】 （Ａ）回路に用いられている素子をＡＮ
Ｄゲート及びＯＲゲートを含む組合せ素子とフリップフ
ロップを含む順序素子とに分け、前記順序素子であるフ
リップフロップから前記回路の出力端子に向って、レベ
ル付けするレベル付けステップ、 （Ｂ）前記レベル付けした回路を入力し、入力された前
記回路のフリップフロップに、あらかじめ格納されたテ
スト・パターンを順次取り出して該当個所に設定するテ
スト・パターン設定ステップ、 （Ｃ）前記テスト・パターンをもとにレベル単位にまと
めて故障シミュレーションを行う故障シミュレーション
ステップ、 （Ｄ）前記故障シミュレーションが行われるレベルが最
終の出力端子まで進んだら伝播故障を検出する伝播故障
検出ステップ、 （Ｅ）前記伝播故障検出ステップで検出された故障を削
除する故障削除ステップとを備え、 前記順序素子に読み書き可能なメモリ素子が含まれる場
合、前記メモリ素子を見かけ上２つの素子、すなわち読
み出し側素子と書き込み側素子とに分け、前記読み出し
側素子はメモリ素子を分割する前に行われたレベル付け
におけるメモリ素子のレベルに設定し、前記書き込み側
素子は最終レベルに設定して、最後に書き込みを行うこ
とを特徴とする故障シミュレーション方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024277A JP2990813B2 (ja) | 1991-02-19 | 1991-02-19 | 故障シミュレーション方法 |
| US07/819,332 US5410678A (en) | 1991-01-11 | 1992-01-10 | Fault simulator comprising a signal generating circuit implemented by hardware |
| US08/402,050 US5584020A (en) | 1991-01-06 | 1995-03-10 | Fault simulator comprising a signal generating circuit and a simulation circuit implemented by hardware |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024277A JP2990813B2 (ja) | 1991-02-19 | 1991-02-19 | 故障シミュレーション方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04264676A JPH04264676A (ja) | 1992-09-21 |
| JP2990813B2 true JP2990813B2 (ja) | 1999-12-13 |
Family
ID=12133707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3024277A Expired - Fee Related JP2990813B2 (ja) | 1991-01-06 | 1991-02-19 | 故障シミュレーション方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2990813B2 (ja) |
-
1991
- 1991-02-19 JP JP3024277A patent/JP2990813B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04264676A (ja) | 1992-09-21 |
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