JP2000082094A - 半導体集積回路設計検証システム - Google Patents

半導体集積回路設計検証システム

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JP2000082094A
JP2000082094A JP11230549A JP23054999A JP2000082094A JP 2000082094 A JP2000082094 A JP 2000082094A JP 11230549 A JP11230549 A JP 11230549A JP 23054999 A JP23054999 A JP 23054999A JP 2000082094 A JP2000082094 A JP 2000082094A
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lsi
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Hidenobu Matsumura
英宜 松村
Hiroaki Yamoto
裕明 矢元
Koji Takahashi
公二 高橋
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Abstract

(57)【要約】 （修正有） 【課題】 電子設計自動化手法で設計したＬＳＩと、開
発設計時におけるＣＡＤデータを基に作成されたそのＬ
ＳＩのテストパターンの適否を高速に検証するシステム
を提供する。 【解決手段】設計したＬＳＩデバイスの機能をデバイス
論理シミュレータにより検証するＥＤＡ環境と、ＬＳＩ
デバイスの試験のため、サイクルベースで形成されたテ
ストパターンと期待値パターンとを形成するＬＳＩテス
タシミュレータと、そのテストパターンをサイクル・イ
ベント変換部で変換されたテストパターンを記憶する第
１のメモリと、ＥＤＡ環境のダンプファイルから得られ
るそのＬＳＩデバイスのイベントベースによる入出力デ
ータを記憶する第２のメモリと、両メモリからのデータ
を比較してそのデータ間の同期をとり、ＬＳＩテスタシ
ミュレータからのテストパターンに対応するダンプファ
イルからのＬＳＩデバイスの出力データ取り出す比較同
期部から構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は超ＬＳＩ等の半導体
集積回路を設計し試験するための設計検証システムに関
し、特に、被試験半導体回路のＣＡＤによる設計段階に
おいて作成された論理シミュレーションデータを基にし
て半導体試験装置用に変換された試験パターンの良否や
被試験半導体の模擬的な故障診断を、実際の半導体試験
装置や被試験半導体回路を用いずに高速に検証する半導
体集積回路設計検証システムに関する。
【０００２】
【従来の技術】超ＬＳＩ等の半導体集積回路を開発する
工程において、ほとんどの場合コンピュータ支援による
設計（ＣＡＤ）手法が用いられる。このようなＣＡＤに
よる開発環境を電子設計自動化（ＥＤＡ）環境と称すこ
ともある。このような設計自動化の工程においては、Ｖ
ＨＤＬやＶｅｒｉｌｏｇのようなハードウエア記述言語
（ハードウエア・デスクリプション・ランゲージ）を用
いて、意図した半導体回路をＬＳＩ中に設計するととも
に、その設計した回路の機能を、デバイス論理シミュレ
ータと呼ばれるソフトウエアシミュレータによりコンピ
ュータ上で検証している。
【０００３】デバイス論理シミュレータは「テストベン
チ」と呼ばれるインターフェイスを有し、意図した半導
体回路の設計データに試験のためのデータ（テストベク
タ）を模擬的に与え、その半導体回路の応答を模擬的に
検証することができる。
【０００４】このような開発工程を経てＬＳＩが生産さ
れると、そのＬＳＩの機能等は、ＬＳＩテスタと呼ばれ
る半導体集積回路試験装置により試験される。ＬＳＩテ
スタは被試験ＬＳＩに試験パターン（テストベクタ）を
供給し、その結果として得られた被試験ＬＳＩの出力信
号を、所定の期待値と比較して、被試験ＬＳＩの良否を
判定する。ＬＳＩテスタで使用する試験（テスト）パタ
ーンは、被試験ＬＳＩデバイスの機能が高度化しかつ高
集積化するにともない長大かつ複雑になっており、その
作成には多大の時間と労力を要する。このため被試験デ
バイスが設計を終えて実際に生産されてからテストパタ
ーンを生成することは、デバイスの市場への出荷時期が
それだけ遅れ、ライフサイクルの短いデバイスの場合は
特に好ましくない。
【０００５】このためＬＳＩの開発工程におけるデバイ
ス論理シミュレータの駆動によリ得られたデータを、実
際に生産されたＬＳＩの試験に用いることにより、半導
体集積回路の試験の効率と総合的生産効率を高めるよう
試みられている。これはＬＳＩテスタによる半導体集積
回路の試験は、上述のデバイス論理シミュレータによる
ＣＡＤ上でのＬＳＩの設計機能の検証と大きな類似性を
有しているため、このような設計段階で得られたデータ
資産を有効活用できる可能性があるからである。すなわ
ち論理シミュレーションを実行した結果としてのデータ
（ダンプファイル）からその被試験ＬＳＩの試験に適合
した、ＬＳＩテスタ用のテストパターンや期待値パター
ンを得るようにしている。しかし、現在のところ設計段
階で得られたダンプファイルから、ＬＳＩテスタ用のテ
ストパターンや期待値パターンを情報の欠如なしに作成
し高速かつ低コストで検証できるシステムはない。
【０００６】ところで、論理シミュレーションデータに
おいては、デバイスモデルに与えるテストパターンやデ
バイスモデルからの結果としての出力（期待値パター
ン）は、イベントベースで表現されている。ここでイベ
ントベースとは、注目するテストパターンが１から０に
あるいは０から１にスイッチするときのその変化点（イ
ベント）を、時間の経過との関係で現したものである。
時間の経過は例えばある基準からの連続した絶対的時間
として、あるいは直前のイベントからの相対的時間とし
て現されることが一般である。これに対して実際のＬＳ
Ｉテスタでは、一般にサイクルベースによりテストパタ
ーンが表現される。サイクルベースにおいては、テスト
パターンはテスタの試験サイクル（テスタレート）との
関係で定義されている。一般にイベントベースはサイク
ルベースに比べ、はるかに少ないデータ量で、論理シミ
ュレーションのテストパターンを表現できる。
【０００７】このようにして被試験ＬＳＩの開発設計時
におけるＣＡＤデータを基にして、実際に生産された被
試験ＬＳＩを試験するためのテストパターンを効率良く
生成できる。しかし、実際には種々の理由により、ＬＳ
Ｉテスタ用に生成されたテストパターンが、正しく被試
験ＬＳＩの不良等を検出できるような所望のテストパタ
ーンとならないことがある。このため上記の課程を経て
生成されたテストパターンの良否を検証する必要があ
る。
【０００８】従来技術において、論理シミュレーション
データから得られたＬＳＩテスタ用のテストパターンや
期待値パターンを検証する場合には、実際のＬＳＩテス
タを使用する方法と使用しない方法とがある。実際のＬ
ＳＩテスタを使用する方法の場合、論理シミュレーショ
ンにおけるイベントベースのテストパターンを抽出して
これをサイクルベースのテストパターンに変更する必要
がある。サイクルベースに変換されたテストパターン
を、実際のＬＳＩテスタを用いて、そのテストパターン
の正否を検証する。この方法では、高価なＬＳＩテスタ
をテストパターンの検証に占有してしまうことに難点が
ある。
【０００９】実際のＬＳＩテスタを使用しない方法の場
合には、ＬＳＩテスタシミュレータを用いるが、この場
合においても上述のように、イベントベースからサイク
ルベースに変換されたテストパターンをデバッグする。
この場合、テスタシミュレータからのテストパターンに
対して被試験ＬＳＩの動作をシミュレートする役割とし
て、ＣＡＤによる設計段階で得られた論理シミュレータ
を使用することになる。このように全ての動作をソフト
ウエア処理する場合には、非常に長い処理時間を必要と
する難点がある。
【００１０】実際のＬＳＩテスタを使用しない従来技術
の例をより詳しく以下に説明する。第１図はテスタシミ
ュレータと論理シミュレータを用いた（したがってすべ
ての動作をソフトウエア処理する）テストパターン検証
方法の従来技術例である。
【００１１】第１図においてＬＳＩテスタのソフトウエ
アシミュレータ１１に、ＬＳＩテスタ用に作成されたパ
ターンデータとタイミングデータをパターンファイル１
０１とタイミングファイル１０２ からそれぞれロード
する。パターンデータとタイミングデータは例えばデバ
イスの設計時に用いられたデバイス論理シミュレータの
ダンプファイルからパターンデータとタイミングデータ
を抽出して作成される。デバイス論理シミュレータのダ
ンプファイルの例としては、ＶｅｒｉｌｏｇのＶＣＤ
（Value Change Dump）がある。ダンプファイル１５の
データを変換ソフトエウア１７によりサイクルベースに
変換して、上記のようなパターンデータとタイミングデ
ータをパターンファイル１０１ とタイミングファイル
データ１０２にそれぞれ格納している。
【００１２】ＬＳＩテスタシミュレータ１１は、目的と
するデバイスを試験するために用いられるテストパター
ンあるいはその目的とするデバイスを、ハードウエアと
してのＬＳＩテスタを用いずにデバッグするものであ
る。ＬＳＩテスタシミュレータ１１からパターン情報と
タイミング情報を含むテストパターンを発生して、被試
験デバイスの論理シミュレータに与えるとともに、その
論理シミュレータからの結果としの出力信号を期待値と
比較して、そのテストパターンの適否や目的とするデバ
イスの評価をする。
【００１３】ＬＳＩテスタシミュレータ１１はテストパ
ターンを入力データとしてフォーマット変換１２に与え
る。フォーマット変換１２はテスタシミュレータからの
入力データをデバイス論理シミュレータ１３が受け付け
るフォーマットに変換する。デバイス論理シミュレータ
１３は一般に「ＰＬＩ(Programming Language Interfac
e)」と呼ばれるインターフェイスを有する。したがって
そのインターファイスの場合には、フォーマット変換１
２は被試験デバイスに印加すべき波形をＰＬＩにフォー
マット変換する。
【００１４】デバイス論理シミュレータ１３はＬＳＩの
設計の際に用いられるものであり、論理シミュレータ１
３１とのシミュレータが解釈できる言語で記述されたデ
バイスモデル１３２により構成されている。デバイスモ
デルが実際に試験されるべきＬＳＩの動作をシミュレー
トする。デバイス論理シミュレータ１３はＰＬＩインタ
ーフェイスを経由して得られたテストパターンをデバイ
スモデルに与え、結果としてのデバイスモデルからの応
答出力をＰＬＩインターフェイスを経由してフォーマッ
ト変換１４に与える。フォーマット変換１４はデバイス
論理シミュレータ１３からのデバイス出力をＰＬＩフォ
ーマットからＬＳＩテスタシミュレータ１１のフォーマ
ットに変換する。ＬＳＩテスタシミュレータ１１はフォ
ーマット変換１４からのデバイス出力を期待値データと
比較する。比較結果が一致する場合は、そのテストバタ
ーンは適正であると判断される。
【００１５】このようにデバイス論理シミュレータを用
いて、全ての動作をソフトウエア処理する場合には、上
述のように非常に長い処理時間を必要とする。特にデバ
イス論路シミュレータ１３における処理時間がその大部
分をしめている。さらに、ＰＬＩインターフェイスの能
力の観点から、タイミング情報をデバイス論路シミュレ
ータ１３に別個に与える必要が生じることがあり、テス
トパターン検証に大きな付加作業を伴う原因となってい
る。
【００１６】
【発明が解決しようとする課題】したがって、本発明の
目的は、意図するＬＳＩを電子設計自動化（ＥＤＡ）手
法により設計するとともに、その開発設計時におけるＣ
ＡＤデータを基にして作成された、ＬＳＩを試験するた
めのテストパターンの適否を高速に検証するための、半
導体集積回路設計検証システムを提供することにある。
【００１７】本発明の他の目的は、意図するＬＳＩを電
子設計自動化手法により設計するとともに、その開発設
計時におけるＣＡＤデータを基にして作成された、ＬＳ
Ｉを試験するためのテストパターンの適否を高速に検証
することにより、設計したＬＳＩが実際に生産される時
点では、その試験のためのテストパターンが完成してい
ることを可能とするための、半導体集積回路設計検証シ
ステムを提供することにある。
【００１８】本発明のさらに他の目的は、被試験ＬＳＩ
の開発設計時におけるＣＡＤデータを基にして作成され
た、被試験ＬＳＩを試験するためのテストパターンの適
否を、小規模な専用ハードウエアにより、高速に検証す
ることができる半導体集積回路設計検証システムを提供
することにある。
【００１９】本発明のさらに他の目的は、被試験ＬＳＩ
の開発設計時におけるＣＡＤデータを基にして作成され
た、被試験ＬＳＩを試験するためのテストパターンの適
否を、開発設計時に用いられたデバイス論理シミュレー
タを用いずに高速に検証することができる半導体集積回
路設計検証システムを提供することにある。
【００２０】本発明のさらに他の目的は、ＣＡＤデータ
を基にして作成された、テストパターンの適否を検証す
る本発明による高速テストパターン検証装置を、入力信
号と出力信号の関係を定義するデバイス機能付加回路と
組み合わせて使用することにより、デバイスの故障シミ
ュレーションを実行する半導体集積回路設計検証システ
ムを提供することにある。
【００２１】本発明のさらに他の目的は、ＣＡＤデータ
を基にして作成された、テストパターンの適否を検証す
る本発明による高速テストパターン検証装置を、アナロ
グ機能動作を定義するアナログ機能付加回路と組み合わ
せて使用することにより、ロジックデバイス中に付加さ
れたアナログ機能を含むＬＳＩデバイスの動作シミュレ
ーションを実行する半導体集積回路設計検証システムを
提供することにある。
【００２２】
【課題を解決するための手段】本発明の半導体集積回路
設計検証システムでは、電子設計自動化（ＥＤＡ）環境
において、目的とするＬＳＩデバイスを設計するととも
に、その設計したＬＳＩの機能を、デバイス論理シミュ
レータにより、コンピュータ上においてテストする。デ
バイス論理シミュレータの実行により得られたイベント
データをダンプファイルとして保存するとともに、その
ダンプファイル中のデータを変換して得られたパターン
データとタイミングデータを基にして、サイクルベース
によるＬＳＩテスタ用のテストパターンを作成する。こ
のテストパターンとダンプファイルから得られるＬＳＩ
の入力信号波形との同期をとり、ダンプファイルから得
られるＬＳＩの出力信号波形とダンプファイルから変換
して得られたＬＳＩテスタ用のテストパターンの比較ポ
イントにおけるデータ（期待値）を上記同期に基づいて
比較する。比較結果が一致する場合は、そのテストパタ
ーンは適正であると判断される。また比較結果において
不一致時の出力に与える影響を定義することにより、ま
たは入力データと出力データに対して、デバイスの機能
について一定の関係を定義することにより、被試験ＬＳ
Ｉの故障シミュレーションをすることができる。
【００２３】本発明の半導体集積回路設計検証システム
では、電子設計自動化（ＥＤＡ）手法により、目的とす
るＬＳＩデバイスを設計し、その設計段階で得られたダ
ンプファイルから、ＬＳＩテスタ用のテストパターンや
期待値パターンを作成し高速かつ低コストで検証でき
る。本システムによるテストパターンの検証において
は、ソフトウエアであるデバイス論理シミュレータが必
要無く、小規模な専用ハードウエアによりパターンの良
否を検証するため、高速にかつ低コストでテストパター
ンの検証が実施できる。
【００２４】
【発明の実施の形態】本発明の実施例を図面を参照して
説明する。第２図は本発明の半導体集積回路設計検証シ
ステムの概略構成を示すブロック図である。主要なブロ
ックとしては、電子設計自動化（ＥＤＡ）環境を示すＥ
ＤＡブロック４１、高速テストパターン検証装置２０お
よびＬＳＩテスタシミュレータ１１により構成される。
【００２５】ＥＤＡブロック４１において目的とするＬ
ＳＩデバイスが設計され、かつそのデバイスの機能がデ
バイス論理シミュレータによりテストされる。このＥＤ
Ａブロック４１ではデバイスのテストに関する部分のみ
記している。デバイス論理シミュレータは、論理シミュ
レータ４３と、その論理シミュレータが解釈できる言語
で記述されたデバイスモデル４５により構成されてい
る。デバイスモデル４５が実際に試験されるべきＬＳＩ
の動作をシミュレートする。デバイス論理シミュレータ
によるテストを実行することにより、入出力信号の論理
値の変化と時間との関係を示すデータがダンプファイル
１５として形成される。そのようなデバイス論理シミュ
レータのダンプファイルの例としては、Ｖｅｒｉｌｏｇ
のＶＣＤ（Value Change Dump）がある。
【００２６】ＬＳＩテスタのソフトウエアシミュレータ
１１に、ＬＳＩテスタ用に作成された被試験ＬＳＩデバ
イス用のパターンデータとタイミングデータを、それぞ
れパターンファイル１０１ とタイミングファイル１０
２ からロードする。パターンファイル１０１ とタイ
ミングファイル１０２は、被試験デバイスの模擬的試験
をＥＤＡブロック４１において実行することにより得ら
れたダンプファイル１５から、パターンデータとタイミ
ングデータを変換ソフトエウア１７により抽出して作成
される。上述のように、一般にＬＳＩテスタにおけるテ
ストパターンは、ＬＳＩテスタの試験レートを基準に動
作するように、いわゆるサイクルベースで構成されてい
る必要がある。したがって、このようなダンプファイル
１５のデータを基に作成されたパターンデータとタイミ
ングデータは、サイクルベースの構成になっている。
【００２７】ＬＳＩテスタシミュレータ１１は第１図の
場合と同様に、目的とするデバイスを試験するために用
いられるテストパターンを、ハードウエアとしてのＬＳ
Ｉテスタを用いずにデバッグするものである。ＬＳＩテ
スタシミュレータ１１はパターンデータとタイミングデ
ータから、デバイスに印加するためのテストパターン
と、被試験デバイスの出力を比較するための期待値パタ
ーンを形成する。ＬＳＩテスタシミュレータ１１から、
パターン情報とタイミング情報を含むテストパターン
を、高速テストパターン検証装置２０に与え、その結果
としてパターン検証装置２０から得られたデータを、期
待値パターンと比較してテストパターンの良否を検証す
る。
【００２８】高速テストパターン検証装置２０は、テス
トパターンをサイクルベースからイベントベースに変換
するためのサイクル・イベント変換部２２と、２つのイ
ベント入力データの同期をとり比較する検証部２４とに
より構成されている。ＬＳＩテスタシミュレータ１１か
らのテストパターンはサイクル・イベント変換部２２に
与えられる。サイクル・イベント変換部２２はソフトウ
エアでもハードウエアでも構成できるが、高速性を実現
するためには、ハードウエアにより構成することが望ま
しい。
【００２９】第３図はサイクル・イベント変換部２２の
変換機能イメージを示すための概念波形図である。第３
図（Ａ）はサイクルベースのパターンデータ（上図）と
そのタイミングデータ（下図）の波形イメージであり、
このような波形を表すデータがパターンファイル１０１
とタイミングファイル１０２ からＬＳＩテスタシミ
ュレータ１１に与えられる。ＬＳＩテスタシミュレータ
１１はこれらのデータから、第３図（Ｂ）に示すような
波形イメージのテストパターンデータを形成し、サイク
ル・イベント変換部２２に供給する。サイクル・イベン
ト変換部２２ではこのテストパターンデータを第５図
（Ｃ）に示すような波形イメージのイベントデータに変
換する。
【００３０】検証部２４はサイクル・イベント変換部か
らのテストパターンデータを記憶するメモリ２５、ダン
プファイル１５からのイベントデータを記憶するメモリ
２６、メモリ２５に記憶されたデータとメモリ２６に記
憶されたデータとの同期を取り、メモリ２６に記憶され
たデータの被試験デバイス出力に相当するデータ部分を
取り出す比較同期部２７とにより構成されている。この
ように構成することにより、メモリ２５にはテストパタ
ーンがイベント形式で格納され、メモリ２６には被試験
デバイス出力データがイベント形式で格納される。した
がって、テストパターンのイベントと出力データのイベ
ントの時間的同期を取ることにより、与えたテストパタ
ーンに対応する被試験デバイスの出力の関係を形成する
ことができる。このため比較同期部２７はメモリ２５か
らのデータとメモリ２６からのデータを比較してその時
間関係を調べ、メモリ２５からのテストパターンに同期
のとれたメモリ２６からの出力データを、被試験デバイ
ス結果出力として送出する。
【００３１】比較同期部２７から出力は、デバイスのテ
スト結果として、ＬＳＩテスタシミュレータ１１に与え
られる。ＬＳＩテスタシミュレータ１１は、比較同期部
２７からのデータを、ストローブのタイミングで期待値
パターンと比較して双方のデータが一致するかを検証す
る。比較結果が一致の場合は、ＬＳＩテスタシミュレー
タ１１からのテストパターンが適正であることを意味す
ることとなる。
【００３２】なお第２図の検証部２４において、故障解
析に使用する入力信号と出力信号の関係を定義するデバ
イス機能付加回路２８を追加してもよい。このブロック
はプログラマブルであり、解析したい内容に合わせて入
出力信号の関係を定義する。例えば設計したロジック回
路にアナログ機能を追加した場合の故障解析をしたいよ
うな場合、そのようなアナログ機能を付加回路２８によ
り追加したときのロジック回路の動作を検証することが
できる。
【００３３】第４図は本発明の高速テストパターン検証
装置の検証部の変形例を示すブロック図である。この例
において検証部３４は、複数のテストパターンメモリ３
５１と３５２、複数のＶＣＤデータメモリ３６１と３６
２、比較同期部３７１と３７２、およびデバイス機能付
加回路３８により構成されている。複数のテストパター
ンメモリ３５１と３５２、は第２図のサイクル・イベン
ト変換部２２からテストパターンを受けて格納するもの
であり、例えば２個の小容量のメモリで構成している。
この２個のメモリの一方から比較同期部３７に読み出し
する間に他方に次の所定容量のテストパターンを入力す
るようにして、インターリーブ動作させることが望まし
い。複数のＶＣＤデータメモリ３６１と３６２も同様
に、例えば２個の小容量のメモリを、インターリーブ動
作させることが望ましい。インターリーブ動作により、
低コストで高速動作のメモリを実現できるからである。
【００３４】比較同期部３７１は第２図の比較同期部２
７と同様に、メモリ３５から読み出したテストパターン
データとメモリ３６から読み出した被試験デバイスの出
力データの時間関係を比較して同期をとる。比較同期部
３７１は、同期がとれた状態でのデバイス出力データ
を、テストパターンの結果出力として、ＬＳＩテストシ
ミュレータ１１に供給する。デバイス出力データは、Ｌ
ＳＩテストシミュレータ１１により、期待値データと比
較されて、テストパターンの良否が検証される。比較同
期部３７２はメモリ３５から読み出したテストパターン
データとメモリ３６から読み出した被試験デバイスの入
力データの時間関係を比較して同期をとる。比較同期部
３７２は、同期がとれた状態でのデバイス入力データを
出力として、ＬＳＩテストシミュレータ１１に供給す
る。デバイス入力データはＬＳＩテストシミュレータ１
１により、テストパターンと比較されてテストパターン
の評価が行われる。
【００３５】比較同期部３７１と３７２の間にデバイス
機能付加回路３８が設けられ、デバイスの入力データと
出力データとの間に機能動作をプログラマブルに付加で
きるようにしている。これにより、例えばＬＳＩデバイ
スのある種の故障をシミュレートすることができる。ま
たダンプファイルからのテストパターンとＬＳＩテスタ
用のテストパターンとの間に所定の関係を定義すること
により、テストパターンの相違により生じるデバイステ
スト結果をシミュレートすることができる。また一般に
論理シミュレータではアナログ機能をシミュレートでき
ないが、本発明のデバイス機能付加回路３８により、テ
ストパターンと同期して実行されるデバイスのアナログ
機能を定義することができ、これによりアナログ機能を
有する仮想デバイスの評価ができる。
【００３６】
【発明の効果】以上のように、本発明の半導体集積回路
設計検証システムは、意図するＬＳＩを電子設計自動化
（ＥＤＡ）手法により設計するとともに、その開発設計
時におけるＣＡＤデータを基にして作成された、ＬＳＩ
を試験するためのテストパターンの適否を高速に検証す
ることができる。本発明の半導体集積回路設計検証シス
テムを使用することにより、設計したＬＳＩデバイスが
実際に生産される時点では、その試験のためのテストパ
ターンが完成していることを可能とでき、このためＬＳ
Ｉデバイスを迅速に市場に供給することができる。また
本発明の半導体集積回路設計検証システムによれば、被
試験ＬＳＩを試験するためのテストパターンの適否を、
実際のＬＳＩテスタを用いることなく、小規模な専用ハ
ードウエアにより、高速に検証することができる。
【図面の簡単な説明】
【図１】従来技術におけるテストパターン検証方法の一
例であり、ソフトウエアであるデバイス論理シミュレー
タを用いたものである。
【図２】本発明における半導体集積回路設計検証システ
ムの概略構成を示すブロック図である。
【図３】第２図における本発明の半導体集積回路設計検
証システム中の高速テストパターン検証装置に用いるサ
イクル・イベント変換部の変換機能イメージを示すため
の概念波形図である。
【図４】第２図における本発明の半導体集積回路設計検
証システム中の検証部の変形構成例を示すブロック図で
ある。
【図５】第２図における本発明の半導体集積回路設計検
証システム中の高速テストパターン検証装置に用いるサ
イクル・イベント変換部の変換機能イメージを示すため
の他の概念波形図である。
【符号の説明】
２０ 高速テストパターン検証装置 ２２ サイクル・イベント変換部 ２４ 検証部 ２５ メモリ ２６ メモリ ２７ 比較同期部 ２８ デバイス機能付加回路

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 ＬＳＩデバイスをコンピュータ支援によ
    り設計するとともに、設計したＬＳＩデバイスの機能を
    デバイス論理シミュレータにより検証する電子設計自動
    化（ＥＤＡ）環境と、 そのデバイス論理シミュレータの実行により得られる、
    設計したＬＳＩデバイスの入出力信号変化とその時間を
    イベントベースで現わしたデータを格納するダンプファ
    イルと、 そのダンプファイルのデータからサイクルベースで現わ
    したタイミングデータとパターンデータを抽出する手段
    と、 そのタイミングデータとパターンデータに基づいて、そ
    の設計したＬＳＩデバイスを試験するための、サイクル
    ベースで形成されたテストパターンとそのＬＳＩデバイ
    スのテストパターンに対する応答出力を比較するための
    サイクルベースの期待値パターンとを形成するＬＳＩテ
    スタシミュレータと、 そのＬＳＩテスタシミュレータからのテストパターンを
    イベントベースに変換するためのサイクル・イベント変
    換部と、 そのサイクル・イベント変換部からのイベントベースに
    変換されたテストパターンを記憶する第１のメモリと、 上記ダンプファイルから得られる、そのＬＳＩデバイス
    のイベントベースによる入出力データを記憶する第２の
    メモリと、 その第１のメモリからのデータと第２のメモリからのデ
    ータを比較してそのデータ間の同期をとり、これにより
    上記ＬＳＩテスタシミュレータからのテストパターンに
    対応する上記ダンプファイルからのＬＳＩデバイスの出
    力データ取り出す比較同期部と、により構成される半導
    体集積回路設計検証システム。
  2. 【請求項２】 上記電子設計自動化（ＥＤＡ）環境にお
    けるデバイス論理シミュレータは、論理シミュレータ
    と、その論理シミュレータが解釈できる言語で記述され
    たデバイスモデルにより構成され、そのデバイスモデル
    が実際に試験されるべきＬＳＩの動作をシミュレートす
    る請求項１に記載の半導体集積回路設計検証システム。
  3. 【請求項３】 上記サイクル・イベント変換部と比較同
    期部は、それぞれハードウエアにより形成される請求項
    １に記載の半導体集積回路設計検証システム。
  4. 【請求項４】 上記サイクル・イベント変換部はソフト
    ウエアにより形成され、上記比較同期部はハードウエア
    により形成される請求項１に記載の半導体集積回路設計
    検証システム。
  5. 【請求項５】 被試験デバイスの機能を付加あるいは変
    更するデータを上記比較同期部に与えるためのデバイス
    機能付加回路をさらに有する、請求項１に記載の半導体
    集積回路設計検証システム。
  6. 【請求項６】 ＬＳＩデバイスをコンピュータ支援によ
    り設計するとともに、設計したＬＳＩデバイスの機能を
    デバイス論理シミュレータにより検証する電子設計自動
    化（ＥＤＡ）環境と、 そのデバイス論理シミュレータの実行により得られる、
    設計したＬＳＩデバイスの入出力信号変化とその時間を
    イベントベースで現わしたデータを格納するダンプファ
    イルと、 そのダンプファイルのデータからサイクルベースで現わ
    したタイミングデータとパターンデータを抽出する手段
    と、 そのタイミングデータとパターンデータに基づいて、そ
    の設計したＬＳＩデバイスを試験するための、サイクル
    ベースで形成されたテストパターンとそのＬＳＩデバイ
    スのテストパターンに対する応答出力を比較するための
    サイクルベースの期待値パターンとを形成するＬＳＩテ
    スタシミュレータと、 そのＬＳＩテスタシミュレータからのテストパターンを
    イベントベースに変換するためのサイクル・イベント変
    換部と、 そのサイクル・イベント変換部からのイベントベースに
    変換されたテストパターンを記憶する第１のメモリと、 上記ダンプファイルから得られる、そのＬＳＩデバイス
    のイベントベースによる入出力データを記憶する第２の
    メモリと、 その第１のメモリからのデータと第２のメモリからのデ
    ータを比較してそのデータ間の同期をとり、これにより
    上記ＬＳＩテスタシミュレータからのテストパターンに
    対応する上記ダンプファイルからの被試験デバイスの出
    力データ取り出す第１の比較同期部と、 その第１のメモリからのデータと第２のメモリからのデ
    ータを比較してそのデータ間の同期をとり、これにより
    上記ＬＳＩテスタシミュレータからのテストパターンに
    対応する上記ダンプファイルからの被試験デバイスの入
    力データ取り出す第２の比較同期部と、 その第１の比較同期部と第２の比較同期部の間に設けら
    れ、被試験デバイスに仮想的な機能を付加するためのデ
    バイス機能付加回路と、により構成される半導体集積回
    路設計検証システム。
  7. 【請求項７】 上記第１のメモリおよび第２のメモリは
    それぞれ複数のメモリで構成され、それら複数のメモリ
    がインターリーブ動作を行う請求項６に記載の半導体集
    積回路設計検証システム。
  8. 【請求項８】 上記サイクル・イベント変換部と比較同
    期部はそれぞれハードウエアにより形成される請求項６
    に記載の半導体集積回路設計検証システム。
  9. 【請求項９】 上記サイクル・イベント変換部はソフト
    ウエアにより形成され、上記比較同期部はハードウエア
    により形成される請求項６に記載の半導体集積回路設計
    検証システム。
  10. 【請求項１０】 上記電子設計自動化（ＥＤＡ）環境に
    おけるデバイス論理シミュレータは、論理シミュレータ
    と、その論理シミュレータが解釈できる言語で記述され
    たデバイスモデルにより構成され、そのデバイスモデル
    が実際に試験されるべきＬＳＩの動作をシミュレートす
    る請求項６に記載の半導体集積回路設計検証システム。
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