JP2002215712A - Ｉｃ設計の検証方法 - Google Patents
Ｉｃ設計の検証方法Info
- Publication number
- JP2002215712A JP2002215712A JP2001296263A JP2001296263A JP2002215712A JP 2002215712 A JP2002215712 A JP 2002215712A JP 2001296263 A JP2001296263 A JP 2001296263A JP 2001296263 A JP2001296263 A JP 2001296263A JP 2002215712 A JP2002215712 A JP 2002215712A
- Authority
- JP
- Japan
- Prior art keywords
- event
- design
- data
- type test
- test system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318314—Tools, e.g. program interfaces, test suite, test bench, simulation hardware, test compiler, test program languages
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 複雑なＩＣの設計をＥＤＡ（電子設計自動
化）ツールとイベント型テストシステムの組み合わせに
より、迅速、正確かつ低コストで検証する方法を提供す
る。 【解決手段】 ＥＤＡツールとデバイスシミュレータを
イベント型テストシステムにリンクし、当初の設計シミ
ュレーションベクタとテストベンチを実行し、テストベ
ンチとテストベクタを所定の結果が得られるように、イ
ベント型テストシステムにより変更する。ＥＤＡツール
がイベント型テストシステムにリンクしているため、こ
の変更した内容により最終的なテストベンチを形成する
ことができる。したがって、複雑なＩＣの設計検証を、
インシステムを行うことなく実施することができる。
化）ツールとイベント型テストシステムの組み合わせに
より、迅速、正確かつ低コストで検証する方法を提供す
る。 【解決手段】 ＥＤＡツールとデバイスシミュレータを
イベント型テストシステムにリンクし、当初の設計シミ
ュレーションベクタとテストベンチを実行し、テストベ
ンチとテストベクタを所定の結果が得られるように、イ
ベント型テストシステムにより変更する。ＥＤＡツール
がイベント型テストシステムにリンクしているため、こ
の変更した内容により最終的なテストベンチを形成する
ことができる。したがって、複雑なＩＣの設計検証を、
インシステムを行うことなく実施することができる。
Description
【０００１】
【発明の属する技術分野】この発明は、複雑なＩＣの設
計を検証するための方法に関する。特に本発明は、シス
テムオンチップのような複雑なＩＣの設計をＥＤＡ（エ
レクトロニック・デザイン・オートメーション）ツール
とイベント型テストシステムの組み合わせにより、迅
速、正確かつ低コストで検証する方法に関する。
計を検証するための方法に関する。特に本発明は、シス
テムオンチップのような複雑なＩＣの設計をＥＤＡ（エ
レクトロニック・デザイン・オートメーション）ツール
とイベント型テストシステムの組み合わせにより、迅
速、正確かつ低コストで検証する方法に関する。
【０００２】
【従来の技術】現在のＶＬＳＩのような半導体集積回路
（ＩＣ）の設計は、一般にＥＤＡ（エレクトロニック・
デザイン・オートメーション：電子設計自動化）と呼ば
れるコンピュータを用いたハードウェア設計の環境にお
いて、例えばＶｅｒｉｌｏｇあるいはＶＨＤＬと称され
るハードウェア記述言語（ＨＤＬ）を用いて行われる。
ハードウェアの設計はブロックあるいはサブブロック毎
に行われ、ビヘイビオラルレベル、ゲートレベル等のシ
ミュレータ（Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレータ）
により、その設計の検証が行われている。このようなシ
ミュレーションは、そのハードウェア設計がシリコンＩ
Ｃとして作成される前に、設計者の意図した機能が果た
されるかを検証することを目的としている。
（ＩＣ）の設計は、一般にＥＤＡ（エレクトロニック・
デザイン・オートメーション：電子設計自動化）と呼ば
れるコンピュータを用いたハードウェア設計の環境にお
いて、例えばＶｅｒｉｌｏｇあるいはＶＨＤＬと称され
るハードウェア記述言語（ＨＤＬ）を用いて行われる。
ハードウェアの設計はブロックあるいはサブブロック毎
に行われ、ビヘイビオラルレベル、ゲートレベル等のシ
ミュレータ（Ｖｅｒｉｌｏｇ／ＶＨＤＬシミュレータ）
により、その設計の検証が行われている。このようなシ
ミュレーションは、そのハードウェア設計がシリコンＩ
Ｃとして作成される前に、設計者の意図した機能が果た
されるかを検証することを目的としている。
【０００３】完全な機能検証が行われないかぎり、設計
エラーを発見し取り除くことはできないので、複雑なＩ
Ｃの設計において、その設計の検証は最も重要で且つ難
しいタスクである。同時に、設計検証は製品の開発生産
サイクルにおいて、必要不可欠なものである。しかしシ
ミュレーションのスピードが遅いことと今日のＩＣ設計
におけるサイズが大きいことから、現在の検証ツールや
検証方法によっては、チップ全体の設計検証をすること
はほとんど不可能になってきている(M. Keating and P.
Bricaud, "Reuse methodology manual for syste-on-a
-chip design",Kluewer Academic Publishers, ISBN 0-
7923-8175-0, 1998; R. Rajsuman, "System-on-a-chip:
Design and Test", Artech House Publishers Inc., I
SBN 1-58053-107-5, 2000)。
エラーを発見し取り除くことはできないので、複雑なＩ
Ｃの設計において、その設計の検証は最も重要で且つ難
しいタスクである。同時に、設計検証は製品の開発生産
サイクルにおいて、必要不可欠なものである。しかしシ
ミュレーションのスピードが遅いことと今日のＩＣ設計
におけるサイズが大きいことから、現在の検証ツールや
検証方法によっては、チップ全体の設計検証をすること
はほとんど不可能になってきている(M. Keating and P.
Bricaud, "Reuse methodology manual for syste-on-a
-chip design",Kluewer Academic Publishers, ISBN 0-
7923-8175-0, 1998; R. Rajsuman, "System-on-a-chip:
Design and Test", Artech House Publishers Inc., I
SBN 1-58053-107-5, 2000)。
【０００４】そのような複雑なＩＣの例としてシステム
オンチップがある。システムオンチップでは、複数の個
別なＶＬＳＩ（コア）をつなぎ合わせて意図したアプリ
ケーションを果たすための総合機能を有するように設計
した集積回路である。第１図はそのようなシステムオン
チップの一般的な構成例を示している。この例ではシス
テムオンチップ１０は、埋込メモリ１２、マイクロプロ
セッサコア１４、３個の機能固有コア１６、１８および
２０、フェイズロックループ（ＰＬＬ）２２およびテス
トアクセスポート（ＴＡＰ）２４を有して構成してい
る。またこの例では、チップレベルでの入出力がチップ
入出力パッド２８として、システムオンチップ１０の外
部周辺のパッドフレーム２６上に設けられている。また
各コア１２、１４、１６、１８および２０もパッドフレ
ーム２９を有しており、その周辺に複数の入出力パッド
を備え、その最上メタル層は一般に電源用パッドとなっ
ている。
オンチップがある。システムオンチップでは、複数の個
別なＶＬＳＩ（コア）をつなぎ合わせて意図したアプリ
ケーションを果たすための総合機能を有するように設計
した集積回路である。第１図はそのようなシステムオン
チップの一般的な構成例を示している。この例ではシス
テムオンチップ１０は、埋込メモリ１２、マイクロプロ
セッサコア１４、３個の機能固有コア１６、１８および
２０、フェイズロックループ（ＰＬＬ）２２およびテス
トアクセスポート（ＴＡＰ）２４を有して構成してい
る。またこの例では、チップレベルでの入出力がチップ
入出力パッド２８として、システムオンチップ１０の外
部周辺のパッドフレーム２６上に設けられている。また
各コア１２、１４、１６、１８および２０もパッドフレ
ーム２９を有しており、その周辺に複数の入出力パッド
を備え、その最上メタル層は一般に電源用パッドとなっ
ている。
【０００５】設計検証はどのようなシステムの設計プロ
ジェクト、例えば上記のシステムオンチップの設計プロ
ジェクトにおいて、最も重要な業務の１つである(Rajsu
man,"System-on-a-chip: Design and Test", 上掲)。設
計検証とはシステムが意図した動作をすることを確定す
ることであり、そのシステム動作に信頼を与えることで
ある。複雑なＩＣの設計検証とは、機能およびタイミン
グ性能の双方について、そのＩＣハードウェアの動作を
検証することである。それは今日の技術においては、広
範囲なビヘイビオラル・シミュレーション、ロジック・
シミュレーションおよびタイミング・シミュレーショ
ン、およびまたはエミュレーション、およびまたはハー
ドウェア試作品を用いて実現している。
ジェクト、例えば上記のシステムオンチップの設計プロ
ジェクトにおいて、最も重要な業務の１つである(Rajsu
man,"System-on-a-chip: Design and Test", 上掲)。設
計検証とはシステムが意図した動作をすることを確定す
ることであり、そのシステム動作に信頼を与えることで
ある。複雑なＩＣの設計検証とは、機能およびタイミン
グ性能の双方について、そのＩＣハードウェアの動作を
検証することである。それは今日の技術においては、広
範囲なビヘイビオラル・シミュレーション、ロジック・
シミュレーションおよびタイミング・シミュレーショ
ン、およびまたはエミュレーション、およびまたはハー
ドウェア試作品を用いて実現している。
【０００６】ＩＣ設計プロセスの初期段階では、設計仕
様の開発とＲＴＬコーディングとともに、ビヘイビオラ
ルモデルを形成して、システムシミュレーションのため
のテストベンチが形成される。一般的に初期段階では、
ＲＴＬモデルや機能モデルが特定されるまでに、有効な
テスト項目やテスト環境を開発することが目的である。
効率的な設計検証は、テスト品質、テストベンチの完全
性、各種モデルの抽象化レベル、ＥＤＡツール、および
シミュレーション環境等に依存する。
様の開発とＲＴＬコーディングとともに、ビヘイビオラ
ルモデルを形成して、システムシミュレーションのため
のテストベンチが形成される。一般的に初期段階では、
ＲＴＬモデルや機能モデルが特定されるまでに、有効な
テスト項目やテスト環境を開発することが目的である。
効率的な設計検証は、テスト品質、テストベンチの完全
性、各種モデルの抽象化レベル、ＥＤＡツール、および
シミュレーション環境等に依存する。
【０００７】第２図は、複雑なＩＣ設計における異なる
各種の抽象レベルと、その各レベルにおいて今日用いら
れている検証手段の種類を示している。第２図におい
て、最上位の抽象レベルから最下位の抽象レベルに向か
って、ビヘイビオラルＨＤＬレベル４１、ＲＴＬ（レジ
スタ・トランスファー・ラングェージ）レベル４３、ゲ
ートレベル４５、および物理的設計レベル４６が示され
ている。それらの異なる抽象レベルに対応する検証方法
が第２図のブロック４８に例示されている。
各種の抽象レベルと、その各レベルにおいて今日用いら
れている検証手段の種類を示している。第２図におい
て、最上位の抽象レベルから最下位の抽象レベルに向か
って、ビヘイビオラルＨＤＬレベル４１、ＲＴＬ（レジ
スタ・トランスファー・ラングェージ）レベル４３、ゲ
ートレベル４５、および物理的設計レベル４６が示され
ている。それらの異なる抽象レベルに対応する検証方法
が第２図のブロック４８に例示されている。
【０００８】設計検証方法は、設計の階層に追随する。
最初に末端レベルのブロックの設計が正しいかが個別に
検証される。これらのブロックの機能が検証されると、
これらのブロック間のインタフェースが正しいかが、信
号の取り扱いおよびデータ内容について検証される。次
のステップではフルチップモデルについてアプリケーシ
ョン・ソフトウェアあるいはそれと同等のテストベンチ
を実行してチップ全体としての検証を行う。アプリケー
ション・ソフトウェアの実行は、そのソフトウェアを実
時間で起動することにより検証できるので、ハードウェ
ア、ソフトウェアによるコシミュレーションが必要であ
る。コシミュレーションはインストラクション・セット
・アーキテクチャ（ＩＳＡ）モデル、バス・ファンクシ
ョナル・モデル（ＢＦＭ）、あるいはビヘイビオラルＣ
／Ｃ＋＋モデルを用いて実施できる。
最初に末端レベルのブロックの設計が正しいかが個別に
検証される。これらのブロックの機能が検証されると、
これらのブロック間のインタフェースが正しいかが、信
号の取り扱いおよびデータ内容について検証される。次
のステップではフルチップモデルについてアプリケーシ
ョン・ソフトウェアあるいはそれと同等のテストベンチ
を実行してチップ全体としての検証を行う。アプリケー
ション・ソフトウェアの実行は、そのソフトウェアを実
時間で起動することにより検証できるので、ハードウェ
ア、ソフトウェアによるコシミュレーションが必要であ
る。コシミュレーションはインストラクション・セット
・アーキテクチャ（ＩＳＡ）モデル、バス・ファンクシ
ョナル・モデル（ＢＦＭ）、あるいはビヘイビオラルＣ
／Ｃ＋＋モデルを用いて実施できる。
【０００９】異なるレベルにおけるシミュレーション速
度の概略比較を第３図に示す。現時点においては、コシ
ミュレーションのスピードが遅いため、チップ全体の検
証には、エミュレーションあるいはハードウェア試作品
による検証方法が用いられている。エミュレーションは
非常に高価であるが（一般にエミュレーションシステム
は１００万ドルオーダーのコストがかかる）、そのスピ
ードはコシミュレーションのスピードより遥かに速い。
エミュレーションのスピードは大まかには１Ｍサイクル
／秒程度であり、実際のシステムスピードの百分の１
（１／１００）程度である。ＦＰＧＡ（フィールドプロ
グラマブル・ゲートアレイ）あるいはＡＳＩＣ（アプリ
ケーション・スペシフィック集積回路）によるハードウ
ェア試作品によるシミュレーションスピードはさらに高
く、実際のシステムスピードの十分の１（１／１０）程
度になるが、ＦＰＧＡあるいはＡＳＩＣを製造する必要
があるため、エミュレーションの場合よりさらに高価に
なる。
度の概略比較を第３図に示す。現時点においては、コシ
ミュレーションのスピードが遅いため、チップ全体の検
証には、エミュレーションあるいはハードウェア試作品
による検証方法が用いられている。エミュレーションは
非常に高価であるが（一般にエミュレーションシステム
は１００万ドルオーダーのコストがかかる）、そのスピ
ードはコシミュレーションのスピードより遥かに速い。
エミュレーションのスピードは大まかには１Ｍサイクル
／秒程度であり、実際のシステムスピードの百分の１
（１／１００）程度である。ＦＰＧＡ（フィールドプロ
グラマブル・ゲートアレイ）あるいはＡＳＩＣ（アプリ
ケーション・スペシフィック集積回路）によるハードウ
ェア試作品によるシミュレーションスピードはさらに高
く、実際のシステムスピードの十分の１（１／１０）程
度になるが、ＦＰＧＡあるいはＡＳＩＣを製造する必要
があるため、エミュレーションの場合よりさらに高価に
なる。
【００１０】エンジニアにより最適な設計検証を行って
も、最初のシリコン品はウェハレベルでのテストにおい
て、その全機能の内約８０パーセント程度しか正常に動
作せず、また意図したシステムに組み込んだテストでは
５０パーセント以上がフェイルとなる。この基本的な理
由は、システムレベルのテストにおいて充分な実時間で
のアプリケーションの実行が欠如しているためである。
今日の技術において、このシステムレベルの検証を行う
ための唯一の手段はＦＰＧＡあるいはＡＳＩＣを使用し
たシリコン試作品を用いることである。
も、最初のシリコン品はウェハレベルでのテストにおい
て、その全機能の内約８０パーセント程度しか正常に動
作せず、また意図したシステムに組み込んだテストでは
５０パーセント以上がフェイルとなる。この基本的な理
由は、システムレベルのテストにおいて充分な実時間で
のアプリケーションの実行が欠如しているためである。
今日の技術において、このシステムレベルの検証を行う
ための唯一の手段はＦＰＧＡあるいはＡＳＩＣを使用し
たシリコン試作品を用いることである。
【００１１】そのような現在のＩＣ製品開発サイクル例
を第４図に示す。設計者は、設計すべき複雑なＩＣの各
種の要件を調査する（ステップ５１）。この要件に基づ
いて、設計者はそのＩＣの仕様を決定する（ステップ５
２）。設計データの入力プロセス（ステップ５３）にお
いて、ＩＣのブロックやサブブロックが、Ｖｅｒｉｌｏ
ｇやＶＨＤＬのようなハードウェア記述言語を用いて記
述される。
を第４図に示す。設計者は、設計すべき複雑なＩＣの各
種の要件を調査する（ステップ５１）。この要件に基づ
いて、設計者はそのＩＣの仕様を決定する（ステップ５
２）。設計データの入力プロセス（ステップ５３）にお
いて、ＩＣのブロックやサブブロックが、Ｖｅｒｉｌｏ
ｇやＶＨＤＬのようなハードウェア記述言語を用いて記
述される。
【００１２】この設計データ（初期設計５４）につい
て、当初テストベンチ５８を用いたロジック・タイミン
グ・シミュレーション５６による設計検証５５が行われ
る。シミュレーションを実行することにより、そのＩＣ
モデルの入力・出力データファイル、すなわちＶＣＤ
（バリューチェンジダンプ）ファイル５９が形成され
る。このＶＣＤファイル５９のデータは、入力・出力イ
ベントが時間長（遅延時間）との対応でリストされた、
イベント形式のデータになっている。
て、当初テストベンチ５８を用いたロジック・タイミン
グ・シミュレーション５６による設計検証５５が行われ
る。シミュレーションを実行することにより、そのＩＣ
モデルの入力・出力データファイル、すなわちＶＣＤ
（バリューチェンジダンプ）ファイル５９が形成され
る。このＶＣＤファイル５９のデータは、入力・出力イ
ベントが時間長（遅延時間）との対応でリストされた、
イベント形式のデータになっている。
【００１３】第４図に示すように、設計対象が非常に大
きい場合には、シリコン試作品を作成してそれを最終シ
ステムに搭載して設計の検証とデバッグをするのがコシ
ミュレーションに対応する現在において唯一の可能な方
法である。そのようなシリコン試作品の製作、機能検
証、およびバグ修正のプロセスが、第４図のシェードし
た領域６０に示されている。このプロセスにおいて、シ
リコン試作品が形成され（ステップ６１）、そのシリコ
ン試作品６３について単体による検証が行われ（ステッ
プ６２）、それにより発見されたエラーはデバッグ検証
テスト６５において修正される。
きい場合には、シリコン試作品を作成してそれを最終シ
ステムに搭載して設計の検証とデバッグをするのがコシ
ミュレーションに対応する現在において唯一の可能な方
法である。そのようなシリコン試作品の製作、機能検
証、およびバグ修正のプロセスが、第４図のシェードし
た領域６０に示されている。このプロセスにおいて、シ
リコン試作品が形成され（ステップ６１）、そのシリコ
ン試作品６３について単体による検証が行われ（ステッ
プ６２）、それにより発見されたエラーはデバッグ検証
テスト６５において修正される。
【００１４】現在の技術において、そのようなシリコン
試作品６３の単体検証は、ＩＣテスタにより行われる。
現在のＩＣテスタは、サイクルベースのテストシステム
（ＡＴＥシステム）となっており、サイクル形式により
形成されたテストパターンデータを用いてテストベクタ
を発生するアーキテクチャとなっている。このため、サ
イクルベースのテストシステムは、ＥＤＡ環境下におい
て形成された上記の当初テストベンチ５８やＶＣＤファ
イル５９を直接的に使用することができない。したがっ
て、現在のＩＣテスタによる試作品設計検証は、不完全
で不正確な結果をもたらすことがある。またＥＤＡ環境
で作成されたイベント形式のデータをサイクルベースの
テストシステムに合致するように、サイクル形式に変換
するための時間を要する。
試作品６３の単体検証は、ＩＣテスタにより行われる。
現在のＩＣテスタは、サイクルベースのテストシステム
（ＡＴＥシステム）となっており、サイクル形式により
形成されたテストパターンデータを用いてテストベクタ
を発生するアーキテクチャとなっている。このため、サ
イクルベースのテストシステムは、ＥＤＡ環境下におい
て形成された上記の当初テストベンチ５８やＶＣＤファ
イル５９を直接的に使用することができない。したがっ
て、現在のＩＣテスタによる試作品設計検証は、不完全
で不正確な結果をもたらすことがある。またＥＤＡ環境
で作成されたイベント形式のデータをサイクルベースの
テストシステムに合致するように、サイクル形式に変換
するための時間を要する。
【００１５】シリコン試作品６３はインシステムテスト
６７において、意図するシステムの１部として組み込ま
れて、システム内検証が実施される。例えば、設計の対
象としているチップがセルラフォン（システム）用のＩ
Ｃチップである場合には、そのチップ試作品をセルラフ
ォンのボードに搭載して、セルラフォンの意図した機能
や性能が得られるかをテストする。このインシステム検
証によりエラー検出やそのエラーの原因の追求がされ、
設計のバグが修正される（ステップ６９）。このような
インシステムテストは、設計されたチップについてシリ
コン試作品を必要とし、かつその試作品を駆動するため
のソフトウェア、ボードや周辺ハードウェア等が必要と
なるため、非常に高価であるとともに長時間を要すると
いう問題がある。
６７において、意図するシステムの１部として組み込ま
れて、システム内検証が実施される。例えば、設計の対
象としているチップがセルラフォン（システム）用のＩ
Ｃチップである場合には、そのチップ試作品をセルラフ
ォンのボードに搭載して、セルラフォンの意図した機能
や性能が得られるかをテストする。このインシステム検
証によりエラー検出やそのエラーの原因の追求がされ、
設計のバグが修正される（ステップ６９）。このような
インシステムテストは、設計されたチップについてシリ
コン試作品を必要とし、かつその試作品を駆動するため
のソフトウェア、ボードや周辺ハードウェア等が必要と
なるため、非常に高価であるとともに長時間を要すると
いう問題がある。
【００１６】第４図のシェード領域６０におけるシリコ
ン試作品単体検証とインシステム検証の間、設計エンジ
ニアとテストエンジニアとの間で多くの相互協力を行っ
て、設計エラーを検出し、そのエラーの原因を究明し
て、設計エラーを修正する。そのようにして到達した最
終設計７１について、あらたに形成した新テストベンチ
７５を用いてシミュレーション７３を実行する。そして
その設計データに基づいて製造工程によりシリコン製品
７９が作成され、そのシリコン製品に生産テスト７７を
実施する。
ン試作品単体検証とインシステム検証の間、設計エンジ
ニアとテストエンジニアとの間で多くの相互協力を行っ
て、設計エラーを検出し、そのエラーの原因を究明し
て、設計エラーを修正する。そのようにして到達した最
終設計７１について、あらたに形成した新テストベンチ
７５を用いてシミュレーション７３を実行する。そして
その設計データに基づいて製造工程によりシリコン製品
７９が作成され、そのシリコン製品に生産テスト７７を
実施する。
【００１７】上記のようなシリコン試作品を用いた検証
プロセスにおいて、同一のシリコン試作品を最初のいく
つかのバグについて用いることができるが、その後のバ
グについては新たなシリコン試作品を作成する必要があ
る。しかし、シリコン試作品を作成するには高い費用を
必要とするので、どの段階でシリコン試作品を作成する
かは難しい決断を要する。これについては、下記のよう
なファクタを考慮する。
プロセスにおいて、同一のシリコン試作品を最初のいく
つかのバグについて用いることができるが、その後のバ
グについては新たなシリコン試作品を作成する必要があ
る。しかし、シリコン試作品を作成するには高い費用を
必要とするので、どの段階でシリコン試作品を作成する
かは難しい決断を要する。これについては、下記のよう
なファクタを考慮する。
【００１８】（１）単体検証およびコシミュレーション
におけるバグの減少状況。基本的なバグが排除できた後
は、他のバグを発見するために、広範囲のアプリケーシ
ョン・ソフトウェアの実行が必要となる。コシミュレー
ションやエミュレーションは広範囲の時間にわたるアプ
リケーションの実行には不適当である。
におけるバグの減少状況。基本的なバグが排除できた後
は、他のバグを発見するために、広範囲のアプリケーシ
ョン・ソフトウェアの実行が必要となる。コシミュレー
ションやエミュレーションは広範囲の時間にわたるアプ
リケーションの実行には不適当である。
【００１９】（２）バグの発見の困難性。もしバグを発
見することがそれを修正する時間に比べて数桁倍のオー
ダーの時間を要する場合には、バグの発見を迅速にでき
る点でシリコン試作品の使用が非常に有効である。
見することがそれを修正する時間に比べて数桁倍のオー
ダーの時間を要する場合には、バグの発見を迅速にでき
る点でシリコン試作品の使用が非常に有効である。
【００２０】（３）バグの発見のコスト。もしコシミュ
レーションあるいはエミュレーションによるバグの発見
のためのコストが非常に高くなる場合には、シリコン試
作品による検証が必要である。
レーションあるいはエミュレーションによるバグの発見
のためのコストが非常に高くなる場合には、シリコン試
作品による検証が必要である。
【００２１】より小規模なＩＣの設計検証においては、
ＦＰＧＡ（フィールドプログラマブル・ゲートアレイ）
やＬＰＧＡ（レーザープログラマブル・ゲートアレイ）
による試作品が適している。ＬＰＧＡは再プログラムが
可能であり、修正したバグの再テストが可能である。Ｆ
ＰＧＡはＬＰＧＡよりも高いゲート数と高い動作スピー
ドを得ることができる。ＦＰＧＡやＬＰＧＡの双方とも
にＡＳＩＣほどのゲート数や動作スピードは得られない
ので、小規模なブロック等には適しているが、大規模で
複雑なチップには適さない。
ＦＰＧＡ（フィールドプログラマブル・ゲートアレイ）
やＬＰＧＡ（レーザープログラマブル・ゲートアレイ）
による試作品が適している。ＬＰＧＡは再プログラムが
可能であり、修正したバグの再テストが可能である。Ｆ
ＰＧＡはＬＰＧＡよりも高いゲート数と高い動作スピー
ドを得ることができる。ＦＰＧＡやＬＰＧＡの双方とも
にＡＳＩＣほどのゲート数や動作スピードは得られない
ので、小規模なブロック等には適しているが、大規模で
複雑なチップには適さない。
【００２２】各ＦＰＧＡを大規模なチップの一部に対応
して実施することにより、複数のＦＰＧＡを用いて大規
模で複雑なチップの試作品を形成できる。この場合、バ
グの修正にともないチップの切り口の変更が必要となる
ときは、ＦＰＧＡ間の相互接続の変更が必要となるが、
その場合の変更は複雑である。この問題の部分的な解決
法として、ＦＰＧＡ間を相互接続するプログラムルーテ
ィンチップを用いることができ、相互接続の変更をソフ
トウェアの変更により実現できる。
して実施することにより、複数のＦＰＧＡを用いて大規
模で複雑なチップの試作品を形成できる。この場合、バ
グの修正にともないチップの切り口の変更が必要となる
ときは、ＦＰＧＡ間の相互接続の変更が必要となるが、
その場合の変更は複雑である。この問題の部分的な解決
法として、ＦＰＧＡ間を相互接続するプログラムルーテ
ィンチップを用いることができ、相互接続の変更をソフ
トウェアの変更により実現できる。
【００２３】試作品の設計フローにおいて、システムビ
ヘイビアの検証の後で、シミュレーテドＨＤＬ（Ｖｅｒ
ｉｏｇあるいはＶＨＤＬ）あるいはＣプログラム記述を
用いたコシンセシスのプロセスが実行される。コシミュ
レーションと同様にコシンセシスは、ハードウェアとソ
フトウェアの同時開発を意味する。このコシンセシスの
目的は、実際のシステム構成において実行することがで
きるＣコードとハードウェアを作成することである。一
般にこのプロセスでは、プロセッサを有するハードウェ
ア・ソフトウェア・プラットフォームとＡＳＩＣにシス
テムを割り当て（マッピング）て、ソフトウェアを実行
する。最終的な試作品はＣ言語によるソフトウェアと論
理合成を用い、ハードウェア素子間を結合して作成され
る。合成（シンセシス）ツールにより、ＨＤＬ記述やＨ
ＤＬモデルをゲートレベルのネットリストに変換し、Ｆ
ＰＧＡあるいはＬＰＧＡにマッピングして試作品を形成
する。
ヘイビアの検証の後で、シミュレーテドＨＤＬ（Ｖｅｒ
ｉｏｇあるいはＶＨＤＬ）あるいはＣプログラム記述を
用いたコシンセシスのプロセスが実行される。コシミュ
レーションと同様にコシンセシスは、ハードウェアとソ
フトウェアの同時開発を意味する。このコシンセシスの
目的は、実際のシステム構成において実行することがで
きるＣコードとハードウェアを作成することである。一
般にこのプロセスでは、プロセッサを有するハードウェ
ア・ソフトウェア・プラットフォームとＡＳＩＣにシス
テムを割り当て（マッピング）て、ソフトウェアを実行
する。最終的な試作品はＣ言語によるソフトウェアと論
理合成を用い、ハードウェア素子間を結合して作成され
る。合成（シンセシス）ツールにより、ＨＤＬ記述やＨ
ＤＬモデルをゲートレベルのネットリストに変換し、Ｆ
ＰＧＡあるいはＬＰＧＡにマッピングして試作品を形成
する。
【００２４】上述した従来技術における設計検証方法で
は、その費用が非常に高い（シリコン試作品を用いた方
法）か非常にスピードが遅い（コシミュレーションを用
いた方法）。現在の設計検証方法では、ＥＤＡ環境にお
けるデータとテスタ環境におけるデータとの間におい
て、異なるフォーマットを用いているため、設計検証を
高い効率と高い確度で実施することができない。さらに
現在の設計検証方法では、上記のように設計対象の試作
品を意図したシステムに搭載して実施するインシステム
テストが必要である。インシステムテストでは、設計対
象を意図したシステムのハードウェアとソフトウェアを
用いる必要があり、かつ設計環境とテスト環境との間で
多くの作業が必要となり、その結果ＩＣのターンアラウ
ンドタイムが非常に長くなる。
は、その費用が非常に高い（シリコン試作品を用いた方
法）か非常にスピードが遅い（コシミュレーションを用
いた方法）。現在の設計検証方法では、ＥＤＡ環境にお
けるデータとテスタ環境におけるデータとの間におい
て、異なるフォーマットを用いているため、設計検証を
高い効率と高い確度で実施することができない。さらに
現在の設計検証方法では、上記のように設計対象の試作
品を意図したシステムに搭載して実施するインシステム
テストが必要である。インシステムテストでは、設計対
象を意図したシステムのハードウェアとソフトウェアを
用いる必要があり、かつ設計環境とテスト環境との間で
多くの作業が必要となり、その結果ＩＣのターンアラウ
ンドタイムが非常に長くなる。
【００２５】
【発明が解決しようとする課題】従って、本発明の目的
は、非常に効率が高く低コストであり、かつ従来のいか
なるシステムによる検証方法とも基本的に異なるプロセ
スを用いた、ＩＣの設計検証方法を提供することにあ
る。
は、非常に効率が高く低コストであり、かつ従来のいか
なるシステムによる検証方法とも基本的に異なるプロセ
スを用いた、ＩＣの設計検証方法を提供することにあ
る。
【００２６】また、本発明の他の目的は、電子設計自動
化（ＥＤＡ）ツールとイベント型テストシステムとの組
み合わせにより、ＩＣの設計を高速かつ正確に検証する
方法を提供することにある。
化（ＥＤＡ）ツールとイベント型テストシステムとの組
み合わせにより、ＩＣの設計を高速かつ正確に検証する
方法を提供することにある。
【００２７】さらに、本発明の他の目的は、設計データ
の入力からシミュレーション、およびテストベンチ形成
の間に完全なループを形成することができ、そのループ
により設計を検証するとともに設計エラーを修正でき
る、ＩＣの設計検証方法を提供することにある。
の入力からシミュレーション、およびテストベンチ形成
の間に完全なループを形成することができ、そのループ
により設計を検証するとともに設計エラーを修正でき
る、ＩＣの設計検証方法を提供することにある。
【００２８】
【課題を解決するための手段】本発明の第１の態様で
は、複雑なＩＣの設計検証方法において、ＥＤＡ環境下
において形成されたＩＣ設計データを用いてそのＩＣの
シリコン試作品を形成するステップと、そのＩＣ設計デ
ータから得られたイベント形式のテストベクタをイベン
ト型テストシステムによりそのシリコン試作品に与え、
そのシリコン試作品からの応答出力を評価するステップ
と、そのシリコン試作品から所定の出力が得られるよう
にイベント形式テストベクタをイベント型テストシステ
ムにより変更するステップと、その変更したイベント形
式テストベクタをＥＤＡ環境にフィードバックするステ
ップと、を備えている。
は、複雑なＩＣの設計検証方法において、ＥＤＡ環境下
において形成されたＩＣ設計データを用いてそのＩＣの
シリコン試作品を形成するステップと、そのＩＣ設計デ
ータから得られたイベント形式のテストベクタをイベン
ト型テストシステムによりそのシリコン試作品に与え、
そのシリコン試作品からの応答出力を評価するステップ
と、そのシリコン試作品から所定の出力が得られるよう
にイベント形式テストベクタをイベント型テストシステ
ムにより変更するステップと、その変更したイベント形
式テストベクタをＥＤＡ環境にフィードバックするステ
ップと、を備えている。
【００２９】本発明の方法は、さらにシミュレータを含
むＥＤＡツールをイベント型テストシステムにソフトウ
ェアインタフェースを介して接続するステップと、ＩＣ
設計データ中に形成されたテストベンチからイベント形
式データを抽出するステップとを有している。このイベ
ント形式データを抽出するステップは、さらにそのテス
トベンチをシミュレータにより実行してそのシミュレー
タにより形成されたバリューチェンジダンプフィアイル
からイベント形式データを抽出するステップを有してい
る。
むＥＤＡツールをイベント型テストシステムにソフトウ
ェアインタフェースを介して接続するステップと、ＩＣ
設計データ中に形成されたテストベンチからイベント形
式データを抽出するステップとを有している。このイベ
ント形式データを抽出するステップは、さらにそのテス
トベンチをシミュレータにより実行してそのシミュレー
タにより形成されたバリューチェンジダンプフィアイル
からイベント形式データを抽出するステップを有してい
る。
【００３０】本発明の方法は、その抽出したイベントデ
ータをイベント型テストシステムに搭載しその抽出した
イベントデータを用いてイベント型テストシステムによ
りイベント形式テストベクタを発生してそれをシリコン
試作品に与えるステップと、イベント型テストシステム
からの上記変更したイベント形式テストベクタに基づい
て新たなテストベンチを形成するステップとをさらに有
している。
ータをイベント型テストシステムに搭載しその抽出した
イベントデータを用いてイベント型テストシステムによ
りイベント形式テストベクタを発生してそれをシリコン
試作品に与えるステップと、イベント型テストシステム
からの上記変更したイベント形式テストベクタに基づい
て新たなテストベンチを形成するステップとをさらに有
している。
【００３１】上記のＥＤＡツールは、ＩＣ設計データ中
に形成されたテストベンチから得られた波形を観察し編
集する手段を有している。上記のイベント型テストシス
テムは、ＩＣ設計データ中に形成されたテストベンチか
ら抽出したイベント形式テストベクタの波形を観察し編
集する手段と、上記シリコン試作品に与えるクロックレ
ートやテストベクタのイベントタイミングデータを変更
する手段とを有している。
に形成されたテストベンチから得られた波形を観察し編
集する手段を有している。上記のイベント型テストシス
テムは、ＩＣ設計データ中に形成されたテストベンチか
ら抽出したイベント形式テストベクタの波形を観察し編
集する手段と、上記シリコン試作品に与えるクロックレ
ートやテストベクタのイベントタイミングデータを変更
する手段とを有している。
【００３２】本発明の第２の態様においては、シリコン
試作品ではなく、デバイスモデルを用いる。本発明によ
る複雑なＩＣの設計検証方法において、
試作品ではなく、デバイスモデルを用いる。本発明によ
る複雑なＩＣの設計検証方法において、
【００３３】ＥＤＡ環境下において形成されたＩＣ設計
データを用いてその設計対象であるＩＣのデバイスモデ
ルを用意するステップと、そのＩＣ設計データから得ら
れたイベント形式のテストベクタをイベント型テストシ
ステムによりそのデバイスモデルに与え、そのデバイス
モデルからの応答出力を評価するステップと、そのデバ
イスモデルから所定の出力が得られるようにイベント形
式テストベクタをイベント型テストシステムにより変更
するステップと、その変更したイベント形式テストベク
タをＥＤＡ環境にフィードバックするステップと、を備
えている。
データを用いてその設計対象であるＩＣのデバイスモデ
ルを用意するステップと、そのＩＣ設計データから得ら
れたイベント形式のテストベクタをイベント型テストシ
ステムによりそのデバイスモデルに与え、そのデバイス
モデルからの応答出力を評価するステップと、そのデバ
イスモデルから所定の出力が得られるようにイベント形
式テストベクタをイベント型テストシステムにより変更
するステップと、その変更したイベント形式テストベク
タをＥＤＡ環境にフィードバックするステップと、を備
えている。
【００３４】本発明の第３の態様では、複雑なＩＣの設
計検証方法において、ＥＤＡ環境下において形成された
ＩＣ設計データを用いてその物理シリコンを形成するス
テップと、ＥＤＡ環境下において形成されたＩＣ設計デ
ータを用いてその設計対象であるＩＣのデバイスモデル
を用意するステップと、そのＩＣ設計データから得られ
たイベント形式のテストベクタをイベント型テストシス
テムによりその物理シリコン又はデバイスモデルに与
え、その物理シリコン又はデバイスモデルからの応答出
力を評価するステップと、その物理シリコン又はデバイ
スモデルから所定の出力が得られるように、イベント形
式テストベクタをイベント型テストシステムにより変更
するステップと、その変更したイベント形式テストベク
タをＥＤＡ環境にフィードバックするステップと、を備
えている。また、上記物理シリコンは、ＩＣのシリコン
試作品であってもよい。
計検証方法において、ＥＤＡ環境下において形成された
ＩＣ設計データを用いてその物理シリコンを形成するス
テップと、ＥＤＡ環境下において形成されたＩＣ設計デ
ータを用いてその設計対象であるＩＣのデバイスモデル
を用意するステップと、そのＩＣ設計データから得られ
たイベント形式のテストベクタをイベント型テストシス
テムによりその物理シリコン又はデバイスモデルに与
え、その物理シリコン又はデバイスモデルからの応答出
力を評価するステップと、その物理シリコン又はデバイ
スモデルから所定の出力が得られるように、イベント形
式テストベクタをイベント型テストシステムにより変更
するステップと、その変更したイベント形式テストベク
タをＥＤＡ環境にフィードバックするステップと、を備
えている。また、上記物理シリコンは、ＩＣのシリコン
試作品であってもよい。
【００３５】本発明による設計検証では、ＩＣシミュレ
ーションモデルと当初シミュレーションテストベンチお
よび電子設計自動化（ＥＤＡ）環境での各種ツールをイ
ベント型テストシステムと共に用いて設計検証を行う方
法となっている。この実現のために、ＥＤＡツールとデ
バイスシミュレータをイベント型テストシステムにリン
クし、当初の設計シミュレーションベクタとテストベン
チを実行し、テストベンチとテストベクタを所定の結果
が得られるように、イベント型テストシステムにより変
更する。ＥＤＡツールがイベント型テストシステムにリ
ンクしているため、この変更した内容により最終的なテ
ストベンチを形成することができる。したがって、複雑
なＩＣの設計検証を、シリコン試作品を用いたインシス
テムを行うことなく実施することができる。このため、
本発明の設計検証は、大きなコスト削減とターンアラウ
ンドタイムの短縮が実現できる。
ーションモデルと当初シミュレーションテストベンチお
よび電子設計自動化（ＥＤＡ）環境での各種ツールをイ
ベント型テストシステムと共に用いて設計検証を行う方
法となっている。この実現のために、ＥＤＡツールとデ
バイスシミュレータをイベント型テストシステムにリン
クし、当初の設計シミュレーションベクタとテストベン
チを実行し、テストベンチとテストベクタを所定の結果
が得られるように、イベント型テストシステムにより変
更する。ＥＤＡツールがイベント型テストシステムにリ
ンクしているため、この変更した内容により最終的なテ
ストベンチを形成することができる。したがって、複雑
なＩＣの設計検証を、シリコン試作品を用いたインシス
テムを行うことなく実施することができる。このため、
本発明の設計検証は、大きなコスト削減とターンアラウ
ンドタイムの短縮が実現できる。
【００３６】
【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。
施例において説明する。
【００３７】
【実施例】本発明の出願人は、その所有する米国特許出
願番号０９／４０６３００および０９／３４０３７１
「イベント型テストシステム」において、イベント型テ
ストシステムについて開示しており、また米国特許出願
番号０９／４２８７４６「ＳｏＣ設計検証の方法と装
置」において、イベント型設計検証ステーションについ
て開示している。さらに本発明の出願人は、米国特許出
願番号０９／２８６２２６「イベント型テストシステム
のスケーリングロジック」において、時間スケーリング
技術について開示している。
願番号０９／４０６３００および０９／３４０３７１
「イベント型テストシステム」において、イベント型テ
ストシステムについて開示しており、また米国特許出願
番号０９／４２８７４６「ＳｏＣ設計検証の方法と装
置」において、イベント型設計検証ステーションについ
て開示している。さらに本発明の出願人は、米国特許出
願番号０９／２８６２２６「イベント型テストシステム
のスケーリングロジック」において、時間スケーリング
技術について開示している。
【００３８】本件出願において、発明者はイベント型テ
ストシステムを用いたＩＣ設計検証方法についてのコン
セプトを提供する。より具体的には、第１の実施例にお
いて、シリコン試作品を用いた設計検証方法を開示して
おり、第２の実施例においてシリコン試作品を用いない
設計検証方法を開示している。本発明の第１および第２
実施例の検証方法は、現在のどの検証方法よりも高速で
かつ安価に実現できる。
ストシステムを用いたＩＣ設計検証方法についてのコン
セプトを提供する。より具体的には、第１の実施例にお
いて、シリコン試作品を用いた設計検証方法を開示して
おり、第２の実施例においてシリコン試作品を用いない
設計検証方法を開示している。本発明の第１および第２
実施例の検証方法は、現在のどの検証方法よりも高速で
かつ安価に実現できる。
【００３９】本発明による設計検証では、ＩＣシミュレ
ーションモデルと当初シミュレーションテストベンチお
よび電子設計自動化（ＥＤＡ）環境での各種ツールをイ
ベント型テストシステム（設計検証ステーションＤＴ
Ｓ）と共に用いて設計検証を行う方法となっている。こ
の実現のために、ＥＤＡツールとデバイスシミュレータ
をイベント型テストシステムにリンクし、当初の設計シ
ミュレーションベクタとテストベンチを実行し、テスト
ベンチとテストベクタを所定の結果が得られるように、
イベント型テストシステムにより変更する。ＥＤＡツー
ルがイベント型テストシステムにリンクしているため、
この変更した内容により最終的なテストベンチを形成す
ることができる。したがって、複雑なＩＣの設計検証
を、第４図に示すような、シリコン試作品を用いたイン
システムを行うことなく実施することができる。
ーションモデルと当初シミュレーションテストベンチお
よび電子設計自動化（ＥＤＡ）環境での各種ツールをイ
ベント型テストシステム（設計検証ステーションＤＴ
Ｓ）と共に用いて設計検証を行う方法となっている。こ
の実現のために、ＥＤＡツールとデバイスシミュレータ
をイベント型テストシステムにリンクし、当初の設計シ
ミュレーションベクタとテストベンチを実行し、テスト
ベンチとテストベクタを所定の結果が得られるように、
イベント型テストシステムにより変更する。ＥＤＡツー
ルがイベント型テストシステムにリンクしているため、
この変更した内容により最終的なテストベンチを形成す
ることができる。したがって、複雑なＩＣの設計検証
を、第４図に示すような、シリコン試作品を用いたイン
システムを行うことなく実施することができる。
【００４０】本発明の第１の実施例における設計検証プ
ロセスの全体構成を第５図に示す。ＩＣの機能設計を充
分に検証するためには、設計シミュレーション（当初テ
ストベンチ５８）により形成された機能テストベクタを
イベント型テストシステム８２において実行する。これ
らのベクタはイベント形式になっている。多くの場合、
これらのイベント形式テストベクタは、ＩＣ（設計対
象）のビヘイビオラルモデルまたはＶｅｒｉｌｏｇ／Ｖ
ＨＤＬモデルにソフトウェアアプリケーションを実行し
て発生される。これらのベクタはＩＣの異なる部分につ
いて同時に実施されまたは異なる時間において実施され
るが、全体としてのＩＣの動作（ビヘイビア）は、これ
らの部分を統合した応答内容により決定される。
ロセスの全体構成を第５図に示す。ＩＣの機能設計を充
分に検証するためには、設計シミュレーション（当初テ
ストベンチ５８）により形成された機能テストベクタを
イベント型テストシステム８２において実行する。これ
らのベクタはイベント形式になっている。多くの場合、
これらのイベント形式テストベクタは、ＩＣ（設計対
象）のビヘイビオラルモデルまたはＶｅｒｉｌｏｇ／Ｖ
ＨＤＬモデルにソフトウェアアプリケーションを実行し
て発生される。これらのベクタはＩＣの異なる部分につ
いて同時に実施されまたは異なる時間において実施され
るが、全体としてのＩＣの動作（ビヘイビア）は、これ
らの部分を統合した応答内容により決定される。
【００４１】一般に、第４図および第５図に示すよう
に、このステップの後に、シリコンチップ（シリコン試
作品６３）が形成される。本発明においては、このチッ
プが利用可能になると、この試作品チップをイベント型
テストシステムに接続して当初テストベンチによる設計
シミュレーションベクタを実行して、そのチップの動作
を検証する。この結果をイベント型テストシステムにお
いて検討し、そのイベント型テストシステムにおいて、
ＩＣ（意図した設計）の間違った動作が修正されるよう
に、イベントを変更編集する。変更したイベントは、Ｅ
ＤＡ環境にフィードバックされて、新たなテストベンチ
とテストベクタを形成する。これらのプロセスを経て、
最終デバイスを生産するための最終シリコンプロセスが
行われる。
に、このステップの後に、シリコンチップ（シリコン試
作品６３）が形成される。本発明においては、このチッ
プが利用可能になると、この試作品チップをイベント型
テストシステムに接続して当初テストベンチによる設計
シミュレーションベクタを実行して、そのチップの動作
を検証する。この結果をイベント型テストシステムにお
いて検討し、そのイベント型テストシステムにおいて、
ＩＣ（意図した設計）の間違った動作が修正されるよう
に、イベントを変更編集する。変更したイベントは、Ｅ
ＤＡ環境にフィードバックされて、新たなテストベンチ
とテストベクタを形成する。これらのプロセスを経て、
最終デバイスを生産するための最終シリコンプロセスが
行われる。
【００４２】より具体的には、第５図の例において、設
計検証ステーション（ＤＴＳ）８２はイベント型テスト
システムであり、シリコン試作品６３の機能を、ＶＣＤ
（バリューチェンジダンプ）ファイル５９から生成した
イベントデータを基にして形成したテストベクタを用い
てテストする。ＶＣＤファイル５９は、当初テストベン
チ５８を用いて、当初設計５４について、設計検証５５
およびシミュレーション５６を実行することにより作成
される。当初テストベンチ５８はイベント形式で作成さ
れているので、その結果得られるＶＣＤファイル５９も
イベント形式になっている。このためＶＣＤファイル５
９のデータをイベント型テストシステムにおいて直接的
に用いることができる。
計検証ステーション（ＤＴＳ）８２はイベント型テスト
システムであり、シリコン試作品６３の機能を、ＶＣＤ
（バリューチェンジダンプ）ファイル５９から生成した
イベントデータを基にして形成したテストベクタを用い
てテストする。ＶＣＤファイル５９は、当初テストベン
チ５８を用いて、当初設計５４について、設計検証５５
およびシミュレーション５６を実行することにより作成
される。当初テストベンチ５８はイベント形式で作成さ
れているので、その結果得られるＶＣＤファイル５９も
イベント形式になっている。このためＶＣＤファイル５
９のデータをイベント型テストシステムにおいて直接的
に用いることができる。
【００４３】第５図において、ＥＤＡツール、例えばシ
ミュレーション・アナリシス・デバッグ８５および波形
エディタ・ビューア８６が、ＡＰＩインタフェース９７
を通して、設計検証ステーション（ＤＴＳ）８２に接続
されている。シミュレーション・アナリシス・デバッグ
の具体例としては、シノプシス社のＶＣＳやメンターグ
ラフックス社のＭｏｄｅｌＳｉｍがある。また波形エデ
ィタ・ビューアの具体例としは、ケイデンス社のＳＩＧ
ＮＡＬＳＣＡＮやシノプシス社のＶｉｒＳｉｍがある。
さらにインタフェース９７の具体例としてはＡＰＩ（プ
ログラムドアプリケーション・インタフェース）があ
る。
ミュレーション・アナリシス・デバッグ８５および波形
エディタ・ビューア８６が、ＡＰＩインタフェース９７
を通して、設計検証ステーション（ＤＴＳ）８２に接続
されている。シミュレーション・アナリシス・デバッグ
の具体例としては、シノプシス社のＶＣＳやメンターグ
ラフックス社のＭｏｄｅｌＳｉｍがある。また波形エデ
ィタ・ビューアの具体例としは、ケイデンス社のＳＩＧ
ＮＡＬＳＣＡＮやシノプシス社のＶｉｒＳｉｍがある。
さらにインタフェース９７の具体例としてはＡＰＩ（プ
ログラムドアプリケーション・インタフェース）があ
る。
【００４４】イベント型テストシステム８２は、波形を
観測し編集するソフトウェアツール、例えばＶＣＤ波形
エディタ・ビューア８７、イベント波形エディタ・ビュ
ーア８８、およびＤＵＴ（被試験デバイス）エディタ・
ビューア８９、を有している。この例では、エディタ・
ビューア８７および８８は、上記ＥＤＡツール８５およ
び８６とＡＰＩインタフェース９７を介してリンクし、
相互間において通信しかつデータベースをアクセス可能
になっている。イベント型テストシステムにおいて、例
えばイベント波形エディタ・ビューア８８を用いて、特
定のタイミングでイベントを挿入したり、イベントのエ
ッジタイミングを変更したり等の変更編集ができる。
観測し編集するソフトウェアツール、例えばＶＣＤ波形
エディタ・ビューア８７、イベント波形エディタ・ビュ
ーア８８、およびＤＵＴ（被試験デバイス）エディタ・
ビューア８９、を有している。この例では、エディタ・
ビューア８７および８８は、上記ＥＤＡツール８５およ
び８６とＡＰＩインタフェース９７を介してリンクし、
相互間において通信しかつデータベースをアクセス可能
になっている。イベント型テストシステムにおいて、例
えばイベント波形エディタ・ビューア８８を用いて、特
定のタイミングでイベントを挿入したり、イベントのエ
ッジタイミングを変更したり等の変更編集ができる。
【００４５】テストベクタを実行することにより、イベ
ント型テストシステム８２は、テスト結果ファイル８３
を形成し、この結果データをテストベンチフィードバッ
ク９９を介して、ＥＤＡ環境およびＥＤＡツールにフィ
ードバックする。シミュレーションスピード（１０ＫＨ
ｚオーダー）はイベント型テストシステムのスピード
（１００ＭＨｚオーダー）と比較して遥かに遅いので、
当初テストベンチやテストベクタのタイミングをスケー
リング（任意倍率で変更）する。イベント型テストシス
テムは、このようなイベントの変更やタイミングのスケ
ーリングが可能なように構成されており、その方法と構
成は上記の出願に開示されている。
ント型テストシステム８２は、テスト結果ファイル８３
を形成し、この結果データをテストベンチフィードバッ
ク９９を介して、ＥＤＡ環境およびＥＤＡツールにフィ
ードバックする。シミュレーションスピード（１０ＫＨ
ｚオーダー）はイベント型テストシステムのスピード
（１００ＭＨｚオーダー）と比較して遥かに遅いので、
当初テストベンチやテストベクタのタイミングをスケー
リング（任意倍率で変更）する。イベント型テストシス
テムは、このようなイベントの変更やタイミングのスケ
ーリングが可能なように構成されており、その方法と構
成は上記の出願に開示されている。
【００４６】テストベクタを実行した結果をイベント型
テストシステムにおいて検討し、ＩＣ（意図した設計）
の間違った動作が修正されるように、イベント型テスト
システムにおいて（エディタ・ビューア８７、８８、８
９）イベントを変更編集する。変更したイベントにより
新テストベンチ８１を形成する。上記のように、このよ
うな新たなテストベンチを得るために、テストベンチ発
生ツール９５、シミュレーションアナリシスツール８
５、波形ビューア８６等のＥＤＡツールが、イベント型
テストシステムにリンクしている。従って、本発明の検
証方法では、テストベンチ発生ツール９５を介して、全
てのイベントを新たなテストベンチの作成に用いること
ができる。
テストシステムにおいて検討し、ＩＣ（意図した設計）
の間違った動作が修正されるように、イベント型テスト
システムにおいて（エディタ・ビューア８７、８８、８
９）イベントを変更編集する。変更したイベントにより
新テストベンチ８１を形成する。上記のように、このよ
うな新たなテストベンチを得るために、テストベンチ発
生ツール９５、シミュレーションアナリシスツール８
５、波形ビューア８６等のＥＤＡツールが、イベント型
テストシステムにリンクしている。従って、本発明の検
証方法では、テストベンチ発生ツール９５を介して、全
てのイベントを新たなテストベンチの作成に用いること
ができる。
【００４７】上記の本発明の実施例では、当初テストベ
ンチ５８から得られたイベント形式のテストベクタを、
シミュレータのスピードよりも例えば１００００倍高い
スピードで、イベント型テストシステムにより発生す
る。これはイベント型テストシステムのスケーリング機
能を用いて、イベントクロックやタイミングデータを所
定の係数で増大することにより行う。したがって、シリ
コン試作品をイベント型テストシステムに接続して、非
常に高いスピードでテストすることができる。この構成
において、シリコン試作品のデータは、イベント型テス
トシステムにコピーされるので、テストベクタやその応
答結果の変更、設計データの変更をイベント型テストシ
ステム内部で高速に実行できる。これらのテスト結果や
変更内容は、ＥＤＡツール８５、８６や新テストベンチ
８１にフィードバックされる。
ンチ５８から得られたイベント形式のテストベクタを、
シミュレータのスピードよりも例えば１００００倍高い
スピードで、イベント型テストシステムにより発生す
る。これはイベント型テストシステムのスケーリング機
能を用いて、イベントクロックやタイミングデータを所
定の係数で増大することにより行う。したがって、シリ
コン試作品をイベント型テストシステムに接続して、非
常に高いスピードでテストすることができる。この構成
において、シリコン試作品のデータは、イベント型テス
トシステムにコピーされるので、テストベクタやその応
答結果の変更、設計データの変更をイベント型テストシ
ステム内部で高速に実行できる。これらのテスト結果や
変更内容は、ＥＤＡツール８５、８６や新テストベンチ
８１にフィードバックされる。
【００４８】これらのプロセスを終了すると、最終シリ
コン作成工程９１により最終的なＩＣデバイス９２を作
成し、そのデバイスを生産テスト９３においてテストす
る。新たなテストベクタやテストベンチは、この生産テ
ストにおいて、生産上での欠陥等をテストするために用
いられる。本発明の設計検証方法は、設計データ入力か
らシミュレーションおよびテストベンチ形成における完
全なループを実現しており、設計の検証と設計エラーの
修正がそのループ内で実施できる。
コン作成工程９１により最終的なＩＣデバイス９２を作
成し、そのデバイスを生産テスト９３においてテストす
る。新たなテストベクタやテストベンチは、この生産テ
ストにおいて、生産上での欠陥等をテストするために用
いられる。本発明の設計検証方法は、設計データ入力か
らシミュレーションおよびテストベンチ形成における完
全なループを実現しており、設計の検証と設計エラーの
修正がそのループ内で実施できる。
【００４９】本発明の第１実施例を第５図を参照して説
明した。この第１実施例では、その設計検証プロセスに
おいて、対象デバイスの正しい動作に対応したテストベ
ンチが形成される。この第１実施例では、イベント型テ
ストシステムに搭載して検証するための物理的なシリコ
ン（シリコン試作品６３）を必要とすることが難点であ
る。このシリコン試作品を必要とすることにより、第１
実施例の設計検証プロセスは、全体としてまだ高価であ
る。
明した。この第１実施例では、その設計検証プロセスに
おいて、対象デバイスの正しい動作に対応したテストベ
ンチが形成される。この第１実施例では、イベント型テ
ストシステムに搭載して検証するための物理的なシリコ
ン（シリコン試作品６３）を必要とすることが難点であ
る。このシリコン試作品を必要とすることにより、第１
実施例の設計検証プロセスは、全体としてまだ高価であ
る。
【００５０】したがって、本発明の第２の実施例では、
第１実施例における基本コンセプトを発展し、物理シリ
コンを不要としている。この第２実施例のプロセスで
は、当初設計データ記述とそのシミュレーションテスト
ベンチを用いて、バグのない新たなテストベンチとデバ
イスモデルを形成する。このデバイスモデルは、対象デ
バイスの動作についての修正を全て含んでいるので、そ
のデバイスの本格生産にも用いることができる。この第
２実施例の全体プロセスを第６図に示す。
第１実施例における基本コンセプトを発展し、物理シリ
コンを不要としている。この第２実施例のプロセスで
は、当初設計データ記述とそのシミュレーションテスト
ベンチを用いて、バグのない新たなテストベンチとデバ
イスモデルを形成する。このデバイスモデルは、対象デ
バイスの動作についての修正を全て含んでいるので、そ
のデバイスの本格生産にも用いることができる。この第
２実施例の全体プロセスを第６図に示す。
【００５１】第５図の実施例と第６図の実施例との基本
的な相違点は、第５図において、シリコン試作品を当初
テストベンチとともにイベント型テストシステムに搭載
している。第６図では、デバイスモデル（仮想ＤＵＴ）
１８９が、当初デザインシミュレーション５６と当初テ
ストベンチ５８に基づいて形成される。物理的シリコン
ではなく、このデバイスモデル１８９をイベント型テス
トシステムに搭載する。この発明において、デバイスモ
デル１８９はどの特定のシミュレータからも独立してい
てもよく、あるいは特定のシミュレータに固有のもの
（シミュレーションモデル１９１）であってもよい。
的な相違点は、第５図において、シリコン試作品を当初
テストベンチとともにイベント型テストシステムに搭載
している。第６図では、デバイスモデル（仮想ＤＵＴ）
１８９が、当初デザインシミュレーション５６と当初テ
ストベンチ５８に基づいて形成される。物理的シリコン
ではなく、このデバイスモデル１８９をイベント型テス
トシステムに搭載する。この発明において、デバイスモ
デル１８９はどの特定のシミュレータからも独立してい
てもよく、あるいは特定のシミュレータに固有のもの
（シミュレーションモデル１９１）であってもよい。
【００５２】第６図のインタフェース、例えばプログラ
ムドアプリケーション・インタフェース（ＡＰＩ）を用
いて、イベント型テストシステムは、当初の設計段階で
使用したシミュレーションエンジン（シミュレータ）１
９０とリンクしている。このインタフェース１８７は好
ましくはスケーリング機能を有し、シミュレーションエ
ンジン１９０から得られたテストベクタのクロックレー
トやタイミングデータを所定の倍率で増大する。これに
より、イベント型テストシステムにおいて、テストベク
タを、例えば１００ＭＨｚのような高速な繰り返しレー
トで実行することができる。
ムドアプリケーション・インタフェース（ＡＰＩ）を用
いて、イベント型テストシステムは、当初の設計段階で
使用したシミュレーションエンジン（シミュレータ）１
９０とリンクしている。このインタフェース１８７は好
ましくはスケーリング機能を有し、シミュレーションエ
ンジン１９０から得られたテストベクタのクロックレー
トやタイミングデータを所定の倍率で増大する。これに
より、イベント型テストシステムにおいて、テストベク
タを、例えば１００ＭＨｚのような高速な繰り返しレー
トで実行することができる。
【００５３】この構成により、イベント型テストシステ
ムは、ＶｅｒｉｌｏｇあるいはＶＨＤＬで記述した設計
データやその全てのロジックモデル、ビヘイビオラル、
ＢＦＭ（バスファンクションモデル）、ＩＳＡ（インス
トラクションセットアーキテクチャ）およびアプリケー
ションの各テストベンチを有することができる。ここで
注意すべきは、このイベントテストシステムで実行する
ためのこれらのテストベンチはＶｅｒｉｌｏｇやＶＨＤ
Ｌに限る必要はなく、Ｃ言語やＣ＋＋言語でもよいこと
である。第６図で特に示していないが、第５図と同様に
各種のＥＤＡツールとイベント型テストシステムの各種
ソフトウェアツールが相互にリンクしている。
ムは、ＶｅｒｉｌｏｇあるいはＶＨＤＬで記述した設計
データやその全てのロジックモデル、ビヘイビオラル、
ＢＦＭ（バスファンクションモデル）、ＩＳＡ（インス
トラクションセットアーキテクチャ）およびアプリケー
ションの各テストベンチを有することができる。ここで
注意すべきは、このイベントテストシステムで実行する
ためのこれらのテストベンチはＶｅｒｉｌｏｇやＶＨＤ
Ｌに限る必要はなく、Ｃ言語やＣ＋＋言語でもよいこと
である。第６図で特に示していないが、第５図と同様に
各種のＥＤＡツールとイベント型テストシステムの各種
ソフトウェアツールが相互にリンクしている。
【００５４】デバイスモデル（当初デザイン）１８９と
そのテストベンチを用いて、その設計結果をイベント型
テストシステム（設計検証ステーションＤＴＳ）８２に
より検証する。この検証システム全体の環境および検証
結果がイベント形式になっているので、デバイスのどの
ような動作上の間違いもただちに検出できる。上記のよ
うにこのイベント型テストシステムは、イベントを変更
編集し時間スケールの変更ができるので、このような動
作間違いを修正するようにイベントを変更修正すること
ができる。
そのテストベンチを用いて、その設計結果をイベント型
テストシステム（設計検証ステーションＤＴＳ）８２に
より検証する。この検証システム全体の環境および検証
結果がイベント形式になっているので、デバイスのどの
ような動作上の間違いもただちに検出できる。上記のよ
うにこのイベント型テストシステムは、イベントを変更
編集し時間スケールの変更ができるので、このような動
作間違いを修正するようにイベントを変更修正すること
ができる。
【００５５】全ての動作間違いが修正されると、修正し
たデバイスモデルを保存し、新テストベンチ１８１とテ
ストベクタを形成する。このテストベンチとテストベク
タの形成プロセスは第５図と第６図の各実施例で同じで
あるが、第６図は図の混雑を避けるために単純化してい
る。したがって、第６図において、ソフトウェアインタ
フェース１８８は第５図のインタフェースと同様であ
り、第５図のＥＤＡツール８５、８６およびテストシス
テムのツール８７、８８、８９は同様にインタフェース
１８８を介して相互に結合している。
たデバイスモデルを保存し、新テストベンチ１８１とテ
ストベクタを形成する。このテストベンチとテストベク
タの形成プロセスは第５図と第６図の各実施例で同じで
あるが、第６図は図の混雑を避けるために単純化してい
る。したがって、第６図において、ソフトウェアインタ
フェース１８８は第５図のインタフェースと同様であ
り、第５図のＥＤＡツール８５、８６およびテストシス
テムのツール８７、８８、８９は同様にインタフェース
１８８を介して相互に結合している。
【００５６】この保存したデバイスモデルは、シリコン
製造工程において使用される。イベント型テストシステ
ムにより、そのデバイスモデルの正当性が既に確認され
ているので、さらに検証を行う必要はない。検証済みの
テストベクタがあるので（修正したテストベンチやテス
トベクタの形成プロセスにより）、製造工程での不良を
検出するためには、イベント型テストシステムにより通
常の生産テストをすればよい。
製造工程において使用される。イベント型テストシステ
ムにより、そのデバイスモデルの正当性が既に確認され
ているので、さらに検証を行う必要はない。検証済みの
テストベクタがあるので（修正したテストベンチやテス
トベクタの形成プロセスにより）、製造工程での不良を
検出するためには、イベント型テストシステムにより通
常の生産テストをすればよい。
【００５７】第６図における検証プロセスは、設計検証
のためにハードウェア試作品やエミュレータを必要とし
ない。当初設計データとシミュレーションをイベント型
テストシステムに用いて、その当初設計におけるデバイ
ス動作を修正した新たなテストベンチを作成する。この
検証プロセスにより生産テストに必要なテストベンチや
テストベクタも作成される。本発明の検証プロセスは、
物理的シリコンなしで、設計データ入力、シミュレーシ
ョンから設計検証の間に完全なループを実現でき、した
がって、現存するどの検証方法や第１実施例の方法より
もはるかにコスト効率がよい。
のためにハードウェア試作品やエミュレータを必要とし
ない。当初設計データとシミュレーションをイベント型
テストシステムに用いて、その当初設計におけるデバイ
ス動作を修正した新たなテストベンチを作成する。この
検証プロセスにより生産テストに必要なテストベンチや
テストベクタも作成される。本発明の検証プロセスは、
物理的シリコンなしで、設計データ入力、シミュレーシ
ョンから設計検証の間に完全なループを実現でき、した
がって、現存するどの検証方法や第１実施例の方法より
もはるかにコスト効率がよい。
【００５８】第７図はＥＤＡシミュレーションエンジン
とイベント型テストシステムとの関係例を示している。
この例では、シミュレーションエンジン（シミュレー
タ）１９０は、波形トランスレータ２１０とＡＰＩイン
タフェース２１２を有している。波形トランスレータ２
１０は、シミュレータによる波形表示を可能にする。Ａ
ＰＩインタフェース２１２は、異なるフォーマット間の
インタフェースを行う。
とイベント型テストシステムとの関係例を示している。
この例では、シミュレーションエンジン（シミュレー
タ）１９０は、波形トランスレータ２１０とＡＰＩイン
タフェース２１２を有している。波形トランスレータ２
１０は、シミュレータによる波形表示を可能にする。Ａ
ＰＩインタフェース２１２は、異なるフォーマット間の
インタフェースを行う。
【００５９】イベント型テストシステム（設計検証ステ
ーションＤＴＳ）８２は、ＶＣＤコンパイラ２１８とイ
ベントビューア２２２とＶＣＤライター２２０を有して
いる。ＶＣＤコンパイラ２１８は、ＶＣＤデータをイベ
ント型テストシステムで用いるためのイベントデータに
変換する。イベントビューア２２２とＶＣＤライター２
２０は、第５図のＶＣＤ波形ビューア・エディタ８７と
イベント波形エディタ・ビューア８８に対応するもので
あり、イベント形式テストベクタの波形観察と変更編集
を行う。スケジューラ２１６は、イベント型テストシス
テム８２とシミュレータ１９０間のタスクおよび通信の
管理を行うために設けられている。
ーションＤＴＳ）８２は、ＶＣＤコンパイラ２１８とイ
ベントビューア２２２とＶＣＤライター２２０を有して
いる。ＶＣＤコンパイラ２１８は、ＶＣＤデータをイベ
ント型テストシステムで用いるためのイベントデータに
変換する。イベントビューア２２２とＶＣＤライター２
２０は、第５図のＶＣＤ波形ビューア・エディタ８７と
イベント波形エディタ・ビューア８８に対応するもので
あり、イベント形式テストベクタの波形観察と変更編集
を行う。スケジューラ２１６は、イベント型テストシス
テム８２とシミュレータ１９０間のタスクおよび通信の
管理を行うために設けられている。
【００６０】ＡＰＩインタフェース２１２により、シミ
ュレータエンジン１９０とイベント型テストシステム８
２における各種の異なるフォーマットのソフトウェアが
リンクされている。イベント型テストシステム８２にお
けるイベント波形をイベントビューア８２により観測し
変更修正する。変更したイベント波形はＶＣＤライター
２２０によりＶＣＤに変換される。波形トランスレータ
２１０は、ＶＣＤ波形をシミュレーションエンジン１９
０の波形に変換する。
ュレータエンジン１９０とイベント型テストシステム８
２における各種の異なるフォーマットのソフトウェアが
リンクされている。イベント型テストシステム８２にお
けるイベント波形をイベントビューア８２により観測し
変更修正する。変更したイベント波形はＶＣＤライター
２２０によりＶＣＤに変換される。波形トランスレータ
２１０は、ＶＣＤ波形をシミュレーションエンジン１９
０の波形に変換する。
【００６１】好ましい実施例しか明記していないが、上
述した開示に基づき、添付した請求の範囲で、本発明の
精神と範囲を離れることなく、本発明の様々な形態や変
形が可能である。
述した開示に基づき、添付した請求の範囲で、本発明の
精神と範囲を離れることなく、本発明の様々な形態や変
形が可能である。
【００６２】
【発明の効果】以上のように、本発明による設計検証で
は、ＩＣシミュレーションモデルと当初シミュレーショ
ンテストベンチおよび電子設計自動化（ＥＤＡ）環境で
の各種ツールをイベント型テストシステムと共に用いて
設計検証を行う方法となっている。この実現のために、
ＥＤＡツールとデバイスシミュレータをイベント型テス
トシステムにリンクし、当初の設計シミュレーションベ
クタとテストベンチを実行し、テストベンチとテストベ
クタを所定の結果が得られるように、イベント型テスト
システムにより変更する。ＥＤＡツールがイベント型テ
ストシステムにリンクしているため、この変更した内容
により最終的なテストベンチを形成することができる。
したがって、複雑なＩＣの設計検証を、シリコン試作品
を用いたインシステムを行うことなく実施することがで
きる。このため、本発明の設計検証は、大きなはコスト
削減とターンアラウンドタイムの短縮ができる。
は、ＩＣシミュレーションモデルと当初シミュレーショ
ンテストベンチおよび電子設計自動化（ＥＤＡ）環境で
の各種ツールをイベント型テストシステムと共に用いて
設計検証を行う方法となっている。この実現のために、
ＥＤＡツールとデバイスシミュレータをイベント型テス
トシステムにリンクし、当初の設計シミュレーションベ
クタとテストベンチを実行し、テストベンチとテストベ
クタを所定の結果が得られるように、イベント型テスト
システムにより変更する。ＥＤＡツールがイベント型テ
ストシステムにリンクしているため、この変更した内容
により最終的なテストベンチを形成することができる。
したがって、複雑なＩＣの設計検証を、シリコン試作品
を用いたインシステムを行うことなく実施することがで
きる。このため、本発明の設計検証は、大きなはコスト
削減とターンアラウンドタイムの短縮ができる。
【図１】設計検証の対象とするシステムオンチップのよ
うな複雑なＩＣの構成例を示す概略図である。
うな複雑なＩＣの構成例を示す概略図である。
【図２】ＥＤＡ環境下での設計手順における設計階層に
対応する設計検証の階層の例を示す概略図である。
対応する設計検証の階層の例を示す概略図である。
【図３】複雑なＩＣの開発における各種の抽象レベルと
そのシミュレーション速度との関係を示す図である。
そのシミュレーション速度との関係を示す図である。
【図４】設計検証プロセスも含む、従来技術による複雑
なＩＣの製品開発プロセスを示すフロー図である。
なＩＣの製品開発プロセスを示すフロー図である。
【図５】本発明の第１の実施例における複雑なＩＣの設
計検証方法を示す概略図である。
計検証方法を示す概略図である。
【図６】本発明の第２の実施例における複雑なＩＣの設
計検証方法を示す概略図である。
計検証方法を示す概略図である。
【図７】第５図および第６図の実施例において、ＥＤＡ
ツールとイベント型テストシステムとの間の接続例を示
す概略図である。
ツールとイベント型テストシステムとの間の接続例を示
す概略図である。
５１ 要件調査 ５２ 仕様決定 ５３ 設計データの入力 ５４ 当初設計 ５５ 設計検証 ５６ シミュレーション ５８ 当初テストベンチ ５９ ＶＣＤ（バリューチェンジダンプ）ファイル ６０ シェード領域 ６１ シリコン試作品の形成 ６２ 単体による検証 ６３ シリコン試作品 ６５ デバッグ検証テスト ８１ 新テストベンチ ８２ イベント型テストシステム ８３ テスト結果ファイル ８５ シミュレーション・アナリシス・デバッグ ８６ 波形エディタ・ビューア ８７ ＶＣＤ波形エディタ・ビューア ８８ イベント波形エディタ・ビューア ８９ ＤＵＴ（被試験デバイス）エディタ・ビューア ９１ 最終シリコン作成工程 ９２ ＩＣデバイス ９３ 生産テスト ９５ テストベンチ発生ツール ９７ ＡＰＩインタフェース ９９ テストベンチフィードバック
Claims (21)
- 【請求項１】 電子設計自動化（ＥＤＡ）環境における
設計プロセスが行われた複雑なＩＣ設計の検証方法にお
いて、 ＥＤＡ環境下において形成されたＩＣ設計データを用い
てそのＩＣのシリコン試作品を形成するステップと、 そのＩＣ設計データから得られたイベント形式のテスト
ベクタをイベント型テストシステムによりそのシリコン
試作品に与え、そのシリコン試作品からの応答出力を評
価するステップと、 そのシリコン試作品から所定の出力が得られるように、
イベント形式テストベクタをイベント型テストシステム
により変更するステップと、 その変更したイベント形式テストベクタをＥＤＡ環境に
フィードバックするステップと、 上記を具備することを特徴とするＩＣ設計の検証方法。 - 【請求項２】 シミュレータを含むＥＤＡツールをイベ
ント型テストシステムにソフトウェアインタフェースを
介して接続するステップをさらに有する、請求項１に記
載のＩＣ設計の検証方法。 - 【請求項３】 ＩＣ設計データ中に形成されたテストベ
ンチからイベント形式データを抽出するステップをさら
に有する、請求項１に記載のＩＣ設計の検証方法。 - 【請求項４】 上記イベント形式データを抽出するステ
ップは、さらにそのテストベンチをシミュレータにより
実行してそのシミュレータにより形成されたバリューチ
ェンジダンプフィアイルからイベント形式データを抽出
するステップを有している、請求項３に記載のＩＣ設計
の検証方法。 - 【請求項５】 上記抽出したイベントデータをイベント
型テストシステムに搭載し、その抽出したイベントデー
タを用いてイベント型テストシステムによりイベント形
式テストベクタを発生してそれをシリコン試作品に与え
るステップをさらに有する、請求項３に記載のＩＣ設計
の検証方法。 - 【請求項６】 上記イベント型テストシステムからの上
記変更したイベント形式テストベクタに基づいて、新た
なテストベンチを形成するステップをさらに有する、請
求項１に記載のＩＣ設計の検証方法。 - 【請求項７】 上記のＥＤＡツールは、ＩＣ設計データ
中に形成されたテストベンチから得られた波形を観察し
編集する手段を有している、請求項１に記載のＩＣ設計
の検証方法。 - 【請求項８】 上記のイベント型テストシステムは、Ｉ
Ｃ設計データ中に形成されたテストベンチから抽出した
イベント形式テストベクタの波形を観察し編集する手段
と、上記シリコン試作品に与えるクロックレートやテス
トベクタのイベントタイミングデータを変更する手段と
を有している、請求項１に記載のＩＣ設計の検証方法。 - 【請求項９】 電子設計自動化（ＥＤＡ）環境における
設計プロセスが行われた複雑なＩＣ設計の検証方法にお
いて、 ＥＤＡ環境下において形成されたＩＣ設計データを用い
てそのＩＣのシリコン試作品を形成するステップと、 シミュレータを含むＥＤＡツールをイベント型テストシ
ステムにリンクさせるステップと、 上記ＩＣ設計データ中に形成されたテストベンチを上記
シミュレータにより実行して得られたデータファイルか
らイベント形式データを抽出するステップと、 その抽出されたイベント形式データをイベント型テスト
システムに搭載し、そのイベント型テストシステムによ
りそのイベントデータを用いたイベント形式テストベク
タを発生するステップと、 そのイベント形式テストベクタをイベント型テストシス
テムによりそのシリコン試作品に与え、そのシリコン試
作品からの応答出力を評価するステップと、 そのシリコン試作品から所定の出力が得られるように、
イベント形式テストベクタをイベント型テストシステム
により変更するステップと、 その変更したイベント形式テストベクタをＥＤＡ環境に
フィードバックするステップとを備え、 上記シリコン試作品のインシステムテストをすることな
く、ＩＣ設計検証を行うことを特徴とするＩＣ設計の検
証方法。 - 【請求項１０】 電子設計自動化（ＥＤＡ）環境におけ
る設計プロセスが行われた複雑なＩＣ設計の検証方法に
おいて、 ＥＤＡ環境下において形成されたＩＣ設計データを用い
てその設計対象であるＩＣのデバイスモデルを用意する
ステップと、 そのＩＣ設計データから得られたイベント形式のテスト
ベクタをイベント型テストシステムによりそのデバイス
モデルに与え、そのデバイスモデルからの応答出力を評
価するステップと、 そのデバイスモデルから所定の出力が得られるように、
イベント形式テストベクタをイベント型テストシステム
により変更するステップと、 その変更したイベント形式テストベクタをＥＤＡ環境に
フィードバックするステップと、 上記を具備することを特徴とするＩＣ設計の検証方法。 - 【請求項１１】 上記デバイスモデルは、固有のシミュ
レータに従属しあるいはどのようなシミュレータからも
独立している、請求項１０に記載のＩＣ設計の検証方
法。 - 【請求項１２】 シミュレータを含むＥＤＡツールをイ
ベント型テストシステムにソフトウェアインタフェース
を介して接続するステップをさらに有する、請求項１０
に記載のＩＣ設計の検証方法。 - 【請求項１３】 ＩＣ設計データ中に形成されたテスト
ベンチからイベント形式データを抽出するステップをさ
らに有する、請求項１０に記載のＩＣ設計の検証方法。 - 【請求項１４】 上記イベント形式データを抽出するス
テップは、さらにそのテストベンチをシミュレータによ
り実行してそのシミュレータにより形成されたバリュー
チェンジダンプフィアイルからイベント形式データを抽
出するステップを有している、請求項１３に記載のＩＣ
設計の検証方法。 - 【請求項１５】 上記抽出したイベントデータをイベン
ト型テストシステムに搭載し、その抽出したイベントデ
ータを用いてイベント型テストシステムによりイベント
形式テストベクタを発生してそれを上記デバイスモデル
に与えるステップをさらに有する、請求項１３に記載の
ＩＣ設計の検証方法。 - 【請求項１６】 上記イベント型テストシステムからの
上記変更したイベント形式テストベクタに基づいて、新
たなテストベンチを形成するステップをさらに有する、
請求項１０に記載のＩＣ設計の検証方法。 - 【請求項１７】 上記のＥＤＡツールは、ＩＣ設計デー
タ中に形成されたテストベンチから得られた波形を観察
し編集する手段を有している、請求項１０に記載のＩＣ
設計の検証方法。 - 【請求項１８】 上記のイベント型テストシステムは、
ＩＣ設計データ中に形成されたテストベンチから抽出し
たイベント形式テストベクタの波形を観察し編集する手
段と、上記デバイスモデルに与えるクロックレートやテ
ストベクタのイベントタイミングデータを変更する手段
とを有している、請求項１０に記載のＩＣ設計の検証方
法。 - 【請求項１９】 電子設計自動化（ＥＤＡ）環境におけ
る設計プロセスが行われた複雑なＩＣ設計の検証方法に
おいて、 ＥＤＡ環境下において形成されたＩＣ設計データを用い
てそのＩＣのデバイスモデルを形成するステップと、 シミュレータを含むＥＤＡツールをイベント型テストシ
ステムにリンクさせるステップと、 上記ＩＣ設計データ中に形成されたテストベンチを上記
シミュレータにより実行して得られたデータファイルか
らイベント形式データを抽出するステップと、 その抽出されたイベント形式データをイベント型テスト
システムに搭載し、そのイベント型テストシステムによ
りそのイベントデータを用いたイベント形式テストベク
タを発生するステップと、 そのイベント形式テストベクタをイベント型テストシス
テムにより上記デバイスモデルに与え、そのデバイスモ
デルからの応答出力を評価するステップと、 そのデバイスモデルから所定の出力が得られるように、
イベント形式テストベクタをイベント型テストシステム
により変更するステップと、 その変更したイベント形式テストベクタをＥＤＡ環境に
フィードバックするステップとにより構成され、 上記デバイスモデルのインシステムテストをすることな
く、ＩＣ設計検証を行うことを特徴とするＩＣ設計の検
証方法。 - 【請求項２０】 電子設計自動化（ＥＤＡ）環境におけ
る設計プロセスが行われた複雑なＩＣ設計の検証方法に
おいて、 ＥＤＡ環境下において形成されたＩＣ設計データを用い
てその物理シリコンを形成するステップと、 ＥＤＡ環境下において形成されたＩＣ設計データを用い
てその設計対象であるＩＣのデバイスモデルを用意する
ステップと、 そのＩＣ設計データから得られたイベント形式のテスト
ベクタをイベント型テストシステムによりその物理シリ
コン又はデバイスモデルに与え、その物理シリコン又は
デバイスモデルからの応答出力を評価するステップと、 その物理シリコン又はデバイスモデルから所定の出力が
得られるように、イベント形式テストベクタをイベント
型テストシステムにより変更するステップと、 その変更したイベント形式テストベクタをＥＤＡ環境に
フィードバックするステップと、 上記を具備することを特徴とするＩＣ設計の検証方法。 - 【請求項２１】 上記物理シリコンは、ＩＣのシリコン
試作品である、請求項２０に記載のＩＣ設計の検証方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US23700100P | 2000-09-29 | 2000-09-29 | |
| US60/237001 | 2000-09-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002215712A true JP2002215712A (ja) | 2002-08-02 |
| JP4058252B2 JP4058252B2 (ja) | 2008-03-05 |
Family
ID=22891917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001296263A Expired - Fee Related JP4058252B2 (ja) | 2000-09-29 | 2001-09-27 | Ｉｃ設計の検証方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7089517B2 (ja) |
| JP (1) | JP4058252B2 (ja) |
| KR (1) | KR100463735B1 (ja) |
| CN (1) | CN1303668C (ja) |
| DE (1) | DE10147078A1 (ja) |
| TW (1) | TW522322B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006019081A1 (ja) | 2004-08-17 | 2006-02-23 | Advantest Corporation | 試験エミュレータ、エミュレーションプログラム、及び半導体デバイス製造方法 |
| US7502724B2 (en) | 2004-09-24 | 2009-03-10 | Advantest Corporation | Test simulator, test simulation program and recording medium |
| US7532994B2 (en) | 2005-03-07 | 2009-05-12 | Advantest Corporation | Test apparatus, test method, electronic device manufacturing method, test simulator and test simulation method |
| JP2020184375A (ja) * | 2013-05-17 | 2020-11-12 | コーヒレント・ロジックス・インコーポレーテッド | マルチプロセッサ組込みシステム上でのアプリケーションの動的再構成 |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7165231B2 (en) * | 2000-12-18 | 2007-01-16 | Yardstick Research, Llc | Method and system for incremental behavioral validation of digital design expressed in hardware description language |
| US20030005396A1 (en) * | 2001-06-16 | 2003-01-02 | Chen Michael Y. | Phase and generator based SOC design and/or verification |
| GB0121990D0 (en) * | 2001-09-11 | 2001-10-31 | Beach Solutions Ltd | Emulation system & method |
| US7627462B2 (en) * | 2001-11-27 | 2009-12-01 | Arm Limited | Hardware simulation using a test scenario manager |
| US7099813B2 (en) * | 2002-04-09 | 2006-08-29 | Arm Limited | Simulating program instruction execution and hardware device operation |
| TWI261297B (en) * | 2002-05-01 | 2006-09-01 | Via Tech Inc | Chip manufacturing process capable of testing efficiency in advance and its test method |
| US20040032412A1 (en) * | 2002-08-13 | 2004-02-19 | Odom Brian Keith | Generating a graphical program based on a timing diagram |
| JP4776861B2 (ja) * | 2002-09-26 | 2011-09-21 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN100463133C (zh) * | 2002-10-24 | 2009-02-18 | 威盛电子股份有限公司 | 自动化集成电路整机测试系统、装置及其方法 |
| CN1298047C (zh) * | 2003-02-21 | 2007-01-31 | 上海芯华微电子有限公司 | 双极型集成电路设计的有效验证和电网络一致性比较方法 |
| US7580037B1 (en) * | 2003-09-05 | 2009-08-25 | Altera Corporation | Techniques for graphical analysis and manipulation of circuit timing requirements |
| JP2005128692A (ja) * | 2003-10-22 | 2005-05-19 | Matsushita Electric Ind Co Ltd | シミュレータ及びシミュレーション方法 |
| US7171428B1 (en) * | 2003-12-12 | 2007-01-30 | Emc Corporation | Testing system with database-generic front end |
| WO2005078584A1 (en) * | 2003-12-16 | 2005-08-25 | Logic Mill Technology, Llc | Performance improvement apparatus for hardware-assisted verification using massive memory and compilation avoidance and its verification method using the same |
| US7225416B1 (en) * | 2004-06-15 | 2007-05-29 | Altera Corporation | Methods and apparatus for automatic test component generation and inclusion into simulation testbench |
| JP4080464B2 (ja) * | 2004-07-14 | 2008-04-23 | 松下電器産業株式会社 | 検証ベクタ生成方法およびこれを用いた電子回路の検証方法 |
| US7373631B1 (en) * | 2004-08-11 | 2008-05-13 | Altera Corporation | Methods of producing application-specific integrated circuit equivalents of programmable logic |
| KR100618859B1 (ko) * | 2004-09-03 | 2006-08-31 | 삼성전자주식회사 | 테스트 벡터 검증 방법 및 이 기능을 실현하는 기록 매체 |
| US7509604B1 (en) * | 2004-12-10 | 2009-03-24 | Synopsys, Inc. | Method and apparatus for formally comparing stream-based designs |
| US7496464B2 (en) * | 2006-03-21 | 2009-02-24 | Mediatek Usa Inc. | Validation system with flow control capability |
| US7386827B1 (en) * | 2006-06-08 | 2008-06-10 | Xilinx, Inc. | Building a simulation environment for a design block |
| EP1876532A1 (en) * | 2006-07-05 | 2008-01-09 | Telefonaktiebolaget LM Ericsson (publ) | A method and a system for testing software modules in a telecommunication system |
| US7956636B2 (en) | 2007-03-05 | 2011-06-07 | Apple Inc. | Generating test benches for pre-silicon validation of retimed complex IC designs against a reference design |
| US8161496B2 (en) * | 2007-07-31 | 2012-04-17 | Microsoft Corporation | Positive and negative event-based testing |
| US8413103B2 (en) * | 2009-03-13 | 2013-04-02 | Synopsys, Inc. | Execution monitor for electronic design automation |
| US8543953B2 (en) * | 2012-01-04 | 2013-09-24 | Apple Inc. | Automated stimulus steering during simulation of an integrated circuit design |
| US20170351796A1 (en) * | 2016-06-06 | 2017-12-07 | Prateek Sikka | Method for improving the runtime performance of multi-clock designs on fpga and emulation systems |
| US20180129758A1 (en) * | 2016-11-08 | 2018-05-10 | Prateek Sikka | Method for improving runtime performance of multi-clock designs on fgpa and emulation systems using iterative pipelining |
| US10289779B2 (en) | 2017-04-18 | 2019-05-14 | Raytheon Company | Universal verification methodology (UVM) register abstraction layer (RAL) traffic predictor |
| DE102017117322A1 (de) * | 2017-07-31 | 2019-01-31 | Infineon Technologies Ag | Verfahren zur Herstellung eines Halbleiterbauelementes mittels computergestütztem Entwurf von Testszenarien |
| US10796051B1 (en) * | 2019-04-30 | 2020-10-06 | Cadence Design Systems, Inc. | Adaptive model interface for a plurality of EDA programs |
| CN110865936B (zh) * | 2019-10-31 | 2022-09-30 | 中国人民解放军战略支援部队信息工程大学 | 一种面向集成电路安全功能的白盒插桩fpga原型验证方法 |
| CN111596200A (zh) * | 2020-05-25 | 2020-08-28 | 上海岱矽集成电路有限公司 | 一种集成电路测试仪 |
| CN115843466A (zh) * | 2020-07-09 | 2023-03-24 | 特克特朗尼克公司 | 指示制造电子电路的探测目标 |
| CN113589141A (zh) * | 2021-07-16 | 2021-11-02 | 杭州中安电子有限公司 | 一种高速测试向量发生装置 |
| US11733295B2 (en) | 2021-09-13 | 2023-08-22 | International Business Machines Corporation | Methods and systems for identifying flaws and bugs in integrated circuits, for example, microprocessors |
| CN117007947B (zh) * | 2023-10-07 | 2024-03-19 | 北京象帝先计算技术有限公司 | 生成测试向量的方法、装置、电子设备及存储介质 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5371851A (en) * | 1989-04-26 | 1994-12-06 | Credence Systems Corporation | Graphical data base editor |
| US5619512A (en) * | 1993-11-08 | 1997-04-08 | Nippondenso Co., Ltd. | Integrated circuit having self-testing function |
| US5740086A (en) * | 1996-01-11 | 1998-04-14 | Advantest Corp. | Semiconductor test system linked to cad data |
| US5903475A (en) * | 1996-07-18 | 1999-05-11 | Lsi Logic Corporation | System simulation for testing integrated circuit models |
| US6066608A (en) * | 1996-09-23 | 2000-05-23 | The Procter & Gamble Company | Liquid personal cleansing composition which contain a lipophilic skin moisturing agent comprised of relatively large droplets |
| US6006022A (en) * | 1996-11-15 | 1999-12-21 | Microsystem Synthesis, Inc. | Cross-linked development and deployment apparatus and method |
| KR19980067783A (ko) * | 1997-02-12 | 1998-10-15 | 야마우치 신지 | 에뮬레이션장치 |
| US6370675B1 (en) * | 1998-08-18 | 2002-04-09 | Advantest Corp. | Semiconductor integrated circuit design and evaluation system using cycle base timing |
| US6061283A (en) * | 1998-10-23 | 2000-05-09 | Advantest Corp. | Semiconductor integrated circuit evaluation system |
| US6668331B1 (en) * | 2000-03-24 | 2003-12-23 | Advantest Corp. | Apparatus and method for successively generating an event to establish a total delay time that is greater than can be expressed by specified data bits in an event memory |
| US6651204B1 (en) * | 2000-06-01 | 2003-11-18 | Advantest Corp. | Modular architecture for memory testing on event based test system |
-
2001
- 2001-08-28 US US09/941,396 patent/US7089517B2/en not_active Expired - Fee Related
- 2001-09-19 TW TW090123092A patent/TW522322B/zh not_active IP Right Cessation
- 2001-09-25 DE DE10147078A patent/DE10147078A1/de not_active Withdrawn
- 2001-09-27 JP JP2001296263A patent/JP4058252B2/ja not_active Expired - Fee Related
- 2001-09-28 KR KR10-2001-0060427A patent/KR100463735B1/ko not_active IP Right Cessation
- 2001-09-29 CN CNB011360712A patent/CN1303668C/zh not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006019081A1 (ja) | 2004-08-17 | 2006-02-23 | Advantest Corporation | 試験エミュレータ、エミュレーションプログラム、及び半導体デバイス製造方法 |
| US7506291B2 (en) | 2004-08-17 | 2009-03-17 | Advantest Corporation | Test emulator, emulation program and method for manufacturing semiconductor device |
| US7502724B2 (en) | 2004-09-24 | 2009-03-10 | Advantest Corporation | Test simulator, test simulation program and recording medium |
| US7532994B2 (en) | 2005-03-07 | 2009-05-12 | Advantest Corporation | Test apparatus, test method, electronic device manufacturing method, test simulator and test simulation method |
| JP2020184375A (ja) * | 2013-05-17 | 2020-11-12 | コーヒレント・ロジックス・インコーポレーテッド | マルチプロセッサ組込みシステム上でのアプリケーションの動的再構成 |
| JP7121076B2 (ja) | 2013-05-17 | 2022-08-17 | コーヒレント・ロジックス・インコーポレーテッド | マルチプロセッサ組込みシステム上でのアプリケーションの動的再構成 |
| US11726812B2 (en) | 2013-05-17 | 2023-08-15 | Coherent Logix, Incorporated | Dynamic reconfiguration of applications on a multi-processor embedded system |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020025800A (ko) | 2002-04-04 |
| TW522322B (en) | 2003-03-01 |
| DE10147078A1 (de) | 2002-06-20 |
| US7089517B2 (en) | 2006-08-08 |
| KR100463735B1 (ko) | 2004-12-29 |
| CN1303668C (zh) | 2007-03-07 |
| CN1347149A (zh) | 2002-05-01 |
| JP4058252B2 (ja) | 2008-03-05 |
| US20020040288A1 (en) | 2002-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4058252B2 (ja) | Ｉｃ設計の検証方法 | |
| US5903475A (en) | System simulation for testing integrated circuit models | |
| US5812416A (en) | Integrated circuit design decomposition | |
| KR100936855B1 (ko) | Ａｓｉｃ/ｓｏｃ 제조시에 프로토타입-홀드를 방지하기위한 제조 방법 및 장치 | |
| US6061283A (en) | Semiconductor integrated circuit evaluation system | |
| Riesgo et al. | Design methodologies based on hardware description languages | |
| US9064068B1 (en) | Debuggable opaque IP | |
| US7730435B2 (en) | Automatic test component generation and inclusion into simulation testbench | |
| JP3872954B2 (ja) | 有限状態機械を識別して回路設計を検査するシステムおよび方法 | |
| US20080306721A1 (en) | Dynamic-Verification-Based Verification Apparatus Achieving High Verification Performance and Verification Efficiency and the Verification Methodology Using the Same | |
| US20090150136A1 (en) | Dynamic-based verification apparatus for verification from electronic system level to gate level, and verification method using the same | |
| US20110184713A1 (en) | Dynamic-based verification apparatus for verification from electronic system level to gate level, and verification method using the same | |
| US20080270958A1 (en) | Method and system for debug and test using replicated logic | |
| US6327556B1 (en) | AT-speed computer model testing methods | |
| US20080005710A1 (en) | Automatic generation of timing constraints for the validation/signoff of test structures | |
| TW563043B (en) | Method and apparatus for design validation of complex IC without using logic simulation | |
| JP2001189387A (ja) | システムオンチップの設計検証方法および装置 | |
| US7584456B1 (en) | Method and apparatus for debugging embedded systems having read only memory | |
| US6877139B2 (en) | Automated approach to constraint generation in IC design | |
| US7254793B2 (en) | Latch modeling technique for formal verification | |
| JP2003141206A (ja) | Ｌｓｉテスト・データのタイミング検証方法およびｌｓｉテスト・データのタイミング検証プログラム | |
| Kakoee et al. | Enhancing the testability of RTL designs using efficiently synthesized assertions | |
| Rajsuman | Extending EDA environment from design to test | |
| US20030204386A1 (en) | Class-based system for circuit modeling | |
| US20030126570A1 (en) | Systems and methods for realizing integrated circuits |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040618 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20041216 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070605 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070731 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070828 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071012 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071127 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071217 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111221 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111221 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121221 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121221 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121221 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131221 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |