TW522322B - Method for design validation of complex IC - Google Patents

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[22322 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明説明（1 ) 〔發明領域〕 本發明關係於一種用於設計確認複雜I C之方法，更 明確地說，關係於一種用以估計及有效化例如系統晶片之 複雜I C之設計，其以高速及低成本方式，使用電子設計 自動化（E D A )工具及事件爲主測試系統之組合。 〔發明背景〕 於此時，V L S I設計係以方塊及次方塊使用例如 Verilog或VHDL加以描述，並以行爲，閘層次Vedlog/ V H D L模擬器加以模擬。此模擬係目標以在設計被製造 成矽I C之前，檢查其功能及效能。 設計確認係爲於複雜I C設計中之最重要及最困難的 工作之一，因爲沒有了完全之功能確認，設計錯誤不能被 找到及去除。於此同時，設計確認係爲於產品開發期之絕 對必要性。因爲現行產品設計之緩慢模擬速度及大尺寸， 所以晶片層次之設計確認爲現行工具及方法論中之不可能 之任務（1 9 9 8年由克魯耳出版社之吉丁及比克所著之 ”系統晶片設計之再使用方法手冊”；及2 0 0 0年由亞 特屋出版公司出版之雷蘇曼所述”系統晶片：設計及測試 ，，）' 此一複雜I C之例係爲一系統晶片（S 〇 C )，其係 爲一種藉由將多個獨立V L S I設計（核心）組合在一起 ，以提供一應用之全功能的I C。第1圖爲一 S ◦ C 1 〇 之一般結構例，其具有一內藏記憶體1 2，一微處理機核 本紙張尺度適用中周國家標準（CNS ) Α4規格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂l· d. -4- 22322 A7 _______B7_ 五、發明説明（2 ) (請先閲讀背面之注意^項再填寫本頁) 心1 4，及三個特殊功能核心1 6，1 8及2 0，P L L (相鎖迴路）2 2及T A P (測試接取埠）2 4。於此例 子中，晶片層次I /〇係被建立於當晶片I / ◦墊2 8形 成於在S 〇 C 1 〇之外週邊之I/O墊框架2 6上。每一 核心12，14，16，18，及20包含一墊框架29 ，其典型包含多數I/O墊於其週邊，並具有電力墊在上 金屬層上。 設計確認爲一於任一系統設計計劃中之最重要工作之 一，例如上述之S ◦ C 1 〇之設計（雷蘇曼之”系統晶片 :設計及測試”）。設計確認表示建立系統所想要作的事 。其基本上於系統操作上提供一信任。確認之目標係證明 產品確實如想要地動作（找出是否其如想要地工作）。複 雜I C之設計確認可以被認爲是硬體操作之確認，其包含 功能性及時序效能。於現行技術中，這是藉由密集之行爲 ，邏輯及時序模擬；及/或藉由模仿.；及/或藉由硬體原 型加以取得。 經濟部智慧財產局員工消費合作社印製 於I C設計之先前階段中，隨著規格開發及r T L編 碼，行爲模式開發，使得測試台可以被建立用於系統模擬 。於先前階段中，該目標係大致藉由時間R T L開發一良 好組之測試程式組及測試個案，及功能模式係被指定。有 效確認取決於測試之品質及測試台之完整性，各種模式之 抽象層次，E D A工具及模擬環境。 第2圖例示出於不同抽象層次之複雜I C設計及於今 曰每一層次所用之確認方法類型。由最高至最低抽象層次 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -5- 522322 A7 _ B7 五、發明説明（3 ) ，第2圖顯示行爲HDL層次4 1，RTL (暫存器轉移 語言）層次4 3，閘層次4 5及實體設計層次4 6。相當 於此等不同抽象層次之確認方法係列於第2圖之方塊4 8 中〇 設計確認策略遵循著設計層級。首先，葉層次方塊係 以單獨方式檢查正確性。在這些方塊之功能性檢查後，於 方塊間之界面係以互動類型及資料內容，檢查其正確性。 下一步驟爲在全晶片模型上，.執行應用軟體或等效測試台 。因爲軟體應用只可以藉由軟體的轉時執行法加以確認， 所以需要一硬體一軟體共同模擬。共同模擬可以在一指令 組架構（I S A )層次，一匯流排功能模型（B F Μ )層 次，或使用一行爲C / C C + +模型加以完成。 於不同層次之模擬速度之適當比較係示於第3圖。因 爲現行共同模擬速度緩慢，所以，使用了模仿及/或硬體 原型。雖然，模仿相當昂貴（一般而言，模仿系統成本爲 約1百萬元），但模仿速度係遠快於共同模擬之速度。模 仿可以接近於寳質系統速度之1 / 1 0 0 (大約爲每秒 1 Ο Ο Ο 0 0 0次）。F P G A (外場可規劃閘陣列）或 A S I C (應用特定積體電路）爲主硬體原型提供更快之 模擬速度，至約實際系統速度之1 / 1 0 ,但它將較模仿 更昂貴，因爲它需要製造FPG A或AS I C。 儘管工程師想要使第一矽完全動作，但當被以晶圓層 次測試時，也只有約8 0 %之設計能正確動作，但當首次 主要原因是缺少足夠真 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 %之設 進入系統時，仍有一半以上故障 -6 - 522322 A7 B7 五、發明説明（4 ) 實應用執行之系統層次測試。現今技術的唯一方法是藉由 使用FPGA或AS I C之矽原型。 現今產品開發期的一例子係不於第4圖中。於步驟 5 1中，設計者硏讀予以設計之複雜I C之要求。於步驟 5 2中，基於步驟5 1之要求，設計者決定I c之規格。. 於步驟5 3之設計輸入程序中，I C係使用例如verii〇g/ VHDL之高階語言，被以方塊及次方塊描述。於步驟 5 4中，一啓始設計評估係經由設計驗證5 5及邏輯/時 序模擬5 6，使用啓始測試台5 8加以完成。執行邏輯模 擬之結果，將建立一輸入/輸出資料檔案或V C D (値改 變阻尼）檔5 9。於V C D檔5 9中之資料係爲相關於時 間長度或延遲之輸入及輸出事件列，即於事件格式中之資 料。 如於第4圖所示，當設計太大時，今日所能用之方法 爲建立一矽原型或於最終系統將之除錯，這相較於密集驗 證及共同模擬係較實際的。此矽原型製造，驗證及除錯程 序係被示於第4圖之陰影區6 0中。於此程序中，在步驟 6 1中，製造完成，取得了一矽原型6 3。所得矽原型 6 3係於步驟6 2中檢查有否錯誤，這些錯誤係於除錯及 驗證測試6 5中加以去除。 今日，此測試係使用一 I C測試器加以完成，該I C 測試器係爲一週期爲主測試系統，其具有一種架構，用以 產生基於週期格式之測試圖案資料的測試向量。因爲週期 爲主測試系統（A T E系統）並不能直接使用於E D A環 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公瘦） (請先閱讀背面之注意事項再填寫本頁) 、τ 經濟部智慧財產局員工消費合作社印製 522322 A7 __B7_ 五、發明説明（5 ) (請先閲讀背面之注意事項再填寫本頁) 境所產生之測試台5 8或V CD檔案5 9,所以此藉由今 曰之I C測試器之驗證涉及不完整及不正確之結果。同時 ，將事件格式資料由E D A環境轉換爲週期格式測試圖案 資料，用於週期爲主測試系統也是費時的。 矽原型6 3更經由一系統內測試6 7加以進一步驟確 認，於系統內測試6 7中，矽原型6 3係被測試爲一想要 系統的一部份。假設特定設計係爲予以安裝在一行動電話 上之晶片，代表該晶片之矽原型將被安裝在行動電話之板 上，並基於行動電話之想要功能及效能加以測試。於系統 內確認時，錯誤及錯誤之成因將被檢測及設計錯點將於步 驟6 9加以修復。因爲此一系統內測試需要設計晶片之矽 原型及具有應用軟體之系統以執行該矽原型，所以它不但 是成本大而且費時。 經濟部智慧財產局員工消費合作社印製 於第4圖之陰影區域6 0中之矽驗證及系統內測試， 設計錯誤係被找到及此等錯誤之成因係被決定及設計錯誤 係經由於設計工程師及測試工程師間之重覆相互作用，而 被校正。將到達最後設計7 1及用於最後設計7 1之邏輯 及計時模擬7 3將使用一新測試台7 5加以進行。然後， 設計將被製造矽7 9及一產品測試7 7將被執行於矽7 9 上。 於前述具有矽原型之程序中，相同矽可以用於前幾錯 點，而不必新的矽批次。然而，決定何時使用矽原型係爲 一重要決定，因爲矽原型係爲一費成本前題。以下因素可 以在矽原型化時被考量： 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -8 - 522322 A7 _B7____ 五、發明説明（6 ) (請先閲讀背面之注意事項再填寫本頁) (1 )減少於驗證及共同模擬中之錯點率。當基本錯 點被免除時，密集應用執行將需要以找出其他錯點。共同 模擬及模仿可能不行密集時間期中執行應用。 (2 )找出一錯點的困難性。若找出一錯點需要將之 修復時間的幾冪次，則矽原型是非常有用，因爲其協助快 速地找出錯點。 (3 )找出錯點之成本（人工作本，上市時間）。若 於一共同模擬或模仿中，找出一錯點成本很大，則矽原型 化變得必需。 對於更小設計，F P G A / L P G A (場可規劃閘陣 列/雷射可規劃閘陣列）原型係適當的。L P G A允許可 重新規劃性，使得錯點修復可以重新測試，而F P G A提 .供較L P G A爲高之速度及高的閘數量。F P G A及 L P G A均缺少A S Γ C之閘數容量及速度，因此，它們 對於較小方便係較佳的，但並不適用於一大的複雜晶片。 經濟部智慧財產局員工消費合作社印製 幾F P G A可以用以建立一大複雜晶片之原型，同時 ，每一 F P G A實行該晶片之一部份。於此時，若錯點修 復需要重新分割該晶片，則於F P G A間之內連線可能需 要改變，因此，修改可能變得複雜。此問題的一部份解答 是將客戶可規劃路引晶片，以內連線該等F P G A。以該 可程式路引晶片，若該等內連線改變，則新的路引可以在 軟體控制下完成。 於一原型設計流程中，在硏究系統行爲後，模擬 H D L ( Venlog/ V H D L )及/或C 一程式說明係被用 本紙張尺度適用中國國家標i ( CNS ) Α4·規格（210X297公嫠） -9- 522322 A7 B7 五、發明説明（7 ) 於共同合成。類似於共同模擬，共同合成表示硬體及軟體 的同時開發。共同合成之目的係產生C 一碼及硬體，這些 將被執行於一真實架構者。一般而言，此步驟包含將該系 統映圖至一硬體-軟體平台，該平台包含一處理機，以執 丫了該軟體及一組A S I C以貫現該硬體。最後原型係藉由 使用軟體部份的C碼及藉由使用邏輯合成配置及路引，以 建立硬體元件加以完成。合成工具將H D L說明/模式轉 移爲鬧層次網列，這些被映圖至FPGA或AS I C成爲 原型。 上述傳統技術中之設計確認方法係極端高成本（例如 ，使用矽原型之方法）或速度上極端緩慢（例如使用共同 模擬的方法）。今日之設計確認方法涉及於E D A環境及 測試器環境間之不同格式，因此，並不能高效率及正確地 執行設計確認。再者，如上所述，今日之設計確認法需要 系統內測試，這涉及硬體及軟體，以於密集系統中執行設 計，並且，需要於測試環境及設計環境間之重大回授及互 動，造成一長的回轉時間。 〔發明槪要〕 因此，本發明的目的係提供一種複雜I C之設計確認 的方法，其係很有效率，較低成本，及基本上與前述系統 完全不同。 本發明的另一目的係提供一種複雜I C之模仿及確認 設計的方法，藉由使用電子設計自動化（E D A )工具及 ϋ張尺度適用中國國家標準（CNS ) A4規格—(21〇χ297公釐) — — -10- (請先閲讀背面之注意事項再填寫本頁) -訂 經濟部智慧財產局員工消費合作社印製 522322 A7 B7 五、發明説明（8 ) 事件爲主測試系統之組合，而高速及正確地進行。 (請先閲讀背面之注意事項存填寫本貢) 本發明之另一目的係提供一種複雜I C之設計確_ 2 方法，其由設計輸入至模擬及測試台產生，而完成一完整 環路，藉以允許驗證該設計並校正任何設計錯誤。 於本發明之第一態樣中，該複雜I C之確認設計的方 法，包含步驟··基於在E D A環境下所產生之I C設計資 料，而建立原型矽；施加由I C設計資料所導出之測試向 量至原型矽上，藉由一事件爲主測試系統及評估原型矽之 反應輸出；藉由事件測試系統，修改該測試向量，以由矽 原型取得想要之反應輸出；及將修改測試向量回授到 E D A環境，以修改I C設計資料，藉以校正於I C設計 資料中之設計錯誤。 4 經濟部智慧財產局員工消費合作社印製 該方法更包含一經由一軟體界面，而鏈結E D A工具 之步驟，該工具包含一具有事件爲主測試系統之模擬器， 及經由於I C設計資料所產生之測試台，而抽出事件格式 資料。抽出事件格式資料的步驟更包含以模擬器執行該測 試台，並由該模擬器所產生之値改變阻尼檔案，抽出事件 .格式資料。 該方法更包含將所抽出事件資料安裝於事件測試系統 中，並使用爲事件爲主測試系統所抽出之事件資料，產生 之測試向量，以應用測試向量至原型矽，及基於來自事件 爲主測試系統之修改測試向量，而建立一新測試台的步驟 〇 EDA工具包含機構，用以觀看及編輯由測試台所建 ^紙張尺度適用中國國家標準（CNS ) A4規格（210X297公瘦) —— -11 - 522322 A7 B7 五、發明説明（9 ) 立於I C設計資料所導出之波形。該事件爲主測試系統包 含機構，用以觀看及編輯由I c設計資料中所建立之測試 台所取出之測試向量中之波形，及機構，用以改變施加至 原型矽之測試向量的時鐘速度及事件計時資料。 於本發明之第二態樣中，複雜I C之確認設計的方法 利用一裝置模型而不是一矽原型。該方法包含步驟有：基 於在E D A環境下所產生之Γ C設計資料，而準偏一予以 被設計之I C的裝置模型；將爲事件爲主測試系統，所由 I c設計資料之測試向量施加至裝置模型，及評估裝置模 型之反應輸出’，以事件測試系統修改測試向量，以由裝置 模型，取得想要反應輸出；及將修改測試向量回授給 E D A環境，以修改該I C設計資料，藉以校正於I c設 計資料中之設計錯誤。 依據本發明，設計確認係經由一方法加以進行，於該 方法中，I C模擬模型及啓始模擬測試台係被一起使用， 配合上電子設計自動化（E D A )工具，以使用事件爲主 測試系統進行設計驗證。爲此目的，E D A工具及裝置模 擬器係鏈結至事件爲主測試系統，以執行原始設計模擬向 量及測試台，並完成於測試台及測試向量中之修改，直到 取得滿意結果爲止。因爲E D A工具係鏈結至事件爲主測 §式系統，這些修改係被捕捉，以產生一可提供滿意結果之 最終測試台。因此，複雜I C之設計確認係被完成，而不 必進行矽原型之系統內測試。再者，複雜I C之設計確認 係被完成，而不必使用矽原型但使用設計模型。因此，本 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁) -·一口 經濟部智慧財產局員工消費合作社印製 -12- 522322 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明説明（10) 發明可以於成本及回轉時間中完成重大之降低。 〔圖式之簡要說明〕 第1圖爲一示意圖，顯示於複雜I C例如系統晶片 I c中設計確認之結構例。 弟2 Η爲一'不思圖，顯不出在EDA環境下之設計程 序中之設計階段之確認階段例。 第3圖爲一圖表，顯示於複雜I c之設計程序中所涉 及之模擬速度與各抽象化層次間之關係。 第4圖爲一流程圖，顯示用於包含在傳統技術下之設 計確認程序之複雜I C之產品發展程序。 第5圖爲一示意圖，顯示於本發明之第一實施例中之 複雜I C之設計確認的方法。 第6圖爲一示意圖，顯示於本發明之第二實施例中之 複雜I C之設計確認方法。 第7圖爲一示意圖，顯示於第5及6圖中之實施例中 之E D A工具及事件爲主測試系統間之連接例。 主要元件對照表 10 系統晶片 12 憶體 14 微處理機核心 16,18,20 特定功能核心 2 2 相鎖迴路 本纸張尺度適用中國國家標準（CNS ) A4規格（2】0Χ297公釐〉 " (請先閲讀背面之注意事項再填寫本頁)

-13- 522322 A7 B7 五、發明説明（11) (請先閲讀背面之注意事項再填寫本頁) 24 測試接取埠 2 6 I /〇墊框架 2 8 晶片I /〇墊 2 9 墊框架 4 1 行爲H D L層次 43 暫存器轉移語言層次 4 5 閘層次 4 6 實體設計層次 5 1 要求 5 2 規格 53 設計輸入 54 啓始設計 55 設計驗證 5 6 模擬 58 啓始測試台 5 9 値改變阻尼檔 6 0 陰影區 經濟部智慧財產局員工消費合作社印製 6 1 矽製造 6 2 矽驗證 6 3 原型矽 65 除錯/驗證測試 6 7 系統內測試 69 錯點修復 71 最終設計 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇Χ29<7公釐） -14- 522322 A7 B7 五、發明説明（12) 7 3 模 擬 7 5 m 測 試 台 7 7 生 產 測 試 7 9 矽 8 1 測 試 台 8 2 設 計 測 試 台 8 3 測 試 結 果 檔 8 5 模 擬 分析 / 除 錯 8 6 波 形 編 輯 器 / 觀 看 器 8 7 V C D 波 形 編 輯 器 / 觀 看 器 8 8 事 件 波 形 編 輯 器 / 觀 看 器 8 9 D U Τ 波 形 編 輯 器 / 觀 看 器 9 1 ίΞΤ 取 終 石夕 製 造 9 2 最 終 I C 裝 置 9 3 生 產 測 試 9 5 測 試 台 產 生 工 具 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 9 7 界面 9 9 測試回授 181 新測試台 184 測試結果檔 188 軟體界面 189 裝置模型 19 0 模擬引擎 18 7 界面 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -15- 522322 A7 _ B7 _ 五、發明説明（13) 195 測試台檔 210 波形轉換器 (請先閲讀背面之注意事項再填寫本頁) 2 1 2 A P I界面 2 1 8 VCD編繹器 222 事件觀看器 220 VCD書寫器 216 排序器 〔本發明之詳細說明〕 於本發明之相同受讓人所擁有之先前申請案中，一事 件爲主測試系統係描述於美國申請第 0 9/ 406， 300 及第 09/340， 371 號”事 件爲主半導體測試系統”及一事件爲主測試確認站係描述 於美國專利申請案第〇 9 / 4 2 8，7 .4 6號”用於 經濟部智慧財產局員工消費合作社印製 S 〇 C設計確認之方法與設備”中。再者，一時間縮放技 術係描述於美國專利〇 9 / 2 8 6，2 2 6號案中”用於 事件爲主測試系統中之縮放邏輯”。所有這些專利申請案 均倂入作爲參考。 於本發明中，發明人提供一使用事件爲主測試系統之 1 C設計確認方法的槪念。更明確地說，於第一實施例中 ，一'方法係被描述以砂原型設計確認，以及，於第二實施 例中，一方法係被描述，而不使用矽原型。本發明之兩種 方法均較現行方法更快及便宜。 本發明提議I C模擬模型及啓始模擬測試台係被與一 本紙張尺;Ϊ適用中ΐ國家標準（CNS ) Α4規格（210X297公釐） 一 --- -16- 522322 A7 B7 五、發明説明（ (請先閲讀背面之注意事項再填寫本頁) 電子設計自動化（E D A )工具一起使用，以使用事件爲 主測試系統（設計測試站（D T S )，以設計確認。爲此 目的，E D A工具及裝置模擬器係鏈結至事件爲主測試系 統，以執行原始設計模擬向量及測試台，並於測試台及測 試向量作修改，直到取得滿意結果爲止。因爲E D A工具 與事件爲主測試系統鏈結在一起，所以這些修改係被捕捉 以產生提供滿意結果之最後測試台。因爲各種修改後測試 向量可以施加至原型矽或設計模型中，完整設計確認可以 完成，而不必示於第4圖中之系統內測試。 於本發明之第一實施例中之完整確認處理係例示於第 5圖中。爲了 I C之全功能確認，於設計模擬時所開發之 1 c層次功能向量（啓始測試台5 8 )係被執行於事件爲 主測試系統8 2。這些向量同時也是呈事件格式。很多次 中，這些事件格式測試向量係爲執行於Venlog/ V H D L 模型或I C (設計）之行爲模型之軟體應用程式所產生。 這些向量同時實行於I C之不同部份或於不同時間實行， 但，I C之整個行爲係爲組合反應所決定。 經濟部智慧財產局員工消費合作社印製 一般而言，於此步驟後，一矽晶片（矽原型）6 3係 被製造如於第4及5圖所示。一旦此晶片變成可用，則其 係被放置於測試事件爲主系統上，及啓始測試台之設計模 擬向量係被執行以驗證晶片之操作。這些結果係被檢測於 事件爲主測試系統上，及諸事件係被改變/編輯於事件爲 主測試系統上，直到所有I C之不正確操作（想要之設計 )被調整爲止。於諸事件中之這些變化係回授，以產生新 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -17- 522322 A7 __ B7 __ 五、發明説明（θ 測試台及測試向量。於這些處理後，最終矽製造被完成， 以產生最後裝置。 更明確地說，於第5圖之例子中，一設計測試站（ D T S ) 8 2係爲被提供以事件爲主測試系統，其係使用 這些基於由一 V CD (値變化阻尼）檔案5 9所導出之事 #資料所產生之測試向量，加以測試矽原型6 3之功能。 V C D檔案5 9係藉由在啓始設計5 4上，使用啓始測試 台5 8，執行設計確認5 5及模擬5 6加以產生。因爲測 試台5 8係建立呈事件格式及所得VCD檔5 9也是呈事 件格式，所以於V C D檔5 9中之資料可以用於事件爲主 測試系統8 2中，以測試該設計。 例如模擬分析/除錯8 5及波形編輯器/觀看器8 6 之E D A工具係經由示於第5圖中之界面9 7連結至設計 測試站（D T S ) 8 2。模擬分析/除錯之例子係由 Synopsys之V C S及Mentor圖形公司之ModelSim。波形編 輯器/觀看器之例子係爲Cadence之SIGNALSCAN及 Synopsys之Vi r Sim。再者，此一界面例子爲一 A P I (規 劃應用界面）。 事件爲主測試系統8 2加入軟體工具，例如V C D波 形編輯/觀看器8 7，事件波形編輯器/觀看器8 8及 D U T (待測元件）波形編輯器/觀看器8 9，以編輯及 觀看波形。於此例子中，編輯器/觀看器8 7及8 8係經 由AP I界面9 7鏈結至EDA工具8 5及86，用以彼 此之通訊及接取共同資料庫。於一事件爲主測試系統中， 本紙張尺度適用中國國家標準（〇奶）八4規格（210父297公釐） "— (請先閲讀背面之注意事項再填寫本頁) 、-!! 經濟部智慧財產局員工消費合作社印製 -18- 經濟部智慧財產局員工消費合作社印製 522322 A7 _ B7

五、發明説明（W 例如一事件可以安插於一特定時序中，或一事件之邊緣時 序可以經由事件波形編輯器/觀看器8 8加以改變。 爲執行測試向量，事件爲主測試系統8 2產生一測試 結果檔案8 3，其係經由一測試台回授9 9所回授到 EDA設計環境及EDA工具。因爲模擬速度（1 〇 Κ Η z )相較於事件爲主測試系統（約1 〇 〇 μ Η z )係 較慢，所以於啓始測試台及測試向量中之時序被縮放。事 件爲主測試系統完成了編輯事件及縮放時序，該方法及設 備係被描述於上述專利申請案中。 諸結果係被檢測於事件爲主測試系統上及諸事件係被 改變/編輯於事件爲主測試系統（編輯器/觀看器8 7， 8 8及8 9 )上，直到所有裝置（想要設計）之不正確操 作被整修爲止。於事件中之這些改變建立了一新測試台 8 1 °如上所述，爲了取得此一新測試台及測試向量，由 測試台產生工具9 5，模擬分析工具8 5及波形觀看器 8 6所構成之E D Α工具係被鏈結至事件爲主測試系統。 此測試方法完成了捕捉所有事件經由測試台產生工具9 5 編輯成爲新的測試向量及測試台8 1。 於本發明之前述實施例中，由測試台8 5所造成之事 件格式測試向量係由事件爲主測試系統以一速率產生，例 如，1 〇 〇 〇 0倍高於一模擬器。這係藉由縮放事件爲主 測試系統之縮放功能，其中一事件時鐘及事件計時資料係 被稱以一預定因數。因此，當矽原型6 3被連接至事件測 試系統時，矽原型6 3係以每高速度加以測試。因爲有關 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 嫌------、玎-----1#— (請先閲讀背面之注意事項再填寫本頁) -19- 522322 A7 ________B7 __ 五、發明説明（17) 於矽原型6 3之資料係複製於事件爲主測試系統中，所以 於設計中之測試向量及結果之修改反應或變化可以以高速 進行於事件測試系統中。測試結果及測試向量及設計之修 改係被回授到E D A工具8 5，8 6及測試台8 1。 於這些處理後，最終矽製造係於階段9 1完成，以產 生最終I C裝置9 2，其將於一生產測試階段9 3中被測 試。這些測試向量及新測試台8 1係於製造測試中被需要 及使用，以檢測出任何之製造缺陷。整體而言，此新程序 提供由設計輸入至模擬及測試台產生之完整迴路，因此， 允許以驗證設計及校正於其中之任一錯誤。 本發明之第一實施例係參考第5圖加以說明。於第一 實施例中，驗證程序包含產一相應於校正裝置操作之測試 台。於第一實施例之限制中是其仍需要實體矽（矽原型 6 3 )，其係放置於事件爲主測試系統上，用於驗證。因 爲需要實體矽，所以於第一實施例中之處理仍高成本。 因此，於本發明之第二實施例中，於第一實施例中之 基本槪念仍藉由免除實體矽加以改良。於第二實施例中之 處理使用啓始設計說明，及其模擬測試台，以產生一新測 試台及一無錯點之相關裝置模型。此裝置模型可以當其包 含所有於裝置操作中之校正時，用於大量生產。該完整處 理係例示於第6圖中。 於第5及6圖中之實施例間之主要差是是，於第5圖 中，原型矽係與啓始測試台一起裝載於事件爲主測試系統 上。於第6圖中，一裝置模型（虛擬DUT) 18 9係基 本紙張^適^^國家標準（匸奶）八4規格（210/297公釐）~ (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 - 20- 522322 A7 _ _ B7 五、發明説明（1涂 於啓始設計及模擬5 6及啓始測試台5 8加以建立。不是 原型矽而是裝置模型1 8 9被放置於事件爲主測試系統上 。爲了本發明之目的，裝置模型189可以無關於任一特 定模擬器，或可以取決於一特定模型器（模擬模型1 9 1 ).0 於使用例如於第6圖中之界面1 8 7之程式應用界面 (A P I )時，事件爲主測試系統係同時鏈結至模擬引擎 (模擬器）1 9 0，其係於啓始階段時加以使用。界面 1 8 7較佳包含一縮放功能，其中時鐘速率及來自模擬引 擎1 9 0之測試向量可以乘以一想要之因數。隨後，諸測 試向量可以以高速執行，例如，於事件爲主測試系統8 2 中之 1 Ο Ο Μ Η z 。 於此配置中，該事件爲主測試系統包含於V e r i 1 〇 g / V H D L之設計及其所有邏輯，行爲，B F M (匯流排功能 模型），I S Α (指令集架構）及應用測試台。應注意的 是，這些測試台並不限定於Vedlog/VHDL，系統可以 執行描述於C / C + +之測試平台，因爲其與一模擬器鏈 結在一起。示於第5圖中之各種E D A工具及測試系統工 具同時也彼此連接。 使用裝置模型（啓始設計）1 8 9及其測試台5 8， 結果係被檢測於事件爲主測試系統上（設計測試台： DTS) 82。因爲整個環境及結果係呈事件之格式，所 以於裝置操作中之任一不正確操作可以快速地注意到。因 爲如上所述，事件爲主測試系統係能夠編輯事件及時間縮 本紙張尺度適用中國國表標準（CNS ) A4規格（210 X297公釐） — 一 -21 - (請先閲讀背面之注意事項再填寫本頁} 訂 -#! 經濟部智慧財產局員工消費合作社印製 522322 A7 ____B7 五、發明説明（19) 放，所以相關於這些不正確操作之諸事件係被編輯，以校 正該操作。 當所有不正確操作被校正時，裝置模型係被儲存及一 新測試台及測試向量1 8 1被產生。測試台及測試向量產 生的程序係相同於第5及6圖中，其中第6圖中之例示係 被簡化，以避免圖之混亂。因此，一軟體界面1 8 8係相 同於第5圖之界面97，及EDA工具85, 86及事件 測試系統工具8 7，8 8及8 9係經由軟體界面1 8 8加 以連接。當特定設計係針對S 〇 C時，多數測試結果檔案 1 8 4及測試台檔案1 9 5可以建立呈如第6圖所示，相 當於S 〇 C中之核心。 此儲存裝置模型係用於矽製造。當它已經確認在事件 爲主測試系統時，它不再需要進一步確認。爲了檢查任一 製造缺陷，它只需要一般生產測試，測試向量係也可以用 (於測試台及測試向量產生步驟）。 參考第6圖所述之程序並不需要任一硬體原型或設計 確認模仿。具有有限模擬之啓始設計係用於事件爲主測試 系統，以產生一新裝置模型，其包含於裝置操作中之所有 校正。該程序同時提供相應於製造測試所需之新測試台及 測試向量。該程序提供由設計輸入至模擬的完整迴路，以 設計確認，而不需要實體矽，因此，其相較於現行方法及 第一實施例係極高成本效益。 第7圖顯示於E D: A模擬引擎及事件爲主測試系統間 之關係例。於此例子中，模擬引擎（模擬器）1 9 0包含 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -22- 經濟部智慧財產局員工消費合作社印製 522322 A7 ____B7_ 五、發明説明（叫 一波形轉換器2 1 0及一 A P I界面2 1 2。波形轉換器 2 1 0允許藉由模擬器作波形觀看。AP I界面2 1 2係 被提供以作爲不同格式間之界面。 事件爲主測試系統（設計測試站D T S ) 8 2包含一 VCD編譯器218，一事件觀看器222，及一 VCD 書寫器2 2 0。VCD編譯器2 1 8轉換VCD資料成爲 爲事件爲主測試系統8 2所使用之事件資料。事件觀看器 2 2 2及VCD書寫器2 2 0相當於第5圖中之波形觀看 /編輯器8 7及事件波形編輯器/觀看器8 8，以監視及 修改事件爲主測試向量。一排序器2 1 6係提供以監視及 管理於事件測試系統8 2及模擬器1 9 0間之工作及通訊 〇 AP I界面2 1 2鏈結於模擬引擎1 9 0及事件爲主 測試系統8 2中之各種具不同格式之軟體工具。於事件爲 主測試系統（D 丁 S ) 8 2之事件波形係經由事件觀看器 2 2 2加以監視及編輯。修改事件波形係被v C D書寫器 2 2 0所轉換爲v C D。波形轉換器2 1 0將V C D之波 形轉換爲模擬引擎1 9 0之波形。 依據本發明，設計確認係經由該方法加以進行，於該 方法中I C模擬模型及啓始模擬測試台係一起與電子設計 自動化（E D A )工具一起使用，以使用事件爲主測試系 統作設計驗證。E D A工具及裝置模擬器係鏈結至事件爲 主測試系統，以執行原始設計模擬向量及測試台，並且， 完成於測試台及測試向量中之修改，直到取得滿意結果爲 本紙張尺度適用中國國家標準（Cns ) Α4规格（210Χ297公羞；） (請先閲讀背面之注意事項再填寫本頁)

*1T #! -23- 522322 A7 __ B7 五、發明説明（21) 止。因爲E D A工具係與事件爲主測試系統鏈結在一起， 所以這些修改係被捕捉，以產生最終測試台，其提供滿意 結果。因此，I C之設計確認係被完成，而不必進行砂原 型之系統內測試。再者，複雜I C之設計確認被完成，而 不必使用矽原型而使用設計模型。因此，本發明可以完成 於成本及回轉時間之重大節省。 雖然一較佳實施例係明確於此說明，但可以了解的是 本發明之很多修改及變化仍可能在上述教導中完成，仍在 隨附之申請專利範圍內，而未脫離本發明之精神及範圔。 (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 適 皮 張 紙 本 準 標 家 國 國 釐 公 7 9 2 -24-

Claims (1)

1. 522322 A8 B8 C8 D8 六、申請專利範圍 (請先聞讀背面之注意事項再填寫本頁) 1 · 一種複雜積體電路（I c )的確認設計方法，其 中設計程序係在電子設計自動化（E D A )環境下執行， 該方法包含步驟： 基於在E D A環境下所產生之I C設計資料，建立原 型矽； 藉由一事件爲主測試系統，將由I C設計資料所導出 之事件爲主測試向量施加至原型矽，並評估該原型矽之反 應輸出； 以事件測試系統修改事件爲主測試向量，以由矽原型 取得想要之反應輸出；及 將修改之事件爲主測試向量回授到E D A環境，以修 改I C設計資料，藉以校正於I C設計資料中之設計錯誤 〇 2 ·如申請專利範圍第1項所述之複雜積體電路的確 認設計方法，更包含步驟有將包含一模擬器之E D A工具 經由一軟體界面加以鏈結.至事件爲主測試系統。 經濟部智慧財產局員工消費合作社印製 3 ·如申請專利範圍第1項所述之複雜積體電路的確 認設δ十方法，更包含步驟有經由產生於I C g受g十資料中之 測試台，抽出事件格式資料。 4 ·如申請專利範圍第3項所述之複雜積體電路的確 S忍設s十方法，其中抽出事件格式資料之步驟包含耢由模擬 器執行測試台並由一由模擬器所產生之値改變阻尼檔抽出 該事件格式資料。 ，· 5 ·如申請專利範圍第3項所述之複雜積體電路的確 }紙張尺度適用中蜀國家揉準（CNS ) A4規格（210X2W公教） -25 - 522322 A8 B8 C8 D8 ^'申請專利範圍 認設計方法，更包含步驟有將抽出之事件資料安裝於事件 測試系統中，並藉由事件爲主測試系統，使用抽出事件資 料，以產生事件爲主測試向量，以施加測試向量至原型矽 上。 6 .如申請專利範圍第1項所述之 認設計方法，更包含步驟有基於來自事 修改事件爲主測試向量，而建立一新測 7 ·如申請專利範圍第1項所述之 認設計方法，其中該等E D A工具包含 編輯建立於I C設計資料中之測試台之 8 .如申請專利範圍第1項所述之 認設計方法，其中該事件爲主測試系統 看及編輯由建立於I C設計資料中之測 爲主測試向量之波形，及包含機構，用 型矽之事件爲主測試向量的時鐘速度及 經濟部智慧財產局員工消費合作社印製 複雜積體 件爲主測 試台。 複雜積體 機構，用 波形。 複雜積體 包含機構 試台所抽 以改變該 事件時序 確認設計 (EDA 電路的確 試系統之 電路的確 以觀看及 電路的確 ，用以觀 出之事件 施加至原 資料。 方法，其 )環境中 (請先閲讀背面之注意事項再填寫本頁) 9 · 一種複雜積體電路（I C )的 中一設計程序係執行於電子設計自動化 ，該方法包含步驟： 基於在EDA環境下產生之IC設計資料，建立原型 矽； 將包含一模擬器之諸E D A工具鏈結至一事件爲主測 試系統； 由模擬器執行一產生於I C設計資料中之測試台所造 成之資料檔案，抽出事件格式資料； 本紙張尺ik用中國國家樣準（CNS ) A4規格（210X297公逛）—厂26 經濟部智慧財產局員工消費合作社印製 522322 A8 B8 C8 _________ 08 六、申請專利範圍 將該抽出事件資料安裝於事件測試系統中，並爲事件 爲主測試系統使用該事件資料，產生事件爲主測試向量； 將事件爲主測試向量施加至原型矽，並評估該原型矽 之反應輸出； 以事件測試系統修改該事件爲主測試向量，以由矽原. 型取得想要之反應輸出；及 將該已修改事件爲主測試向量回授給諸E D A工具， 以修改該設計資料，藉以校正於設計資料中之設計錯誤； 藉以確認該I C之設計，而不必進行矽原型之系統內 測試。 1〇· 一種確認複雜積體電路（I C )設計的方法， 其中一設計程序係執行於電子設計自動化（E D A )環境 中，該方法包含步驟： 基於在EDA環境下所產生之I C設計資料，備製一 予以設計之I C之裝置模型； 藉由一事件爲主測試系統，施加由I C設計資料所導 出之事件爲主測試向量至裝置模型，及評估裝置模型之反. 應輸出； 以事件測試系統修改事件爲主測試向量，以由裝置模 型取得想要反應輸出；及 . 將被修改事件爲主測試向量回授至E D A瓌境’以修 改I C設計資料，藉以校正於1 c設計資料中之在6十錯誤 〇 1 1 ·如申請專利範圍第1 0項所述之確認複雜積體 I氏張Zfc適用中國國家標準（CNS ) A4^ ( 210X297公簸） _ 27 - J·1T-------#1 (請先閲讀背面之注意事項再填寫本頁) 522322 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 電路設計的方法，其中該裝置模型係取決於一特定模擬器 或無關於任一模擬器。 1 2 ·如申請專利範圍第1 〇項所述之確認複雜積體 電路設計的方法，更包含將包含一模擬器之諸E D A工具 經由一軟體界面鏈結至該事件爲主測試系統的步驟。 1 3 ·如申請專利範圍第1 〇項所述之確認複雜積體 電路設計的方法，更包含經由一產生於I c設計資料中之 測試台，而抽出事件格式資料的步驟。 1 4 ·如申請專利範圍第1 3項所述之確認複雜積體 電路設計的方法，其中該抽出事件格式資料的步驟包含以 模擬器抽出測試台及由該模擬器所產生之値改變阻尼檔抽 出該事件格式資料。 1 5 ·如申請專利範圍第1 3項所述之確認複雜積體 電路設計的方法，更包含將抽出事件資料安裝於事件測試 系統並以事件爲主測試系統使用抽出事件資料產生事件爲 主測試向量，以施加該事件爲主測試向量至該裝置模型。 i 6 ·如申請專利範圍第1 0項所述之確認複雜積體 電路設計的方法，更包含基於修改事件爲主測試向量，由 事件爲主測試系統建立一新測試台的步驟。 1 7 .如申請專利範圍第1 0項所述之確認複雜積體 電路設計的方法，其中該等E D A工具包含機構，用以觀 看及編輯由建立於I C設計資料中之測試台所導出之波形 〇 * 1 8 .如申請專利範圍第1 〇項所述之確認複雜積體 0 ^-----!#1 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公麓） -28- 經濟部智慧財產局員工消費合作社印製 522322 A8 B8 C8 D8 _ 六、申請專利範圍 電路設計的方法，其中該事件爲主測試系統包含機構，用 以觀看及編輯由建立於I C設計資料中之資料測試台所抽 出之事件爲主測試向量的波形，及包含機構，用以改變施 加至裝置模型之事件爲主測試向量之時鐘速率及事件計時 資料。 1 9 · 一種確認複雜積體電路（I C )設計的方法， 其中一設計程序係執行於一電子設計自動化（E D A )環 境中，該方法包含步驟： 基於在EDA環境下所產生之I C設計資料，備製一 予以設計I C的裝置模型； 將包含一模擬器之諸E D A工具鏈結至一事件爲主測 試系統； 由執行I C設計資料中爲模擬器所產生之測試台所造 成之資料檔，抽出事件格式資料； 將抽出事件資料安裝於事件測試系統中，並使用事件 ί . 資料爲事件爲主測試系統所產生事件爲主測試向量·， 將事件爲主測試向量施加至該裝置模型並評估該裝置 模型的反應輸出； 以事件測試系統修改事件爲主測試向量，以由裝置模 型取得想要之反應輸出； . 將該修改事件爲主測試向量回授到諸E D Α工具，以 修改該設計資料，藉以校正於設計資料中之設計錯誤。 4------、玎------#. (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規轉►( 210 X 297公逛） -29 -