KR19980067783A - 에뮬레이션장치 - Google Patents

Abstract

개발중인 ASIC의 설계단계에 있어서의 실기(實機)에서의 논리검증이나 알고리듬 검토등에서 사용되는 에뮬레이션장치에 관한 것으로서, 배선제어를 위해 전용의 IC를 필요로 하지 않고 또 논리검증을 위한 게이트수도 감소하는 일 없이 실기에서의 검증을 원활하게 실행할 수 있는 에뮬레이션장치를 얻기 위해, 디지탈 신호가 입력되는 디지탈 입력단자부, 디지탈 입력단자부에 입력되는 신호를 논리 검증하는 여러개의 필드 프로그래머블 게이트어레이, 필드 프로그래머블 게이트어레이에 의해 논리검증된 신호를 출력하는 디지탈 출력단자부, 디지탈 입력단자부와 디지탈 출력단자부에 접속됨과 동시에 여러개의 필드 프로그래머블 게이트어레이와의 사이의 배선제어 및 여러개의 필드 프로그래머블 게이트어레이 상호간의 배선제어를 내부회로의 변경에 의해 실행하는 배선제어용 셀렉터부 및 배선제어용 셀렉터부에 접속되고 아날로그신호와 원하는 신호를 변환하는 회로를 마련할 수 있는 아날로그 유니버셜영역을 구비하였다.

이것에 의해, 배선제어용 셀렉터군의 내부결선을 변경하는 일없이 에뮬레이션용 FPGA로의 입출력신호를 전환할 수 있고, 에뮬레이션장치의 내부노드를 에뮬레이션용 FPGA의 핀수 이상으로 접속할 수 있다는 효과가 얻어진다.

Description

에뮬레이션장치

본 발명은 개발중인 ASIC(Application Specific Integrated Circuit)의 설계단계에 있어서의 실기(實機)에서의 논리검증이나 알고리듬 검토등에서 사용되는 에뮬레이션장치에 관한 것이다.

종래, ASIC의 개발에 있어서는 EWS시스템상에서 설계한 ASIC와 동일한 것에 대해서 범용의 기판을 사용한 논리검증이나 그 ASIC전용의 기판을 작성하여 논리검증을 실행해 왔다. 그러나, 최근의 반도체 기술의 진화에 따라서 대규모인 ASIC를 개발하는 것이 가능하게 되고, 이 때문에 손으로 배선하는 것에 의한 기판에서는 작성에 팽대한 시간을 필요로 하게 되었다. 또, 전용의 기판에서는 유용성이 없어 ASIC를 개발할 때마다 기판을 다시 만들지 않으면 안되었다.

그래서, 에뮬레이션장치가 개발되어 ASIC개발에 따른 실기에서의 논리검증을 원활하게 실행할 수 있게 되었다.

도 19는 종래의 에뮬레이션장치의 개요를 도시한 블럭도이다. 도면에 있어서 (1)~(4)는 각각 논리검증을 실행하는 프로그램가능한 게이트어레이의 집적회로인 필드 프로그래머블 게이트어레이의 에뮬레이션용 FPGA, (5)는 게이트어레이를 사용한 배선제어용 전용IC이다.

다음에 동작에 대해서 설명한다.

논리검증을 실행하는 에뮬레이션용 FPGA(1)~(4)의 입출력핀은 모두 배선제어용 전용IC(5)와 접속되어 있다. 논리검증을 실행할 때에는 배선제어용 전용IC(5)와 접속되어 있는 입출력핀 중에서 신호선을 선택하고, 에뮬레이션용 FPGA(1)~(4)에서 논리검증을 실행하고 배선제어용 전용IC(5)를 경유해서 출력한다.

이상과 같이 종래의 에뮬레이션장치는 배선제어용으로 개발된 전용의 IC인 배선제어용 전용IC(5)를 필요로 하고, 그 때문에 에뮬레이션장치의 코스트가 높아졌다. 또, 에뮬레이션장치 중에는 배선제어에 에뮬레이션용 FPGA(1)~(4)의 일부를 사용해서 실행하는 것도 있지만, 배서제어를 위해 논리검증을 실행하기 위한 게이트수가 감소한다는 문제점이 있었다.

또, 종래의 에뮬레이션장치에서는 논리검증을 실행하기 위한 입력신호 또는 논리검증을 실행한 후의 출력신호는 모두 디지탈신호이고, 아날로그신호에 대해서 논리검증을 실행하기 위해서는 아날로그회로를 별도의 기판에서 작성하지 않으면 안된다는 문제점이 있었다.

본 발명은 이와 같은 과제를 해결하기 위해 이루어진 것으로서, 제 1 목적은 배선제어를 위해 전용의 IC를 필요로 하지 않고 또 논리검증을 위한 게이트수도 감소하는 일 없이 실기에서의 검증을 원활하게 실행할 수 있는 에뮬레이션장치를 얻는 것이다,.

또, 제 2 목적은 아날로그신호를 포함해서 여러가지 논리검증을 실행할 수 있도록 대응력을 강화한 에뮬레이션장치를 얻는 것이다.

또, 제 3 목적은 영상계나 음성계등의 아날로그신호의 전용단자를 준비하여 이들 신호의 논리검증을 실행하기 쉽게 한 에뮬레이션장치를 얻는 것이다.

또, 제 4 목적은 승산기나 RAM등의 IC를 삽입하고 논리검증 능력을 높인 에뮬레이션장치를 얻는 것이다.

또, 제 5 목적은 직렬과 병렬의 변환을 실행할 수 있는 에뮬레이션장치를 얻는 것이다.

또, 제 6 목적은 논리검증을 실행하는 회로규모가 증대한 경우에는 여러개의 에뮬레이션장치를 접속해서 사용할 수 있는 에뮬레이션장치를 얻는 것이다.

도 1은 본 발명의 실시 형태 1에 의한 에뮬레이션장치를 도시한 개략적인 블럭도,

도 2는 ASIC를 포함하는 회로의 개략적인 블럭도,

도 3은 본 발명의 실시 형태 2에 의한 에뮬레이션장치를 도시한 개략적인 블럭도,

도 4는 본 발명의 실시 형태 3에 의한 에뮬레이션장치를 도시한 개략적인 블럭도,

도 5는 본 발명의 실시 형태 4에 의한 에뮬레이션장치를 도시한 개략적인 블럭도,

도 6은 본 발명의 실시 형태 5에 의한 에뮬레이션장치를 도시한 개략적인 블럭도,

도 7은 본 발명의 실시 형태 6에 의한 에뮬레이션용 FPGA를 도시한 개략적인 블럭도,

도 8은 본 발명의 실시 형태7에 의한 에뮬레이션장치를 도시한 개략적인 블럭도,

도 9는 본 발명의 실시 형태 8에 의한 에뮬레이션장치를 도시한 개략적인 블럭도,

도 10은 본 발명의 실시 형태 9에 의한 배선제어용 셀렉터군의 내부회로의 일부를 도시한 개략적인 블럭도,

도 11은 본 발명의 실시 형태 10에 의한 배선제어용 셀렉터군의 내부회로의 일부를 도시한 개략적인 블럭도,

도 12는 본 발명의 실시 형태 11에 의한 에뮬레이션장치를 도시한 개략적인 블럭도,

도 13은 본 발명의 실시 형태 12에 의한 에뮬레이션장치를 도시한 개략적인 블럭도,

도 14는 본 발명의 실시 형태 13에 의한 에뮬레이션장치를 도시한 개략적인 블럭도,

도 15는 본 발명의 실시 형태 14에 의한 에뮬레이션장치를 도시한 개략적인 블럭도,

도 16은 본 발명의 실시 형태 15에 의한 에뮬레이션장치를 도시한 개략적인 블럭도,

도 17은 본 발명의 실시 형태 16에 의한 에뮬레이션장치를 도시한 개략적인 블럭도,

도 18은 본 발명의 실시 형태 17에 의한 에뮬레이션장치를 도시한 개략적인 블럭도,

도 19는 종래의 에뮬레이션장치를 도시한 개략적인 블럭도.

*도면의 주요부분에 대한 부호의 설명*

1~4, 43~46 : 에뮬레이션용 FPGA

6 : 아날로그 유니버셜영역7 : 배선제어용 셀렉터군

8, 36 : 디지탈 입력단자군9, 37 : 디지탈 출력단자군

10, 34 : 에뮬레이션장치11 : ASIC

12, 13 : ASIC 내부의 기능블럭15 : 아날로그 입출력단자군

16 : 점퍼 SW군17, 54, 55 : EXT단자군

18 : 디지탈 유니버셜영역

20, 21 : 에뮬레이션용 FPGA 내부의 블럭

22, 23 : 배선용 SW24 : 배선제어용 SW군

30 : 레지스터31 : 셀렉터

32 : 3상태 버퍼35 : 디지탈부

38, 40 : CLK입력단자39, 41 : CLK출력단자

42 : CLK버퍼50~53 : 시분할회로

본 발명에 관한 에뮬레이션장치에 있어서는 디지탈신호가 입력되는 디지탈 입력단자부, 이 디지탈 입력단자부에 입력되는 신호를 논리검증하는 여러개의 필드 프로그래머블 게이트어레이, 이 필드 프로그래머블 게이트어레이에 의해 논리검증된 신호를 출력하는 디지탈 출력단자부, 디지탈 입력단자부와 디지탈 출력 단자부에 접속됨과 동시에 여러개의 필드 프로그래머블 게이트어레이와의 사이의 배선제어 및 여러개의 필드 프로그래머블 게이트어레이 상호간의 배선제어를 내부회로의 변경에 의해 실행하는 배선제어용 셀렉터부 및 이 배선제어용 셀렉터부에 접속되고 아날로그신호와 원하는 신호를 변환하는 회로를 마련할 수 있는 아날로그 유니버셜영역 구비한 것이다.

또, 아날로그 유니버셜영역으로의 아날로그신호의 입력 및 출력의 어느 한쪽 또는 양쪽을 실행하는 아날로그 입출력단자부를 구비한 것이다.

또, 아날로그 입출력단자부에는 영상계의 신호단자 및 음성계의 신호단자의 어느 한쪽 또는 양쪽이 마련되어 있는 것이다.

또, 배선제어용 셀렉터부로의 입력신호를 디지탈 입력단자부로 부터의 것이나 또는 아날로그 유니버셜영역으로 부터의 것을 선택하는 입력선택수단을 구비한 것이다.

또, 배선제어용 셀렉터부로 부터의 출력신호를 디지탈 출력단자부에서 출력할지 또는 아날로그 유니버셜영여게서 출력할지를 선택하는 출력선택수단을 구비한 것이다.

또, 배선제어용 셀렉터부는 디지탈 입력단자부로 부터의 것이나 또는 아날로그 유니버셜영역으로 부터의 것을 선택하는 기능 및 디지탈 출력단자부에서 출력할지 또는 아날로그 유니버셜영역에서 출력할지를 선택하는 기능의 어느 한쪽 또는 양쪽을 갖는 것이다.

부가해서, 디지탈인 외부회로를 삽입할 수 있는 디지탈 유니버셜영역을 구비하고, 여러개의 필드 프로그래머블 게이트어레이에서 실행하는 논리검증에 외부회로도 이용하는 것이다.

또, 배선제어용 셀렉터부는 여러개의 필드 프로그래머블 게이트어레이와의 사이의 신호를 여러 비트단위로 입출력시킬 수 있는 것이다.

또, 배선제어용 셀렉터부는 각 필드 프로그램머블 게이트어레이의 내부회로를 구성하는 각 블럭마다 신호를 입출력시킬 수 있는 것이다.

또, 디지탈 입력단자부에서 여러개의 필드 프로그래머블 게이트어레이로의 신호입력과 여러개의 필드 프로그래머블 게이트어레이에서 디지탈 출력단자부로의 신호출력 중 어느 한쪽 또는 양쪽에 배선용 스위치를 구비하고, 이 배선용 스위치를 경유하는 신호경로와 배선용 스위치를 경유하지 않는 신호경로를 선택할 수 있는 것이다.

또, 여러개의 필드 프로그래머블 게이트어레이 사이에 배선용 스위치를 구비하고, 이 배선용 스위치를 경유하는 신호경로와 배선용 스위치를 경유하지 않는 신호경로를 선택할 수 있는 것이다.

또, 배선제어용 셀렉터부에는 설정값을 변경하는 것에 의해 배선제어용 셀렉터부의 배선을 전환할 수 있는 배선제어용 스위치군을 마련한 것이다.

또, 배선제어용 셀렉터부에는 선택된 신호경로의 신호에 대해 일정시간 지연된 신호를 생성하는 지연수단을 마련하고, 배선제어용 스위치군의 설정을 변경하는 것에 의해 지연수단에 의해 지연된 신호와 지연수단에 의해 지연되지 않은 신호를 선택하는 것이다.

또, 각 필드 프로그래머블 게이트어레이에는 신호를 입력하기 위한 여러개의 신호선을 접속할 수 있는 입력핀이 마련되고, 이들의 신호선의 선택을 배선제어용 스위치군의 설정을 변경하는 것에 의해 실행하는 것이다.

또, 여러개의 신호선의 선택은 선택되지 않은 신호선을 하이 임피던스로 하는 것에 의해 실행하는 것이다.

또, 클럭신호를 입력하는 클럭입력단자와 클럭신호를 출력하는 클럭출력단자를 구비한 것이다.

또, 클럭입력단자 및 클럭출력단자는 각각 디지탈 입력단자부의 1개의 단자 및 디지탈 출력단자부의 1개의 단자를 사용하는 것이다.

또, 클럭신호를 분배해서 각 내부회로로 공급하는 소정의 단수를 갖는 클럭버퍼를 구비한 것이다.

또, 배선제어용 셀렉터부는 배선을 제어하는 것에 의해 적어도 1개의 필드프로그래머블 게이트어레이를 다른 종류의 것으로 할 수 있는 것이다.

또, 배선제어용 셀렉터부에서 여러개의 필드 프로그래머블 게이트어레이로의 접속회로에 삽입된 제 1 시분할회로 및 여러개의 필드 프로그래머블 게이트 어레이에서 배선제어용 셀렉터부로의 접속회로에 삽입된 제 2 시분할회로를 거치는 것에 의해 형성되는 신호경로와 제 1 및 제 2 시분할회로를 거치지 않는 신호경로의 선택을 배선제어용 셀렉터부의 배선제어에 의해 실행하는 것이다.

또, 제 1 시분할회로는 직렬 신호를 병렬 신호로 변환하는 것이고, 제 2 시분할회로는 병렬 신호를 직렬 신호로 변환하는 것이다.

또, 제 1 시분할회로는 병렬 신호를 직렬 신호로 변환하는 것이고, 제 2 시분할회로는 직렬 신호를 병렬 신호로 변화하는 것이다.

또, 각 필드 프로그래머블 게이트어레이에 신호를 직접 입력하기 위한 EXT단자부를 구비한 것이다.

또, 에뮬레이션장치를 여러개 마련하고 각각의 에뮬레이션장치의 디지탈 입력단자부와 디지탈 출력단자부를 동일한 단자배열로 하고, 제 1 에뮬레이션장치의 출력단자부를 제 2 에뮬레이션장치의 대응하는 입력단자에 접속한 것이다.

[발명의 실시 형태]

[실시 형태 1]

도 1은 본 발명의 실시 형태 1에 의한 에뮬레이션장치를 도시한 블럭도이다. 도면에 있어서, (1)~(4)는 종래장치에 있어서의 것과 마찬가지의 에뮬레이션용 FPGA, (6)은 외부기기에서 입력되는 아날로그신호에 대해서 기존의 회로를 내장하여 원하는 신호로 변환할 수 있고, 또 에뮬레이션용 FPGA(1)~(4)에 의해 신호처리한 신호를 외부기기로 출력할 수 있게 하는 아날로그 유니버셜영역, (7)은 에뮬레이션용 FPGA(1)~(4) 사이의 배선제어 및 에뮬레이션용 FPGA(1)~(4) 상호간의 배선제어를 실행하는 필드 프로그래머블 게이트어레이를 사용한 배선제어용 셀렉터군, (8)은 에뮬레이션용 FPGA(1)~(4)에 외부회로에서 신호입력하기 위한 디지탈 입력단자군으로서 배선제어용 셀렉터군(7)에 접속되어 있다. (9)는 에뮬레이션용 FPGA(1)~(4)에서 신호처리를 실행한 신호를 출력하는 디지탈 출력단자군으로서 배선제어용 셀렉터군(7)에 접속되어 있다. (10)은 에뮬레이션장치이다.

배선용 셀렉터군(7)은 디지탈 입력단자군(8)과 아날로그 유니버셜영역(6)으로 부터의 입력을 선택하는 기능 및 디지탈 출력단자군(9)와 아날로그 유니버셜영역(6)으로 부터의 출력을 선택하는 기능도 갖고 있다.

(1a), (2a), (7a), (7b), (8a), (9a)는 배선제어용 셀렉터군(7)을 거치는 신호를 나타내고 있고, (1b), (1c), (2b)는 각각 에뮬레이션용 FPGA(1)~(3)사이, 에뮬레이션용 FPGA(1)~(2)사이, 에뮬레이션용 FPGA(2)~(4) 사이의 결선을 나타내고 있다.

도 2는 ASIC를 포함하는 회로의 개략적인 블럭도이다. 도면에 있어서, (11)은 실제로 개발하고자 하는 ASIC, (12), (13)은 ASIC(11)내부의 기능블럭이다. (6a)는 도 1의 아날로그 유니버셜영역(6)에서 출력되는 신호이다.

다음에, 동작에 대해서 설명한다.

도 1에 있어서, 에뮬레이션용 FPGA(1)~(4) 사이에서 신호의 수수를 할때는 그 FPGA를 직결하는 결선(1e)를 사용할지 또는 배선제어용 셀렉터군(7)을 거친 신호(7a), (1a), (7b), (2a)를 선택할지는 배선제어용 셀렉터군(7)의 내부결선을 변경하는 것에 의해 가능하다.

또, 아날로그 유니버셜영역(6)에 의해 원하는 신호로 변환한 신호(예를 들면, 아날로그/디지탈 변환)도 또 배선제어용 셀렉터군(7)을 거쳐서 에뮬레이션용 FPGA1~4에 있어서 논리검증하는 것도 가능하다.

다음에 도 2는 실제로 개발하고자 하는 ASIC의 예로서 내부블럭도를 도시한 것이고, 이것을 도 1에서 도시한 에뮬레이션장치(10)에 의해 어떻게 평가하는지를 설명한다.

ASIC(11)에 외부회로에서 인가되는 디지탈신호인 입력신호(8a)는 도 1의 디지탈 입력단자군(8)에서 배선제어용 셀렉터군(7)에 입력되는 신호(8a)에 상당한다. 또, ASIC(11)에 인가되는 신호(6a)는 도 1의 아날로그 유니버셜영역(6)에서 출력되는 신호(6a)에 상당한다.

또, 출력신호(9a)에 관해서도 입력신호와 마찬가지이다.

도 2에 도시한 ASIC(11) 내부의 기능블럭(12)를 도 1에 도시한 에뮬레이션용 FPGA1에 있어서 전개한다. 또, ASIC(11)내부의 기능블럭(13)을 도 1의 에뮬레이션FPGA(2)에 있어서 전개한다. 이 때, 에뮬레이션용 FPGA(1), (2)에 있어서 게이트규모등으로 전개할 수 없는 회로는 각각 결선(1b), (2b)를 거쳐서 에뮬레이션용 FPGA(3), (4)에 있어서 확장해서 전개한다.

ASIC(11)내부의 기능블럭(12), (13)의 결선은 배선제어용 셀렉터군(7)로 부터의 신호(7a) 및 신호 (7b)에 있어서 확장해서 전개한다.

이상 기술한 바와 같이, 실시 형태1에서는 도 2에 도시한 ASIC(11)을 포함하는 회로와 등가인 것을 도 1에서 도시한 에뮬레이션장치(10)에서 실현할 수 있다.

[실시 형태 2]

도 3은 본 발명의 실시 형태2에 의한 에뮬레이션장치를 도시한 개략적인 블럭도이다.

도면에 있어서, (15)는 아날로그 입출력단자군이다.

다음에, 동작에 대해서 설명한다.

외부기기에서 입력되는 신호는 아날로그 유니버셜영역(6)에 있어서 원하는 신호로 변환되지만, 그 입력수단으로서 아날로그 입출력단자군(15)에 미리 영상계나 음성계에서 사용되는 범용적인 단자를 준비해 두는 것에 의해 여러가지 기기로의 접속이 가능하게 된다. 또, 출력수단에 있어서도 마찬가지이다.

다른 구성은 실시 형태1과 마찬가지이므로 설명을 생략한다.

에뮬레이션장치를 상기와 같은 구성으로 한 경우, 예를 들면 영상계나 음성계의 신호에 대한 여러가지 입출력수단이 구비되어 있는 구성이므로, 사용자가 에뮬레이션장치를 사용하여 논리검증을 실행할 때 외부기기로 부터의 신호를 직접 입력할 수 있다. 또, 논리검증을 실행한 신호를 직접 외부기기로 출력할 수 있으므로, 에뮬레이션장치에서 논리검증을 실행한 신호를 외부기기에 의해 확인할 수 있다.

[실시 형태 3]

도 4는 본 발명의 실시 형태 3에 의한 에뮬레이션장치를 도시한 개략적인 블럭도이다.

도면에 있어서, (16)은 삽입 및 입출하는 것에 의해 제어할 수 있는 점퍼 SW군이다.

다음에, 동작에 대해서 설명한다.

점퍼SW군(16)의 한쪽은 배선제어용 셀렉터군(7)의 입력단자와 디지탈 입력단자군(8)에 결선되어 있다. 점퍼SW군(16)의 다른 한쪽은 아날로그 유니버셜영역(6)에 의해 원하는 신호로 변환된 신호, 예를 들면 아날로그/디지탈 변환된 신호를 출력하기 위한 단자와 접속되어 있다.

점퍼SW군(16)은 내부저항이 없는 것을 사용하고 점퍼SW군(16)과 디지탈 입력단자군(8)을 접속해 두는 것에 의해, 점퍼SW군(16)을 삽입한 경우에는 배선 제어용 셀렉터군(7)에 입력되는 신호(16a)는 아날로그 유니버셜영역(6)에서 변환된 신호(6a)로 되고, 점퍼SW군(16)을 삽입하지 않는 경우에는 배선제어용 셀렉터군(7)에 입력되는 신호(16a)는 디지탈 입력단자군(8)에서 입력된 신호(8a)로 된다. 또, 출력단자에 있어서도 마찬가지이다.

이와 같이, 점퍼SW군(16)의 한쪽을 배선제어용 셀렉터군(7)의 입력단자와 디지탈 입력단자군(8)에 결선하는 것에 의해 배선제어용 셀렉터군(7)의 핀수를 감소시킬 수 있다.

다른 구성은 실시 형태2와 마찬가지이므로 설명을 생략한다.

에뮬레이션장치를 상기와 같은 구성으로 한 경우, 아날로그 유니버셜영역(6)으로 부터의 신호와 외부에서 입력되는 디지탈신호 중 어느 한쪽의 신호를 선택할 수 있는 구성이므로, 아날로그 유니버셜영역(6)에서 변환한 신호를 배선제어용 셀렉터군(7)에 결선할 필요가 없고, 또 점퍼SW군(16)의 삽입, 삽입없음의 선택에 의해 여러가지 입출력수단에 대응할 수 있다.

[실시 형태 4]

도 5는 본 발명의 실시 형태4에 의한 에뮬레이션장치를 도시한 개략적인 블럭도이다.

도면에 있어서, (17)은 디지탈 유니버셜영역용 단자군(이하, EXT단자군이라 한다), (18)은 EXT단자군(17)에 접속되고 승산기나 RAM 등의 IC를 삽입할 수 있는 영역인 디지탈 유니버셜영역이다.

다음에, 동작에 대해서 설명한다.

EXT단자군(17)은 배선제어용 셀렉터군(7)과 접속되어 있고, 또 디지탈 유니버셜영역(18)은 승산기나 RAM 등의 IC를 삽입할 수 있는 영역이므로, 배선제어용 셀렉터군(7)의 내부결선을 선택하는 것에 의해 디지탈 유니버셜영역(18)에 삽입되어 있는 IC를 에뮬레이션용 FPGA(1)~(4)가 실행하는 신호처리의 논리검증에 이용할 수 있다.

다른 구성은 실시 형태 3과 마찬가지이므로 설명을 생략한다.

에뮬레이션장치를 상기와 같은 구성으로 했으므로, FPGA에서는 동작속도, 칩구조상 실현이 곤란한 승산기나 RAM 등의 IC를 디지탈 유니버셜영역(18)에 삽입하고 접속할 수 있고 에뮬레이션용 FPGA(1)~(4)를 보충하는 구성으로 되고, 여러가지 신호처리의 논리검증에 대해서 대응할 수 있다.

[실시 형태 5]

도 6은 본 발명의 실시 형태 5에 의한 에뮬레이션장치를 도시한 개략적인 블럭도이다.

배선제어용 셀렉터군(7)에서 에뮬레이션용 FPGA(1), (2), (3), (4)로의 출력은 배선제어용 셀렉터군(7)의 내부결선을 선택에 의해 변경하는 것에 의해서 여러개의 비트단위(예를 들면 4비트)로 실행한다. 즉, 에뮬레이션 FPGA(1)로 출력하는 신호(7a) 또는 에뮬레이션용 FPGA(2)로 출력하는 신호(7b)를 예를 들면 신호(7a), (7c)나 신호(7b), (7d)와 같이 여러개의 비트단위로 실행하는 것이 가능하다.

또, 디지탈 입력단자군(8), 아날로그 유니버셜영역(6), 디지탈 출력단자군(9), 디지탈 유니버셜영역(18)에서 배선제어용 셀렉터군(7)로의 입출력신호의 제어도 또 여러비트단위로 실행할 수 있다.

다른 구성은 실시 형태4와 마찬가지이므로 설명은 생략한다.

에뮬레이션장치를 상기와 같은 구성을 한 경우, 에뮬레이션용 FPGA(1), (2), (3), (4)로의 출력 또는 입력은 모두 여러비트단위로 실행할 수 있는 구성이므로, 이 여러비트단위로의 전환선택수단이 간단하게 되고 영상신호나 음성신호 등의 다비트의 논리검증을 실행할 때 적합하다.

[실시 형태 6]

도 7은 본 발명의 실시 형태6에 대한 에뮬레이션용 FPGA를 도시한 개략적인 블럭도이다.

도면에 있어서, (20), (21)은 모두 에뮬레이션용 FPGA(1)내부의 블럭을 나타낸 것이다.

다음에, 동작에 대해서 설명한다.

배선제어용 셀렉터군(7)에서 에뮬레이션용 FPGA(1)에 접속할 때 에뮬레이션용 FPGA(1)내부의 블럭(20), 블럭(21)에서 입력 및 에뮬레이션용 FPGA(1)에 의해 논리검증을 실행한 출력신호를 기능블럭 단위의 계층마다에 접속한다. 즉, 배선제어용 셀렉터군(7)에서 출력된 신호(7a), (7c)가 에뮬레이션용 FPGA(1)에 입력될 때 배선제어용 셀렉터군(7)의 내부결선을 선택하는 것에 의해 블럭(20)에 입력하는 것도, 블럭(21)에 입력하는 것도 또는 블럭(20)에서 논리검증을 실행한 출력을 블럭(21)에 입력하는 것도 가능하다. 또, 출력신호(1a), (1c)에 있어서도 입력신호와 마찬가지이다. 또, 여기에서는 에뮬레이션용 FPGA(1)에 대해서 기술했지만, 다른 에뮬레이션용 FPGA(2), (3), (4)에 대해서도 마찬가지이다.

다른 구성은 실시 형태5와 마찬가지이므로 설명을 생략한다.

에뮬레이션장치를 상기와 같은 구성으로 했으므로, 에뮬레이션용 FPGA(1)로의 입력과 에뮬레이션용 FPGA(1)로 부터의 출력은 에뮬레이션용 FPGA(1)내부의 회로의 계층마다로의 접속이 가능하므로 내부블럭의 검증결과를 용이하게 확인할 수 있다. 또, 내부블럭에서 실행한 검증결과를 비교하는 경우에 적합하다.

[실시 형태 7]

도 8은 본 발명의 실시 형태 7에 의한 에뮬레이션장치를 도시한 개략적인 블럭도이다.

도면에 있어서, (22), (23)은 배선용 SW이다.

다음에 동작에 대해서 설명한다.

에뮬레이션용 FPGA(1)~(4)에 있어서 논리검증을 실행하는 경우의 배선제어를 실행하는 수단으로서 상기의 실시 형태에서 설명한 배선제어용 셀렉터군(7)과는 별도로 배선용SW(22), 배선용SW(23)을 구비하는 것이다.

디지탈 입력단자군(8)에서 입력된 신호는 배선제어용 셀렉터군(7)에 입력됨과 동시에 배선용SW(22)에도 입력된다. 배선용SW(22)를 온으로 하면 디지탈 입력단자군(8)에 입력된 신호는 배선제어용 셀렉터군(7)을 경유하는 일 없이 에뮬레이션용 FPGA(1)에 입력되고 신호처리를 실행한 후 배선제어용 셀렉터군(7)로 출력된다.

또, 배선용SW(23)을 온으로 하는 것에 의해 에뮬레이션용 FPGA(1)에서 배선제어용 셀렉터군(7)을 경유하는 일 없이 디지탈 출력단자군(9)로 출력한다는 사용법도 가능하다.

다른 구성은 실시 형태 6과 마찬가지이므로 설명을 생략한다.

에뮬레이션장치를 상기와 같은 구성으로 한 경우, 에뮬레이션용 FPGA로의 접속은 배선용 SW(22), (23)의 온, 오프에 의해 직접 접속할 수 있는 구성이므로, 배선용 SW(22), (23)을 사용한 접속은 배선제어를 실행할 때의 지연이 거의 없다는 장점이 있다. 또, 여기에서는 디지탈 입력단자군(8)과 에뮬레이션용 FPGA 사이에 대해서 기술했지만, 배선용 SW(22), (23)을 예를 들면 에뮬레이션용 FPGA끼리의 접속간에 삽입하는 등의 구성이라도 마찬가지의 효과가 있다.

[실시 형태 8]

도 9는 본 발명의 실시 형태 8에 의한 에뮬레이션장치를 도시한 개략적인 블럭도이다.

도면에 있어서, (24)는 배선제어용 셀렉터군(7)의 내부결선을 선택하기 위한 배선용 SW군이다.

다음에, 동작에 대해서 설명한다.

예를 들면, 실시 형태 3에서 기술한 외부기기로부터의 입력신호를 에뮬레이션용 FPGA(1)에 있어서 신호처리의 논리검증을 실행하는 경우에 배선제어용 셀렉터군(7)에는 아날로그 유니버셜영역(6)에서 원하는 신호로 변환되고, 점퍼SW군(16)을 경유한 신호(16a)와 디지탈 입력단자군(8)로부터의 신호(18a)가 접속되어 있다. 에뮬레이션용 FPGA(1)에서 이들 신호의 어느 하나에 대해서 논리검증을 실행할 때에는 배선제어용 SW군(24)의 설정값을 변경하는 것에 의해 신호의 수수를 전기적으로 전환할 수 있다.

또, 점퍼SW군(16)을 경유하지 않는 아날로그 유니버셜영역(6)으로부터의 입력신호도 선택할 수 있다.

또, 여기에서는 외부기기에서 에뮬레이션용 FPGA(1)~(4)로의 신호의 수수에 관해서 기술했지만, 외부기기로의 출력이나 에뮬레이션용 FPGA(1)~(4)와 디자탈 유니버셜영역(18)의 신호의 수수나 에뮬레이션용 FPGA(1)~(4) 상호간의 신호의 수수나 또 실시 형태 5, 6에서 기술한 신호의 여러개의 비트단위, 에뮬레이션용 FPGA 내부회로의 계층으로의 신호의 수수를 배선제어용 SW군(24)의 설정을 변경하는 것에 의해 전기적으로 전환할 수 있다.

다른 구성은 실시 형태 8과 마찬가지이므로 설명을 생략한다.

에뮬레이션장치를 상기와 같은 구성으로 하고, 배선제어용 셀렉터군(7)의 배선제어용의 회로를 변경하는 일없이 에뮬레이션용 FPGA에서 논리검증을 실행하는 신호의 수수를 전기적으로 전환할 수 있는 구성이기 때문에, 배선제어용 셀렉터군(7)의 내부결선을 변경하는 일없이 에뮬레이션용 FPGA로의 입출력신호를 전환할 수 있다.

[실시 형태 9]

도 10은 본 발명의 실시 형태 9에 의해 배선제어용 셀렉터군의 내부회로의 일부를 도시한 블럭도이다.

도면에 있어서, (30)은 레지스터, (31)은 셀렉터, (30b)는 에뮬레이션장치에 사용하고 있는 시스템클럭을 도시한 것이다.

다음에 동작에 대해서 설명한다.

아날로그 유니버셜영역(6)으로부터의 신호(6a)는 점퍼SW군(16)을 경유하여 신호(16a)로서 레지스터(30)과 셀렉터(31)에 입력된다. 셀렉터(31)에는 레지스터(30)에서 시스템클럭(30b)의 1클럭분 지연된 데이타(30a)도 또 입력된다. 배선제어용 SW군(24)를 전환하면 신호(24a)에 의해 셀렉터(31)의 출력을 선택할 수 있다. 또, 여기에서는 아날로그 유니버셜영역(6)과 에뮬레이션용 FPGA(1) 사이의 신호에 대해서 기술했지만 다른 신호에 대해서는 마찬가지이다.

다른 구성은 실시 형태 9와 마찬가지이므로 설명을 생략한다.

상기와 같은 구성의 에뮬레이션장치에서는 배선제어용 셀렉터군(7)에서 에뮬레이션용 FPGA로의 출력신호의 지연을 공지의 지연시간을 삽입하는 경우의 지연과 배선제어용 셀렉터군(7)에 사용하고 있는 디바이스의 성능에 의존하는 수단의 선택이 배선제어용 SW군(24)의 설정에 의해 가능하다. 신호처리의 논리검증을 실행하는 회로가 속도를 요구받는 경우에는 레지스터(30)을 삽입해서 지연된 신호를 선택하는 것에 의해 배선제어용 셀렉터군(7)의 배선지연이 없어지므로, 논리검증을 실행하는 회로의 속도를 높일 수 있다. 또, 레지스터(30)을 삽입하지 않는 신호를 선택한 경우에는 논리검증을 실행하는 회로에 타이밍을 맞추기 위한 레지스터가 필요없게 되어 회로규모를 삭감할 수 있다.

[실시 형태 10]

도 11은 본 발명의 실시 형태 10에 의한 배선제어용 셀렉터군의 내부회로의 일부를 도시한 블럭도이다.

도면에 있어서, (32)는 3상태 버퍼이다.

다음에, 동작에 대해서 설명한다.

3상태 버퍼(32)는 배선제어용 SW군(24)를 전환하는 것에 의해 아날로그 유니버셜영역(6)으로부터 신호(6a)를 배선제어용 셀렉터군(7)을 경유하고 하이임피던스(고저항값)로 해서 에뮬레이션용 FPGA(1)에 접속하고 있다. 즉, 에뮬레이션용 FPGA(1)의 입력핀을 2종류(또는 수종류)의 신호를 전송하는 2개의 신호선에 접속해 두고, 배선제어용 SW군(24)를 전환하고 한쪽의 신호선을 하이 임피던스로 하는 것에 의해 1종류의 신호만을 에뮬레이션용 FPGA(1)에 입력할 수 있다. 또, 여기에서는 에뮬레이션용 FPGA(1)에 대해서만 기술했지만, 다른 에뮬레이션용 FPGA(2), (3), (4)에 관해서도 마찬가지이다.

다른 구성은 실시 형태 9와 마찬가지이므로 설명을 생략한다.

에뮬레이션장치를 상기와 같은 구성으로 했으므로, 에뮬레이션용 FPGA의 입력핀으로의 집속을 여러개의 신호선에 의해 실행할 수 있고, 에뮬레이션용 FPGA의 입력핀에 다수의 다른 신호선을 접속해 두고, 접속된 신호선 중 어느것인가를 선택해서 입력신호를 얻고 신호처리의 논리검증을 실행할 수 있다. 이 때문에, 에뮬레이션장치의 내부노드를 에뮬레이션용 FPGA의 핀수 이상으로 접속할 수 있다는 장점이 있다.

[실시 형태 11]

도 12는 본 발명의 실시 형태 11에 의한 에뮬레이션장치를 도시한 개략적인 블럭도이다.

도면에 있어서, (34)는 다른 에뮬레이션장치, (35)는 에뮬레이션장치(34)의 디지탈부, (36)은 에뮬레이션장치(34)의 디지탈 입력단자군, (37)은 에뮬레이션장치(34)의 디지탈 출력단자군이다.

다음에 동작에 대해서 설명한다.

에뮬레이션장치(34)는 실시 형태 1에서 11까지의 에뮬레이션장치와 동일한 것이다. 에뮬레이션장치(10)에서 논리검증을 실행한 신호는 디지탈 출력단자군(9)에서 출력되거나 또는 아날로그 유니버셜영역(6)에서 아날로그신호로 변환되어 외부기기로 출력된다. 또, 디지탈 입력단자군(36)과 디지탈 출력단자군(9)의 단자배열을 동일하게 하는 것에 의해 캐스케이드접속을 하는 것에 의해서 에뮬레이션장치(10)에서 논리검증을 실행한 신호를 에뮬레이션장치(34)의 디지탈 입력단자군(36)에 입력할 수도 있다. 또, 에뮬레이션장치(34)에서 논리검증을 실행한 신호를 재차 에뮬레이션장치(10)으로 되돌려서 논리검증을 실행할 수도 있다.

다른 구성은 실시 형태 10과 마찬가지이므로 설명을 생략한다.

에뮬레이션장치를 상기와 같은 구성으로 했기 때문에 에뮬레이션장치를 여러개 사용해서 논리검증이 가능한 구성이므로, 신호처리의 논리검증을 실행하는 회로규모가 증대하고 1개의 에뮬레이션장치에서는 대응할 수 없는 경우에 논리검증을 실행하는 회로를 분할하고, 여러개의 에뮬레이션장치를 캐스케이드 접속하는 것에 의해 용이하게 대응할 수 있는 장점이 있다.

[실시 형태 12]

도 13은 본 고안의 실시 형태 12에 의한 에뮬레이션장치를 도시한 개략적인 블럭도이다.

도면에 있어서, (38)은 CLK입력단자, (39)는 CLK출력단자, (40)은 에뮬레이션장치(34)의 CLK입력단자, (41)은 에뮬레이션장치(34)의 CLK출력단자이다.

다음에 동작에 대해서 설명한다.

외부기기에서 입력되거나 또는 아날로그 유니버셜영역(6)에서 공급되는 시스템클럭은 에뮬레이션장치(10)내부의 배선제어용 셀렉터군(7), 에뮬레이션용 FPGA(1), (2), (3), (4), CLK출력단자(39)로 공급된다. CLK출력단자(39)에서 출력되는 시스템클럭(39a)는 에뮬레이션장치(10)에 캐스케이드접속된 에뮬레이션장치(34)의 CLK입력단자(40)에 입력되고, 에뮬레이션장치(34)의 디지탈부(35)로 공급된다. 또, 여기에서는 2개의 에뮬레이션장치에 대해서 기술했지만, 여러개(3개 이상)의 에뮬레이션장치를 사용하는 경우라도 마찬가지이다. 또, CLK입력단자는 디지탈 입출력단자군의 일부의 핀을 CLK전용핀으로 해도 상관없다. 다른 구성은 실시 형태 11과 마찬가지이므로 설명을 생략한다.

에뮬레이션장치를 상기와 같은 구성으로 했기 때문에 에뮬레이션장치를 여러개 사용하는 대규모인 회로일 때 모든 에뮬레이션장치에 동일한 시스템클럭을 분배할 수 있는 구성이므로, 에뮬레이션장치마다 시스템클럭을 재작성하는 것이나 2개째 이후의 에뮬레이션장치에 시스템클럭을 분배할 때 손으로 배선하는 것으로 접속하는 등의 작업이 불필요하게 된다.

[실시 형태 13]

도 14는 본 발명의 실시 형태 13에 의한 에뮬레이션장치를 도시한 개략적인 블럭도이다.

도면에 있어서, (42)는 CLK버퍼이다.

다음에 동작에 대해서 설명한다.

외부기기에서 입력된 시스템 클럭 또는 아날로그 유니버셜영역(6)에 있어서 생성된 시스템클럭은 CLK버퍼(42)에 입력된다. CLK버퍼(42)에 입력된 시스템클럭은 소정의 단수의 버퍼를 통해 에뮬레이션용 FPGA, 배선제어용 셀렉터군(7), 디지탈 유니버셩영역(18) 등의 영역으로 분배하는 구성으로 되어 있다.

에뮬레이션장치를 상기와 같은 구성으로 했기 때문에, 1개의 에뮬레이션장치내의 시스템클럭은 CLK버퍼(42)의 소정의 단수를 통해서 각 영역으로 분할되는 구성으로 할 수 있고, 실시 형태 12에 비하여 버퍼의 단수가 동일한 시스템클럭을 분배할 수 있으므로 안정된 클럭을 공급할 수 있다.

[실시 형태 14]

도 15는 본 발명의 실시 형태 14에 의한 에뮬레이션장치를 도시한 개략적인 블럭도이다.

도면에 있어서, (43)~(46)은 모두 에뮬레이션용 FPGA이다.

다음에, 동작에 대해서 설명한다.

상기의 실시 형태에서 기술한 에뮬레이션용 FPGA(1)~(4)를 가령 A사의 디바이스, 에뮬레이션용 FPGA(43)~(46)을 B사의 디바이스(단, A사, B사의 디바이스는 FPGA핀수, 외형칫수는 동일한 것으로 한다)로 하면, 배선제어용 SW군(24)를 전환하여 배선제어용 셀렉터군(7)에서 에뮬레이션용 FPGA로의 접속을 전기적으로 변경하는 것에 의해 다른 디바이스의 핀에 신호선을 할당할 수 있다. 또, 여기에서는 A사, B사의 디바이스만인 구성으로 하고 있지만, 양사의 디바이스를 혼합한 사용법에 대해서도 마찬가지이다.

다른 구성은 실시 형태 13과 마찬가지이므로 설명을 생략한다.

에뮬레이션장치를 상기와 같은 구성으로 했기 때문에, 다른 메이커의 디바이스를 동일한 에뮬레이션장치에서 회로를 변경할 필요없이 사용할 수 있는 구성으로 할 수 있고, 논리검증을 실행하는 회로의 종류에 따라서(예를 들면 회로의 속도가 요구될 때는 A사의 디바이스, 회로의 게이트규모가 클 때에는 B사의 디바이스를 사용한다) 여러가지 디바이스를 적절하게 사용할 수 있다.

[실시 형태 15]

도 16은 본 발명의 실시 형태 15에 의한 에뮬레이션장치를 도시한 개략적인 블럭도이다.

도면에 있어서, (50)은 시분할회로로서 배선제어용 셀렉터군(7)과 에뮬레이션용 FPGA(1), (3)사이에 접속된다. (51)은 시분할회로로서 에뮬레이션용 FPGA(2), (4)와 배선제어용 셀렉터군(7) 사이에 접속된다.

다음에, 동작에 대해서 설명한다.

배선제어용 셀렉터군(7)에서 선택되고 출력된 신호에는 지금까지의 실시 형태에서 기술한 신호경로와 시분할회로(50)에 접속된 신호경로가 있고, 배선제어용 SW군(24)의 설정을 변경하는 것에 의해 어느것인가를 선택할 수 있다. 시분할회로(50)은 입력된 직렬 신호에서 병렬 신호로의 변환을 실행하는 것이다. 또, 시분할회로(51)은 에뮬레이션용 FPGA에서 병렬 신호에 의해 신호처리는 논리검증을 실행한 것을 직렬 신호로 변환하고 배선제어용 셀렉터군(7)을 경유하여 외부기기 또는 아날로그 유니버셜영역(6)으로 출력하는 것이다.

다른 구성은 실시 형태 14와 마찬가지이므로 설명을 생략한다.

에뮬레이션장치를 상기와 같은 구성으로 했기 때문에, 입력된 신호를 시분할회로(50), (51)에서 신호의 변환이 가능하고, 신호의 속도가 요구되는 회로에 대해서 유효하다.

[실시 형태 16]

도 17은 본 발명의 실시 형태 16에 의한 에뮬레이션장치를 도시한 개략적인 블럭도이다.

도면에 있어서, (52)는 시분할회로로서 배선제어용 셀렉터군(7)과 에뮬레이션용 FPGA(1), (3)사이에 접속된다. (53)은 시분할회로로서 에뮬레이션용 FPGA(2), (4)와 배선제어용 셀렉터군(7) 사이에 접속된다.

다음에, 동작에 대해서 설명한다.

배선제어용 셀렉터군(7)에서 선택되어 출력된 신호에는 지금가지의 실시 형태에서 기술한 신호경로와 시분할회로(52)에 접속된 신호경로가 있다. 시분할회로(52)는 입력된 병렬 신호에서 직렬 신호로의 변환을 실행하는 것이다. 또, 시분할회로(53)은 에뮬레이션용 FPGA에서 직렬 신호에 의해 신호처리의 논리검증을 실행한 것을 병렬 신호로 변환하고 배선제어용 셀렉터군(7)을 경유하여 외부기기 또는 아날로그 유니버셜영역(6)으로 출력하는 것이다.

다른 구성은 실시 형태 15와 마찬가지이므로 설명을 생략한다.

에뮬레이션장치를 상기와 같은 구성으로 했기 때문에, 입력된 신호를 시분할회로(52), (53)에서 신호의 변환이 가능하고, 에뮬레이션용 FPGA에서 사용하는 입출력핀을 삭감할 수 있고 다핀의 신호선이 필요한 회로에도 대응할 수 있다.

[실시 형태 17]

도 18은 본 발명의 실시 형태 17에 의한 에뮬레이션장치를 도시한 개략적인 블럭도이다.

도면에 있어서, (54)는 EXT단자군으로서 에뮬레이션용 FPGA(1), (3)에 직접 접속되어 있다. (55)는 EXT단자군으로서 에뮬레이션용 FPGA(2), (4)에 직접 접속되어 있다.

다음에 동작에 대해서 설명한다.

EXT단자군(54)에 입력된 신호는 배선제어용 셀렉터군(7)을 경유하지 않고 직접 에뮬레이션용 FPGA(1), (3)에 접속된다. 예를 들면, EXT단자군(54)에 시스템을 구축할 때 반드시 필요로 되는 I²C버스 등의 신호선으로부터의 신호를 EXT단자군(54)를 사용하여 에뮬레이션용 FPGA(1) 또는 (3)과 직접 수수할 수 있는 구성으로 하였다. 또, 여기에서는 EXT단자군(54)에 대해서 기술했지만 EXT단자군(55)에 대해서도 마찬가지이다.

다른 구성은 실시 형태 16과 마찬가지이므로 설명을 생략한다.

에뮬레이션장치를 상기와 같은 구성으로 했기 때문에, EXT단자군(54), (55)를 에뮬레이션용 FPGA에 직접 접속할 수 있고, 외부의 마이크로 컴퓨터(또는 퍼스널 컴퓨터)로부터의 신호를 에뮬레이션장치에 내장할 수 있으므로, 에뮬레이션장치를 사용하여 시스템 전체의 논리검증을 실행하는 경우에 적합하다.

본 발명에 의하면, 배선제어용 셀렉터군의 내부결선을 변경하는 일없이 에뮬레이션용 FPGA로의 입출력신호를 전환할 수 있고, 에뮬레이션장치의 내부노드를 에뮬레이션용 FPGA의 핀수 이상으로 접할 수 있으며, 에뮬레이션장치마다 시스템클럭을 재제작하거나 2개째 이후의 에뮬레이션장치에 시스템클럭을 분배할 때 손으로 배선하는 것으로 접속하는 등의 작업이 불필요하게 된다. 또, 안정된 클럭을 공급할 수 있고, 입력된 신호를 시분할회로에서 신호의 변환이 가능하며, 에뮬레이션용 FPGA에서 사용하는 입출력핀을 삭감할 수 있다. 또, 다핀의 신호선이 필요한 회로에도 대응할 수 있고, EXT단자군이 에뮬레이션용 FPGA에 직접 접속할 수 있다는 효과가 얻어진다.

Claims (24)

1. 디지탈신호가 입력되는 디지탈 입력단자부, 이 디지탈 입력단자부에 입력되는 신호를 논리검증하는 여러개의 필드 프로그래머블 게이트어레이, 이 필드 프로그래머블 게이트어레이에 의해 논리검증된 신호를 출력하는 디지탈 출력단자부, 상기 디지탈 입력단자부와 상기 디지탈 출력단자부에 접속됨과 동시에 상기 여러개의 필드 프로그래머블 게이트어레이와의 사이의 배선제어 및 여러개의 필드 프로그래머블 게이트어레이 상호간의 배선제어를 내부회로의 변경에 의해 실행하는 배선제어용 셀렉터부 및 이 배선제어용 셀렉터부에 접속되고 아날로그신호와 원하는 신호를 변환하는 회로를 마련할 수 있는 아날로그 유니버셜영역을 구비한 것을 특징으로 하는 에뮬레이션장치.
2. 제 1항에 있어서,

   아날로그 유니버셩영역으로의 아날로그신호의 입력 및 출력 중 어느 한쪽 또는 양쪽을 실행하는 어날로그 입출력단자부를 구비한 것을 특징으로 하는 에뮬레이션장치.
3. 제 2항에 있어서,

   아날로그 입출력단자부에는 영상계의 신호단자 및 음성계의 신호단자 중 어느 한쪽 또는 양쪽이 마련되어 있는 것을 특징으로 하는 에뮬레이션장치.
4. 제 1항~제 3항 중의 어느 한 항에 있어서,

   배선제어용 셀렉터부로의 입력신호를 디지탈 입력단자부로부터의 것이나 또는 아날로그 유니버셜영역으로부터의 것을 선택하는 입력단자수단을 구비한 것을 특징으로 하는 에뮬레이션장치.
5. 제 1항~제 3항 중의 어느 한 항에 있어서,

   배선제어용 셀럭터부로부터의 출력신호를 디지탈 출력단자부에서 출력할지 또는 아날로그 유니버셜영역에서 출력할지를 선택하는 출력선택수단을 구비한 것을 특징으로 하는 에뮬레이션장치.
6. 제 1항~제 3항 중의 어느 한 항에 있어서,

   배선제어용 셀렉터부는 디지탈 입력단자부로부터의 것이나 또는 아날로그 유니버셜영역으로부터의 것을 선택하는 기능 및 디지탈 출력단자부에서 출력할지 또는 아날로그 유니버셜영역에서 출력할지를 선택하는 기능 중 어느 한쪽 또는 양쪽을 갖는 것을 특징으로 하는 에뮬레이션장치.
7. 제 1항~제 3항 중의 어느 한 항에 있어서,

   디지탈인 외부회로를 삽입할 수 있는 디지탈 유니버셜영역을 구비하고, 여러개의 필드 프로그래머블 게이트어레이에서 실행하는 논리검증에 상기 외부회로도 이용하는 것을 특징으로 하는 에뮬레이션장치.
8. 제 1항~제 3항 중의 어느 한 항에 있어서,

   배선제어용 셀렉터부는 여러개의 필드 프로그래머블 게이트어레이와의 사이의 신호를 여러비트단위로 입출력시킬 수 있는 것을 특징으로 하는 에뮬레이션장치.
9. 제 1항~제 3항 중의 어느 한 항에 있어서,

   배선제어용 셀렉터부는 각 필드 프로그래머블 게이트어레이의 내부회로를 구성하는 각 블럭마다 신호를 입출력시킬 수 있는 것을 특징으로 하는 에뮬레이션장치.
10. 제 1항~제 3항 중의 어느 한 항에 있어서,

    디지탈 입력단자부에서 여러개의 필드 프로그래머블 게이트어레이로의 신호입력과 여러개의 필드 프로그래머블 게이트어레이에서 디지탈 출력단자부로의 신호출력 중 어느 한쪽 또는 양쪽에 배선용 스위치를 구비하고, 이 배선용 스위치를 경유하는 신호경로와 배선용 스위치를 경유하지 않는 신호경로를 선택할 수 있는 것을 특징으로 하는 에뮬레이션장치.
11. 제 1항~제 3항 중의 어느 한 항에 있어서,

    여러개의 필드 프로그래머블 게이트어레이 사이에 배선용 스위치를 구비하고, 이 배선용 스위치를 경유하는 신호경로와 배선용 스위치를 경유하지 않는 신호경로를 선택할 수 있는 것을 특징으로 하는 에뮬레이션장치.
12. 제 1항~제 3항 중의 어느 한 항에 있어서,

    배선제어용 셀렉터부에는 설정값을 변경하는 것에 의해 배선제어용 셀렉터부의 배선을 전환할 수 있는 배선제어용 스위치군을 마련한 것을 특징으로 하는 에뮬레이션장치.
13. 제 12항에 있어서,

    배선제어용 셀렉터부에는 선택된 신호경로의 신호에 대해서 일정시간 지연된 신호를 생성하는 지연수단을 마련하고, 배선제어용 스위치군의 설정을 변경하는 것에 의해 상기 지연수단에 의해 지연된 신호와 지연수단에 의해 지연되지 않은 신호를 선택하는 것을 특징으로 하는 에뮬레이션장치.
14. 제 12항에 있어서,

    각 필드 프로그래머블 게이트어레이에는 신호를 입력하기 위한 여러개의 신호선을 접속할 수 있는 입력핀이 마련되고, 이들 신호선의 선택을 배선제어용 스위치군의 설정을 변경하는 것에 의해 실행하는 것을 특징으로 하는 에뮬레이션장치.
15. 제 14항에 있어서,

    여러개의 신호선의 선택은 선택되지 않는 신호선을 하이 임피던스로 하는 것에의해 실행되는 것을 특징으로 하는 에뮬레이션장치.
16. 제 1항~제 3항 중의 어느 한 항에 있어서,

    클럭신호를 입력하는 클럭입력단자, 클럭신호를 출력하는 클럭출력단자를 구비한 것을 특징으로 하는 에뮬레이션장치.
17. 제 16항에 있어서,

    클럭입력단자 및 클럭출력단자는 각각 디지탈 입력단자부의 1개의 단자 및 디지탈 출력단자부의 1개의 단자를 사용하는 것을 특징으로 하는 에뮬레이션장치.
18. 제 16항에 있어서,

    클럭신호를 분해해서 각 내부회로로 공급하는 소정의 단수를 갖는 클럭버퍼를 구비한 것을 특징으로 하는 에뮬레이션장치.
19. 제 1항~제 3항 중의 어느 한 항에 있어서,

    배선제어용 셀럭터군은 배선을 제어하는 것에 의해 적어도 1개의 필드 프로그래머블 어레이를 다른 종류의 것으로 할 수 있는 것을 특징으로 하는 에뮬레이션장치.
20. 제 1항~제 3항 중의 어느 한 항에 있어서,

    배선제어용 셀렉터부에서 여러개의 필드 프로그래머블 게이트어레이로의 접속회로에 삽입된 제 1시분할회로 및 상기 여러개의 필드 프로그래머블 게이트어레이에서 상기 배선제어용 셀렉터부로의 접속회로에 삽입된 제 2시분할회로를 포함하고, 이 제 1 및 제 2시분할회로를 거치는 것에 의해 형성되는 신호경로와 제 1 및 제 2시분할회로를 거치지 않는 신호경로의 선택을 배선제어용 셀렉터부의 배선제어에 의해 실행하는 것을 특징으로 하는 에뮬레이션장치.
21. 제 20항에 있어서,

    제 1시분할회로는 직렬 신호를 병렬 신호로 변환하는 것이고, 제 2시분할회로는 병렬 신호를 직렬 신호로 변환하는 것을 특징으로 하는 에뮬레이션장치.
22. 제 20항에 있어서,

    제 1시분할회로는 병렬 신호를 직렬 신호로 변환하는 것이고, 제 2시분할회로는 직렬 신호를 병렬 신호로 변환하는 것을 특징으로 하는 에뮬레이션장치.
23. 제 1항~제 3항 중의 어느 한 항에 있어서,

    각 필드 프로그래머블 게이트어레이에 신호를 직접 입력하기 위한 EXT단자부를 구비한 것을 특징으로 하는 에뮬레이션장치.
24. 제 1항~제 3항 중의 어느 한 항에 기재된 에뮬레이션장치를 여러개 마련하고, 각각의 에뮬레이션장치의 디지탈 입력단자부와 디지탈 출력단자부를 동일한 단자배열로 하고, 제 1에뮬레이션장치의 출력단자부를 제 2에뮬레이션장치의 대응하는 입력단자에 접속한 것을 특징으로 하는 에뮬레이션장치.