JP2548852B2 - プログラマブル論理セル - Google Patents
プログラマブル論理セルInfo
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
- H03K19/1736—Controllable logic circuits by wiring, e.g. uncommitted logic arrays in which the wiring can be modified
-
- G—PHYSICS
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- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
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Description
【０００１】
【産業上の利用分野】本発明は、論理をその動作の最初
に設定することができ、動作中に変更することのできる
プログラマブル論理デバイスに係るものである。多数の
これらのデバイスは、一個のデバイスからの出力が別の
デバイスの内部論理を変更することが可能であるよう
に、共に接続されている。
に設定することができ、動作中に変更することのできる
プログラマブル論理デバイスに係るものである。多数の
これらのデバイスは、一個のデバイスからの出力が別の
デバイスの内部論理を変更することが可能であるよう
に、共に接続されている。
【０００２】
【従来の技術】プログラマブル論理アレイ又はゲートア
レイは、しばらく前から広く知られるようになってき
た。これらのアレイによって、設計者は、論理回路の設
計時に注文に応じた設計に頼るよりはむしろ、少数の標
準コンポーネントを使用することが可能である。かかる
アレイは、例えば、ＸＩＬＩＮＸ社による製品である。
この会社のＣＭＯＳベースのＸＣ３０００論理セル（CM
OS-based XC3000 Logic Cell・商標名）のアレイファミ
リーにおいて、アレイの機能は、構成メモリーセルの内
部分散型アレイにロードされる構成プログラムによって
設定される。かかる構成プログラムは、パワーアップで
アレイにロードされて、コマンドにより再ロードされ
る。プログラムデータは、アプリケーション回路基板又
はフロッピーディスクもしくはハードディスク上のＥＥ
ＰＲＯＭ（電気的消去書き込み可能型ＲＯＭ）か、ＥＰ
ＲＯＭ（消去可能型ＲＯＭ）か、ＲＯＭのどれかにおけ
る論理セルの外部に存在する。セル内の論理は、必要な
場合いつでも変更することができるが、これは、変更が
実行されている間は回路の現在の動作を停止することを
意味する。
レイは、しばらく前から広く知られるようになってき
た。これらのアレイによって、設計者は、論理回路の設
計時に注文に応じた設計に頼るよりはむしろ、少数の標
準コンポーネントを使用することが可能である。かかる
アレイは、例えば、ＸＩＬＩＮＸ社による製品である。
この会社のＣＭＯＳベースのＸＣ３０００論理セル（CM
OS-based XC3000 Logic Cell・商標名）のアレイファミ
リーにおいて、アレイの機能は、構成メモリーセルの内
部分散型アレイにロードされる構成プログラムによって
設定される。かかる構成プログラムは、パワーアップで
アレイにロードされて、コマンドにより再ロードされ
る。プログラムデータは、アプリケーション回路基板又
はフロッピーディスクもしくはハードディスク上のＥＥ
ＰＲＯＭ（電気的消去書き込み可能型ＲＯＭ）か、ＥＰ
ＲＯＭ（消去可能型ＲＯＭ）か、ＲＯＭのどれかにおけ
る論理セルの外部に存在する。セル内の論理は、必要な
場合いつでも変更することができるが、これは、変更が
実行されている間は回路の現在の動作を停止することを
意味する。
【０００３】ニューラル又はニューロナル論理デバイス
が、昨今になって注目されてきた。これらのデバイス
は、論理デバイスへの入力値に重み付けし、すべての入
力の関数である出力を生成することによって動作する。
この一例は図１に示されるデバイスによって示されてお
り、その出力は１又は０であるが、入力は種々の値をと
るものである。例えば、入力１（ｉ１）は０．８、入力
２（ｉ２）は０．６、入力３（ｉ３）は０．１、入力４
（ｉ４）は０．４の重み値をそれぞれ有する。そして、
次のように決定することができる： ｉ１＋ｉ２＋ｉ３＋ｉ４＞１の場合、出力＝１、他の場合、出力＝０ このデバイスの真理値表は、図２に示された形となって
いる。個別の入力の重み付けをフィードバック機構を用
いて変更することが可能であり、デバイスは、一連の入
力に応答する必要な出力を与えるために各入力の重み付
けを変更する「学習」プロセスを行なうことができる。
かかるプロセスは、人間の頭脳の学習プロセスの模倣で
あり、それ故にこのように呼ばれている。学習の動作
は、独文の文献、即ち、CHIP, Nr 4, April 1990、の１
１〜１６頁の「Auf dem Weg zur Denkmaschine（頭脳マ
シンの方法について）」（トーマス著）において、詳細
に述べられている。
が、昨今になって注目されてきた。これらのデバイス
は、論理デバイスへの入力値に重み付けし、すべての入
力の関数である出力を生成することによって動作する。
この一例は図１に示されるデバイスによって示されてお
り、その出力は１又は０であるが、入力は種々の値をと
るものである。例えば、入力１（ｉ１）は０．８、入力
２（ｉ２）は０．６、入力３（ｉ３）は０．１、入力４
（ｉ４）は０．４の重み値をそれぞれ有する。そして、
次のように決定することができる： ｉ１＋ｉ２＋ｉ３＋ｉ４＞１の場合、出力＝１、他の場合、出力＝０ このデバイスの真理値表は、図２に示された形となって
いる。個別の入力の重み付けをフィードバック機構を用
いて変更することが可能であり、デバイスは、一連の入
力に応答する必要な出力を与えるために各入力の重み付
けを変更する「学習」プロセスを行なうことができる。
かかるプロセスは、人間の頭脳の学習プロセスの模倣で
あり、それ故にこのように呼ばれている。学習の動作
は、独文の文献、即ち、CHIP, Nr 4, April 1990、の１
１〜１６頁の「Auf dem Weg zur Denkmaschine（頭脳マ
シンの方法について）」（トーマス著）において、詳細
に述べられている。
【０００４】再構成可能なニューラルネットワークは、
１９９０年度の国際ソリッドステートサーキット会議
（1990 International Solid State Circuits Conferen
ce）において提案された（Technical Papers, 33, １４
４−１４５頁の「A reconfigurable CMOS neural Netwo
rk」グラフ等著、参照）。かかるデバイスでは、個別の
「ニューロン」の出力電流はワイヤ上で合計され、その
結果は、出力を与えるために基準値と比較される。各ニ
ューロンからの電流の量は、スイッチを用いてニューロ
ン内の各ＦＥＴトランジスタの幅をプログラム作成する
ことによって変更（重み付け）される。この例の場合、
ネットワークの最終出力は、基準電流値を変えるか、又
は各ニューロン出力の電流の量を変化させるかのどちら
かの方法によって、変更させてもよい。しかしながら、
デバイスの論理はネットワーク内のハードワイヤリング
によって設定される。
１９９０年度の国際ソリッドステートサーキット会議
（1990 International Solid State Circuits Conferen
ce）において提案された（Technical Papers, 33, １４
４−１４５頁の「A reconfigurable CMOS neural Netwo
rk」グラフ等著、参照）。かかるデバイスでは、個別の
「ニューロン」の出力電流はワイヤ上で合計され、その
結果は、出力を与えるために基準値と比較される。各ニ
ューロンからの電流の量は、スイッチを用いてニューロ
ン内の各ＦＥＴトランジスタの幅をプログラム作成する
ことによって変更（重み付け）される。この例の場合、
ネットワークの最終出力は、基準電流値を変えるか、又
は各ニューロン出力の電流の量を変化させるかのどちら
かの方法によって、変更させてもよい。しかしながら、
デバイスの論理はネットワーク内のハードワイヤリング
によって設定される。
【０００５】
【発明の概要】ここに述べる本発明は、これらの従来技
術要素の全てを新規に組み合わせたものである。本発明
は、一連の論理セルから成るものであり、その内部論理
は、パワーアップで所望の論理値に設定することのでき
るものである。動作中に、セルへの入力数を変化させる
と、その内部論理が変わる。セルの機能を変更するため
のコマンドは、オフ−チッププロセッサから供給された
り、他のセルの論理動作の結果として供給されるもので
あってもよい。セルは、特定の入力を受信すると、ある
値をとるように調整できる出力のあるネットワークを形
成するために、互いに接続される。
術要素の全てを新規に組み合わせたものである。本発明
は、一連の論理セルから成るものであり、その内部論理
は、パワーアップで所望の論理値に設定することのでき
るものである。動作中に、セルへの入力数を変化させる
と、その内部論理が変わる。セルの機能を変更するため
のコマンドは、オフ−チッププロセッサから供給された
り、他のセルの論理動作の結果として供給されるもので
あってもよい。セルは、特定の入力を受信すると、ある
値をとるように調整できる出力のあるネットワークを形
成するために、互いに接続される。
【０００６】
【実施例】図３及び図４はプログラマブルニューラル論
理セルの内部回路を示し（図３と図４をそれぞれ点線部
分でつなげることによって、一つの回路図となる）、４
個の入力（Ａ、Ｂ、Ｃ、Ｆ１）１０２、１０４、１０
６、１０８から成るものであって、これらの入力は、マ
スタ−スレーブラッチ２１２、２１４、２１６、２１８
から送られてくる別の入力を備えたゲート１２２、１２
４、１２６、１２８に対し送られる。これらのラッチを
集合してインバート制御と称する。ラッチ２１２、２１
４、２１６、２１８に含まれる値によって、ゲート１２
２、１２４、１２６、１２８からの出力は、入力値Ａ、
Ｂ、Ｃ、Ｆ１又はそれらの逆のどちらかとなる。ゲート
１２２、１２４、１２６、１２８の内部構造は図５に示
される。各ゲートは、２個のインバータ１３２、１３４
と、２個のＡＮＤゲート１３６、１３８とＯＲゲート１
３９とから成る。入力は、ライン１３０から供給され、
マスタ−スレーブラッチ２１２、２１４、２１６、２１
８で保持される値はライン１３１から供給される。ゲー
トの出力はＯＲゲート１３９によって生成される。回路
の論理を考慮することによって、０の値がラッチ２１
２、２１４、２１６、２１８から供給される場合、ゲー
トの出力はその入力１３０と同一である。しかしなが
ら、ライン１３１がそこで１の値をもつと、出力は入力
１３０の逆となる。
理セルの内部回路を示し（図３と図４をそれぞれ点線部
分でつなげることによって、一つの回路図となる）、４
個の入力（Ａ、Ｂ、Ｃ、Ｆ１）１０２、１０４、１０
６、１０８から成るものであって、これらの入力は、マ
スタ−スレーブラッチ２１２、２１４、２１６、２１８
から送られてくる別の入力を備えたゲート１２２、１２
４、１２６、１２８に対し送られる。これらのラッチを
集合してインバート制御と称する。ラッチ２１２、２１
４、２１６、２１８に含まれる値によって、ゲート１２
２、１２４、１２６、１２８からの出力は、入力値Ａ、
Ｂ、Ｃ、Ｆ１又はそれらの逆のどちらかとなる。ゲート
１２２、１２４、１２６、１２８の内部構造は図５に示
される。各ゲートは、２個のインバータ１３２、１３４
と、２個のＡＮＤゲート１３６、１３８とＯＲゲート１
３９とから成る。入力は、ライン１３０から供給され、
マスタ−スレーブラッチ２１２、２１４、２１６、２１
８で保持される値はライン１３１から供給される。ゲー
トの出力はＯＲゲート１３９によって生成される。回路
の論理を考慮することによって、０の値がラッチ２１
２、２１４、２１６、２１８から供給される場合、ゲー
トの出力はその入力１３０と同一である。しかしなが
ら、ライン１３１がそこで１の値をもつと、出力は入力
１３０の逆となる。
【０００７】ゲート１２２、１２４、１２６、１２８か
らの出力は、個別のＡＮＤゲート１６２、１６４、１６
６、１６８に対し送られ、これらＡＮＤゲートの他の入
力は、マスタ−スレーブラッチ２２２、２２４、２２
６、２２８によって形成された「イネーブルコントロー
ル（使用可能制御）」から入力されるものである。
らの出力は、個別のＡＮＤゲート１６２、１６４、１６
６、１６８に対し送られ、これらＡＮＤゲートの他の入
力は、マスタ−スレーブラッチ２２２、２２４、２２
６、２２８によって形成された「イネーブルコントロー
ル（使用可能制御）」から入力されるものである。
【０００８】これらのゲートは入力１０２、１０４、１
０６、１０８又は逆入力の何れがイネーブルされてセル
内で作用されるかを選択する。これらのＡＮＤゲート１
６２、１６４、１６６、１６８からの出力は、ＸＯＲゲ
ート１７２、１７４又は１７９、及びＯＲゲート１８
２、１８４又は１８９の双方に対し送られる。次に、最
終ＸＯＲゲート１７９と最終ＯＲゲート１８９からの出
力及びインバータ１９２、１９４を介した反転出力はブ
ールデコーダ２５６によりデータシフトレジスタラッチ
（ＳＲＬ）２３２に選択的に接続される（図４では接続
が簡略化して示されている）。マスタ−スレーブラッチ
２５２、２５４は（スレーブ出力ラッチによって）ブー
ルデコーダ２５６に接続される。これらの値によって、
４個の出力の内の何れがデータシフトレジスタラッチ
（ＳＲＬ）２３２に対し送られて、２３４でのセル出力
Ｑを形成するかが決定される。
０６、１０８又は逆入力の何れがイネーブルされてセル
内で作用されるかを選択する。これらのＡＮＤゲート１
６２、１６４、１６６、１６８からの出力は、ＸＯＲゲ
ート１７２、１７４又は１７９、及びＯＲゲート１８
２、１８４又は１８９の双方に対し送られる。次に、最
終ＸＯＲゲート１７９と最終ＯＲゲート１８９からの出
力及びインバータ１９２、１９４を介した反転出力はブ
ールデコーダ２５６によりデータシフトレジスタラッチ
（ＳＲＬ）２３２に選択的に接続される（図４では接続
が簡略化して示されている）。マスタ−スレーブラッチ
２５２、２５４は（スレーブ出力ラッチによって）ブー
ルデコーダ２５６に接続される。これらの値によって、
４個の出力の内の何れがデータシフトレジスタラッチ
（ＳＲＬ）２３２に対し送られて、２３４でのセル出力
Ｑを形成するかが決定される。
【０００９】かかる回路を熟慮することによって、４個
の入力についての可能な論理関数のすべてを実行するこ
とが可能であることが示される。ＸＯＲ又はＯＲの入力
結合を得るための方法は、回路の論理から明白であり、
ＡＮＤ関数は、ＡＮＤ動作の結果、Ｑ、が２つの方法で
表わせることを示すドモルガンの定理の結果を用いて得
られる： Ｑ＝Ａ ＡＮＤ Ｂ＝ＮＯＴ（ (NOT A) OR (NOT B) ） この結果は、４個（もしくはそれ以上の数の）入力の場
合についても一般化させることができる。ここに述べら
れた論理回路は、入力（１２２、１２４、１２６、１２
８）と出力を反転させるためのインバータ（１９２、１
９４）を含むものであるので、ドモルガンの定理に従
い、反転を適宜用いることにより回路がさらにこの機能
を実行できることが理解される。
の入力についての可能な論理関数のすべてを実行するこ
とが可能であることが示される。ＸＯＲ又はＯＲの入力
結合を得るための方法は、回路の論理から明白であり、
ＡＮＤ関数は、ＡＮＤ動作の結果、Ｑ、が２つの方法で
表わせることを示すドモルガンの定理の結果を用いて得
られる： Ｑ＝Ａ ＡＮＤ Ｂ＝ＮＯＴ（ (NOT A) OR (NOT B) ） この結果は、４個（もしくはそれ以上の数の）入力の場
合についても一般化させることができる。ここに述べら
れた論理回路は、入力（１２２、１２４、１２６、１２
８）と出力を反転させるためのインバータ（１９２、１
９４）を含むものであるので、ドモルガンの定理に従
い、反転を適宜用いることにより回路がさらにこの機能
を実行できることが理解される。
【００１０】動作が始まる前にセルを初期化すること
は、どの入力が使用可能とされて、どれが反転するかを
表示するための値をインバート制御ラッチ２１２、２１
４、２１６、２１８と使用可能制御ラッチ２２２、２２
４、２２６、２２８へロードすることを意味する。ラッ
チは連鎖として相互に接続されるので、これは使用可能
／インバート−スキャンイン２００で必要な値を供給
し、各ラッチを介してそれらをクロックするという単純
な問題である。チップ上の配線を省くために、数個のセ
ルのインバート／使用可能制御ラッチが連鎖で相互に接
続されること（図３と図４に示されるような）によっ
て、他のセルに置かれるための値が使用可能／インバー
ト−スキャンイン２００を使用して一個のセルにクロッ
クインされ、且つ使用可能／インバート−スキャンアウ
ト２０２を用いてその一個のセルにクロックアウトされ
ることが可能である。ブール選択ラッチ２５２、２５４
とクロック選択ＳＲＬ２５０は、同様の方法で、ブール
−スキャンイン２４０とブール−スキャンアウト２５８
と、他の接続ラインとを介してロードされる。
は、どの入力が使用可能とされて、どれが反転するかを
表示するための値をインバート制御ラッチ２１２、２１
４、２１６、２１８と使用可能制御ラッチ２２２、２２
４、２２６、２２８へロードすることを意味する。ラッ
チは連鎖として相互に接続されるので、これは使用可能
／インバート−スキャンイン２００で必要な値を供給
し、各ラッチを介してそれらをクロックするという単純
な問題である。チップ上の配線を省くために、数個のセ
ルのインバート／使用可能制御ラッチが連鎖で相互に接
続されること（図３と図４に示されるような）によっ
て、他のセルに置かれるための値が使用可能／インバー
ト−スキャンイン２００を使用して一個のセルにクロッ
クインされ、且つ使用可能／インバート−スキャンアウ
ト２０２を用いてその一個のセルにクロックアウトされ
ることが可能である。ブール選択ラッチ２５２、２５４
とクロック選択ＳＲＬ２５０は、同様の方法で、ブール
−スキャンイン２４０とブール−スキャンアウト２５８
と、他の接続ラインとを介してロードされる。
【００１１】ニューラル−スキャンイン２４６のライン
上のセル内に送られた信号は、ラッチ２４８からラッチ
２４９へクロックされて、次にニューラル−スキャンア
ウト２４７上の次のセルに送信される。ラッチ２４８は
クロックモード選択２６２に接続され、これはブール選
択ラッチ２５２、２５４に接続されて、そこでの値によ
って、これらのラッチ２５２、２５４がブール−選択１
ライン２４２及びブール−選択２ライン２４４の入力に
応答するかどうかが決定される。クロックモード選択２
６０はラッチ２４９に接続され、ＳＲＬ２５０を制御す
る。ＳＲＬ２５０に初期にロードされた値が、セル動作
（シフトモード）中に維持されるかどうか、又はクロッ
ク−選択入力ライン２５１による動作中（ニューロモー
ド）に変更できるかどうか、が決定される。クロック選
択ライン２５１は図９に示されたように先のセルの出力
に接続される。ＳＲＬ２５０の出力は、データＳＲＬ２
３２を「システムクロックモード」又は「フラッシュモ
ード」のどちらかで動作させるようにするクロックモー
ド２６４に接続される。後者のモードの場合、マスタ及
びスレーブラッチはともに、動作中は継続的に活動状態
であって、データは次のクロックサイクルまでＳＲＬ２
３２で保持されるよりはむしろ、セル間で直ちに転送さ
れる。しかし、回路検査中において、セルはシステムク
ロックモードで動作される。
上のセル内に送られた信号は、ラッチ２４８からラッチ
２４９へクロックされて、次にニューラル−スキャンア
ウト２４７上の次のセルに送信される。ラッチ２４８は
クロックモード選択２６２に接続され、これはブール選
択ラッチ２５２、２５４に接続されて、そこでの値によ
って、これらのラッチ２５２、２５４がブール−選択１
ライン２４２及びブール−選択２ライン２４４の入力に
応答するかどうかが決定される。クロックモード選択２
６０はラッチ２４９に接続され、ＳＲＬ２５０を制御す
る。ＳＲＬ２５０に初期にロードされた値が、セル動作
（シフトモード）中に維持されるかどうか、又はクロッ
ク−選択入力ライン２５１による動作中（ニューロモー
ド）に変更できるかどうか、が決定される。クロック選
択ライン２５１は図９に示されたように先のセルの出力
に接続される。ＳＲＬ２５０の出力は、データＳＲＬ２
３２を「システムクロックモード」又は「フラッシュモ
ード」のどちらかで動作させるようにするクロックモー
ド２６４に接続される。後者のモードの場合、マスタ及
びスレーブラッチはともに、動作中は継続的に活動状態
であって、データは次のクロックサイクルまでＳＲＬ２
３２で保持されるよりはむしろ、セル間で直ちに転送さ
れる。しかし、回路検査中において、セルはシステムク
ロックモードで動作される。
【００１２】セルの標準的（即ち、非ニューラル）動作
は、直線的に進む。必要な論理は、使用可能／インバー
タ−スキャンイン２００と１０２、１０４、１０６、１
０８でのデータ入力からロードされる。その結果はＳＲ
Ｌ２３２に現れ、ここから結果は、データ−スキャンイ
ン２３０を用いて転送される。セル全体は、クロックサ
イクル時間の要求に応じて、システムクロックモード又
はフラッシュモードのどちらかで動作することができ
る。
は、直線的に進む。必要な論理は、使用可能／インバー
タ−スキャンイン２００と１０２、１０４、１０６、１
０８でのデータ入力からロードされる。その結果はＳＲ
Ｌ２３２に現れ、ここから結果は、データ−スキャンイ
ン２３０を用いて転送される。セル全体は、クロックサ
イクル時間の要求に応じて、システムクロックモード又
はフラッシュモードのどちらかで動作することができ
る。
【００１３】ニューラル動作には２つの形式がある。第
１の形式において、セルのニューラルモードはクロック
モード選択２６２によって制御される。クロックモード
選択２６２はブール選択ラッチ２５２、２５４がブール
−スキャンイン２４０を介してクロックインされた論理
モードで動作するかどうか、又は、かかるラッチがブー
ル−選択１ライン２４２、及びブール−選択２ラインの
２４４の信号に応答するかどうか、を制御する。ブール
デコーダ２５６によって選択されたゲート１７９、１８
９、１９２又は１９４からの出力がこれらの信号の変化
によって変更されると、セル出力Ｑ、２３４も変化され
る。入力１０２、１０４、１０６及び１０８はこのサイ
クル中に必ずしも変更する必要がないことに注意すべき
である。クロック−選択ライン２５１とブール−選択１
ライン２４２とブール−選択２ライン２４４の値は、チ
ップから生成された入力から引出されるものであっても
よいし、また、図９に示されるような先の論理セルから
の動作結果であってもよい。
１の形式において、セルのニューラルモードはクロック
モード選択２６２によって制御される。クロックモード
選択２６２はブール選択ラッチ２５２、２５４がブール
−スキャンイン２４０を介してクロックインされた論理
モードで動作するかどうか、又は、かかるラッチがブー
ル−選択１ライン２４２、及びブール−選択２ラインの
２４４の信号に応答するかどうか、を制御する。ブール
デコーダ２５６によって選択されたゲート１７９、１８
９、１９２又は１９４からの出力がこれらの信号の変化
によって変更されると、セル出力Ｑ、２３４も変化され
る。入力１０２、１０４、１０６及び１０８はこのサイ
クル中に必ずしも変更する必要がないことに注意すべき
である。クロック−選択ライン２５１とブール−選択１
ライン２４２とブール−選択２ライン２４４の値は、チ
ップから生成された入力から引出されるものであっても
よいし、また、図９に示されるような先の論理セルから
の動作結果であってもよい。
【００１４】ニューラル動作の第２のモードは、インバ
ート制御ラッチ２１２、２１４、２１６、２１８及び拡
大制御ラッチ２２２、２２４、２２６、２２８とを変化
させることを含む。これらが初期値設定された後で、こ
れらの値は、セル１０２、１０４、１０６又は１０８が
動作サイクル中に反転又は無視されるかどうかを決定す
るためのラッチに対して余分の入力を有することによっ
て、動作中に変更することもできる。こうした余分のラ
ッチ入力がチップから生成されたものであるか、又は図
６に図示の別のセルによる論理動作の結果そのものであ
ってもよいとする。
ート制御ラッチ２１２、２１４、２１６、２１８及び拡
大制御ラッチ２２２、２２４、２２６、２２８とを変化
させることを含む。これらが初期値設定された後で、こ
れらの値は、セル１０２、１０４、１０６又は１０８が
動作サイクル中に反転又は無視されるかどうかを決定す
るためのラッチに対して余分の入力を有することによっ
て、動作中に変更することもできる。こうした余分のラ
ッチ入力がチップから生成されたものであるか、又は図
６に図示の別のセルによる論理動作の結果そのものであ
ってもよいとする。
【００１５】図６と図７は本発明の別の実施例を示すも
のである（図６と図７をそれぞれ点線部分でつなげるこ
とによって、一つの回路図となる）。各セルに対し４個
の入力を有する代わりに、図７では、セルに対し８個の
入力が示され、各セルは「オクトパス（たこ）」と称さ
れている。このセルの動作は、非常に多くの適用を可能
とする異なるデータ入力を８個まで使用できるという点
を除くと、正確には、上記の説明と同一である。原則的
には、一個のセルに対し、必要に応じて多くのデータ入
力を有することが可能であるが、しかし、これは、製造
上の問題を引き起こすような複雑な内部セルの構造にか
かるものである。８個以上の入力が必要な場合、一個の
大型セルを製造しようとするよりはむしろ、２個もしく
はそれ以上の数のセルを相互接続した方がよい。バラン
スのとれた設計は、小型セル（４入力）と大型セル（８
入力）をミックスしたものから構成される。
のである（図６と図７をそれぞれ点線部分でつなげるこ
とによって、一つの回路図となる）。各セルに対し４個
の入力を有する代わりに、図７では、セルに対し８個の
入力が示され、各セルは「オクトパス（たこ）」と称さ
れている。このセルの動作は、非常に多くの適用を可能
とする異なるデータ入力を８個まで使用できるという点
を除くと、正確には、上記の説明と同一である。原則的
には、一個のセルに対し、必要に応じて多くのデータ入
力を有することが可能であるが、しかし、これは、製造
上の問題を引き起こすような複雑な内部セルの構造にか
かるものである。８個以上の入力が必要な場合、一個の
大型セルを製造しようとするよりはむしろ、２個もしく
はそれ以上の数のセルを相互接続した方がよい。バラン
スのとれた設計は、小型セル（４入力）と大型セル（８
入力）をミックスしたものから構成される。
【００１６】図８は、オクトパス（たこ）・セルを示す
代表的なデータネットが示されている。多数のセルから
の出力がセルのデータ入力と接続されているのが理解さ
れる。これらの接続はハードワイヤリングによって形成
される。いくつかのオクトパス・セルからの出力と、図
３及び図５のクロック−選択、ブール−選択１、ブール
−選択２の入力との接続（いわゆる「ニューラル接
続」）は図９に示される。ワイヤリングは、簡略化のた
め、２つの異なる図によって別々に示されるにすぎない
ことに注意すべきである。実際、同一チップ上での類似
の論理セルは、異なってはいるが、重なり合っている
（オーバーラッピング）２つのワイヤリングネットワー
クを用いて接続される。
代表的なデータネットが示されている。多数のセルから
の出力がセルのデータ入力と接続されているのが理解さ
れる。これらの接続はハードワイヤリングによって形成
される。いくつかのオクトパス・セルからの出力と、図
３及び図５のクロック−選択、ブール−選択１、ブール
−選択２の入力との接続（いわゆる「ニューラル接
続」）は図９に示される。ワイヤリングは、簡略化のた
め、２つの異なる図によって別々に示されるにすぎない
ことに注意すべきである。実際、同一チップ上での類似
の論理セルは、異なってはいるが、重なり合っている
（オーバーラッピング）２つのワイヤリングネットワー
クを用いて接続される。
【００１７】
【発明の効果】本発明は上記のように構成されているの
で、論理をその動作の最初に設定することができ、動作
中に変更することのできるプログラマブル論理デバイス
を提供することができる。
で、論理をその動作の最初に設定することができ、動作
中に変更することのできるプログラマブル論理デバイス
を提供することができる。
【図１】重み入力のあるニューラル論理セルを示す図で
ある。
ある。
【図２】図１に示されたセルについての真理値表であ
る。
る。
【図３】４個の入力を備えた本発明によるニューラル論
理セルを示す図である。
理セルを示す図である。
【図４】４個の入力を備えた本発明によるニューラル論
理セルを示す図である。
理セルを示す図である。
【図５】論理セルの各入力が接続されるゲートの内部構
造を示す図である。
造を示す図である。
【図６】８個の入力を備えたニューラルプログラマブル
論理セルの他の実施例を示す図である。
論理セルの他の実施例を示す図である。
【図７】８個の入力を備えたニューラルプログラマブル
論理セルの他の実施例を示す図である。
論理セルの他の実施例を示す図である。
【図８】論理入力に接続された出力を備えたニューラル
論理セルのネットワークを示す図である。
論理セルのネットワークを示す図である。
【図９】ニューラル入力に接続された出力を備えたニュ
ーラル論理セルのネットワークを示す図である。
ーラル論理セルのネットワークを示す図である。
１０２、１０４、１０６、１０８ データ入力手段 １３２、１３４ インバータ １３６、１３８ ＡＮＤゲート １３９ ＯＲゲート ２１２、２１４、２１６、２１８ マスタ−スレーブ
ラッチ ２２２、２２４、２２６、２２８ マスタ−スレーブ
ラッチ
ラッチ ２２２、２２４、２２６、２２８ マスタ−スレーブ
ラッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ノルベルト エヌエムエヌ シューマッ ケア ドイツ連邦共和国、7531 ノイハウゼ ン、バウムストラーセ 10 (56)参考文献 欧州特許出願公開322966（ＥＰ，Ａ) 欧州特許出願公開340890（ＥＰ，Ａ)
Claims (8)
- 【請求項１】複数のデータ入力を受け取るデータ入力手
段と、 論理設定入力により前記データ入力手段に受け取られた
複数のデータ入力を選択的にイネーブルするデータ入力
イネーブル手段と、 前記論理設定入力により前記データ入力手段に受け取ら
れた複数のデータ入力を選択的に反転するデータ入力反
転手段と、 前記データ入力イネーブル手段及び前記データ入力反転
手段により選択的にイネーブルされ、また反転されたデ
ータ入力を受け取って該入力に複数の論理動作を加えて
複数の論理動作結果を与える論理手段と、 前記データ入力イネーブル手段及び前記データ入力反転
手段に与えられる前記論理設定入力を初期設定する初期
設定手段と、 前記データ入力イネーブル手段及び前記データ入力反転
手段に与えられる前記論理設定入力を前記論理手段の動
作中に再設定する論理変更手段と、 前記論理手段の前記複数の論理動作の結果の内の１つを
選択して取り出すため前記論理手段に接続されたデータ
出力手段と、 を有することを特徴とするプログラマブル論理セル。 - 【請求項２】前記論理変更手段は、 セルの論理が変更されるべきかどうかを指示するための
指示手段（２５１）と、 複数の論理動作の結果から１つを選択するために前記出
力手段（２５６）を作動するための作動手段（２５２、
２５４）と、 を有することを特徴とする請求項１記載のプログラマブ
ル論理セル。 - 【請求項３】前記出力手段（２５６）に対する入力（１
７９、１８９、１９２、１９４）は、前記入力手段（１
０２、１０４、１０６、１０８）からの入力データの別
異の論理結合であり、 前記出力手段（２５６）は、前記入力（１７９、１８
９、１９２、１９４）から一個のみをその出力（２３
２）として選択すること、 を特徴とする請求項２記載のプログラマブル論理セル。 - 【請求項４】前記論理変更手段に対する指示手段（２５
１）への入力及び、前記出力手段（２５６）を動作する
ための前記作動手段（２５２、２５４）に対する入力
（２４２、２４４）は、別のプログラマブル論理セルか
らの出力によって供給されることを特徴とする請求項２
記載のプログラマブル論理セル。 - 【請求項５】前記論理変更手段に対する指示手段（２５
１）への入力及び、前記出力手段（２５６）を作動する
ための前記作動手段（２５２、２５４）に対する入力
（２４２、２４４）は、オフ−チップコントローラによ
って供給されることを特徴とする請求項２記載のプログ
ラマブル論理セル。 - 【請求項６】前記データ入力反転手段は第１の一連のマ
スタ−スレーブラッチ（２１２、２１４、２１６、２１
８）を有し、該ラッチの出力値が入力（１０２、１０
４、１０６、１０７）の何れが反転されるべきかを決定
することを特徴とする請求項１記載のプログラマブル論
理セル。 - 【請求項７】前記データ入力イネーブル手段は、データ
入力反転手段（１２２、１２４、１２６、１２８）から
の別の入力をもつＡＮＤゲート（１６２、１６４、１６
６、１６８）に接続される第２の一連のマスタ−スレー
ブラッチ（２２２、２２４、２２６、２２８）から成る
ことを特徴とする請求項６記載のプログラマブル論理セ
ル。 - 【請求項８】前記第１の一連のマスタ−スレーブラッチ
（２１２、２１４、２１６、２１８）と前記第２の一連
のマスタ−スレーブラッチ（２２２、２２４、２２６、
２２８）とが相互に縦続接続され、論理設定入力をクロ
ックによりシフトすることによって初期化されることが
可能であることを特徴とする請求項７に記載のプログラ
マブル論理セル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE90117818.6 | 1990-09-15 | ||
| EP90117818A EP0476159B1 (en) | 1990-09-15 | 1990-09-15 | Programmable neural logic device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04227116A JPH04227116A (ja) | 1992-08-17 |
| JP2548852B2 true JP2548852B2 (ja) | 1996-10-30 |
Family
ID=8204473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3193423A Expired - Lifetime JP2548852B2 (ja) | 1990-09-15 | 1991-07-08 | プログラマブル論理セル |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5218245A (ja) |
| EP (1) | EP0476159B1 (ja) |
| JP (1) | JP2548852B2 (ja) |
| DE (1) | DE69029390T2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2704669B1 (fr) * | 1993-04-29 | 1995-06-30 | France Telecom | Systeme a reseau neuronal pour le traitement de signaux, notamment pour l'analyse et la synthese d'images. |
| US6140838A (en) | 1995-04-21 | 2000-10-31 | Johnson; Mark B. | High density and high speed magneto-electronic logic family |
| US6741494B2 (en) * | 1995-04-21 | 2004-05-25 | Mark B. Johnson | Magnetoelectronic memory element with inductively coupled write wires |
| US5732246A (en) * | 1995-06-07 | 1998-03-24 | International Business Machines Corporation | Programmable array interconnect latch |
| US5651013A (en) * | 1995-11-14 | 1997-07-22 | International Business Machines Corporation | Programmable circuits for test and operation of programmable gate arrays |
| US6061673A (en) * | 1996-11-06 | 2000-05-09 | Sowa Institute Of Technology Co., Ltd. | Learning methods in binary systems |
| JP2002024199A (ja) * | 1998-02-20 | 2002-01-25 | Souwa Kenkyusho:Kk | 二値システムの学習方法 |
| US6687864B1 (en) * | 2000-06-08 | 2004-02-03 | Cypress Semiconductor Corp. | Macro-cell flip-flop with scan-in input |
| US20100138575A1 (en) | 2008-12-01 | 2010-06-03 | Micron Technology, Inc. | Devices, systems, and methods to synchronize simultaneous dma parallel processing of a single data stream by multiple devices |
| US20100174887A1 (en) | 2009-01-07 | 2010-07-08 | Micron Technology Inc. | Buses for Pattern-Recognition Processors |
| US9323994B2 (en) | 2009-12-15 | 2016-04-26 | Micron Technology, Inc. | Multi-level hierarchical routing matrices for pattern-recognition processors |
| US8593175B2 (en) * | 2011-12-15 | 2013-11-26 | Micron Technology, Inc. | Boolean logic in a state machine lattice |
| US20130275709A1 (en) | 2012-04-12 | 2013-10-17 | Micron Technology, Inc. | Methods for reading data from a storage buffer including delaying activation of a column select |
| US9524248B2 (en) | 2012-07-18 | 2016-12-20 | Micron Technology, Inc. | Memory management for a hierarchical memory system |
| US9703574B2 (en) | 2013-03-15 | 2017-07-11 | Micron Technology, Inc. | Overflow detection and correction in state machine engines |
| US9448965B2 (en) | 2013-03-15 | 2016-09-20 | Micron Technology, Inc. | Receiving data streams in parallel and providing a first portion of data to a first state machine engine and a second portion to a second state machine |
| US10430210B2 (en) | 2014-12-30 | 2019-10-01 | Micron Technology, Inc. | Systems and devices for accessing a state machine |
| US10769099B2 (en) | 2014-12-30 | 2020-09-08 | Micron Technology, Inc. | Devices for time division multiplexing of state machine engine signals |
| US11366675B2 (en) | 2014-12-30 | 2022-06-21 | Micron Technology, Inc. | Systems and devices for accessing a state machine |
| US10691964B2 (en) | 2015-10-06 | 2020-06-23 | Micron Technology, Inc. | Methods and systems for event reporting |
| US10977309B2 (en) | 2015-10-06 | 2021-04-13 | Micron Technology, Inc. | Methods and systems for creating networks |
| US10846103B2 (en) | 2015-10-06 | 2020-11-24 | Micron Technology, Inc. | Methods and systems for representing processing resources |
| US10146555B2 (en) | 2016-07-21 | 2018-12-04 | Micron Technology, Inc. | Adaptive routing to avoid non-repairable memory and logic defects on automata processor |
| US10019311B2 (en) | 2016-09-29 | 2018-07-10 | Micron Technology, Inc. | Validation of a symbol response memory |
| US10268602B2 (en) | 2016-09-29 | 2019-04-23 | Micron Technology, Inc. | System and method for individual addressing |
| US10929764B2 (en) | 2016-10-20 | 2021-02-23 | Micron Technology, Inc. | Boolean satisfiability |
| US10592450B2 (en) | 2016-10-20 | 2020-03-17 | Micron Technology, Inc. | Custom compute cores in integrated circuit devices |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4612459A (en) * | 1984-05-31 | 1986-09-16 | Rca Corporation | Programmable buffer selectively settable to operate in different modes |
| US4706216A (en) * | 1985-02-27 | 1987-11-10 | Xilinx, Inc. | Configurable logic element |
| US5019736A (en) * | 1986-11-07 | 1991-05-28 | Concurrent Logic, Inc. | Programmable logic cell and array |
| FR2625347B1 (fr) * | 1987-12-23 | 1990-05-04 | Labo Electronique Physique | Structure de reseau de neurones et circuit et arrangement de reseaux de neurones |
| US4871930A (en) * | 1988-05-05 | 1989-10-03 | Altera Corporation | Programmable logic device with array blocks connected via programmable interconnect |
| US5055897A (en) * | 1988-07-27 | 1991-10-08 | Intel Corporation | Semiconductor cell for neural network and the like |
| US4999687A (en) * | 1990-04-25 | 1991-03-12 | At&T Bell Laboratories | Logic element and article comprising the element |
| US5093900A (en) * | 1991-02-13 | 1992-03-03 | At&T Bell Laboratories | Reconfigurable neural network |
-
1990
- 1990-09-15 EP EP90117818A patent/EP0476159B1/en not_active Expired - Lifetime
- 1990-09-15 DE DE69029390T patent/DE69029390T2/de not_active Expired - Fee Related
-
1991
- 1991-07-08 JP JP3193423A patent/JP2548852B2/ja not_active Expired - Lifetime
- 1991-09-12 US US07/758,642 patent/US5218245A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69029390D1 (de) | 1997-01-23 |
| JPH04227116A (ja) | 1992-08-17 |
| DE69029390T2 (de) | 1997-06-12 |
| EP0476159B1 (en) | 1996-12-11 |
| US5218245A (en) | 1993-06-08 |
| EP0476159A1 (en) | 1992-03-25 |
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