JP2002305439A - プログラマブル論理回路および半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 少ないセル数で所望の回路を実現することが
可能なプログラマブル論理回路を提供する。 【解決手段】 スイッチングモジュール１１は、論理ブ
ロックに固定値を供給することができ、かつ、隣接配線
Ｎ，Ｅ，Ｓ，Ｗの相互の接続を行なうこともできる。し
たがって同一セル内で論理演算を行ないながら隣接セル
間やグローバル配線と配線間を直接結線することができ
るのでセル配置の自由度を向上することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ユーザがプログラ
ムによって多様な機能を実現できるプログラマブル論理
回路およびそれを搭載する半導体装置に関する。

【０００２】

【従来の技術】プログラマブルロジックデバイス（ＰＬ
Ｄ）、フィールドプログラマブルゲートアレイ（ＦＰＧ
Ａ）など、ユーザがプログラムによって多様な機能を実
現できるプログラマブル論理回路は、近年急速に発展し
ている。集積度およびスピードの向上によって、従来の
特定用途向け集積回路（ＡＳＩＣ）設計時のエミュレー
ションや、簡単な周辺回路の置換のみならず、アプリケ
ーションに応じてハードウェア構成を変えられる再構成
可能コンピュータにプログラマブル論理回路を使用する
ことが検討されている。

【０００３】図１６は、従来のセルアレイ型プログラマ
ブル論理回路の構成を示す配置図である。

【０００４】図１６を参照して、基本セル７０〜７４
は、プログラマブル論理回路の基本ユニットであり、２
次元配列状に配置されている。各基本セルは、内部の配
線を利用して、隣接する基本セルとの接続を行なうこと
ができる。ここで、隣接とは基本セルのある辺同士が他
の基本セルを介在せずに対向して配置される関係を言
い、たとえば図１６において基本セル７０は基本セル７
１〜７４と隣接している。

【０００５】このとき、基本セル７０は、隣接間配線８
１〜８４をそれぞれ介して隣接基本セル７１〜７４と接
続を行なうことができる。また、隣接基本セル７１〜７
４以外の基本セルと基本セル７０とを接続する場合に
は、グローバル配線８５、８６などを用いて接続する場
合が多い。

【０００６】図１７は、図１６に示した基本セル７０の
内部構造の一例を示す基本セル９０のブロック図であ
る。

【０００７】図１７を参照して、基本セル９０は、Ｎビ
ット入力の論理演算を行なう論理ブロック９２と、隣接
間配線８１〜８４とグローバル配線８５、８６のいずれ
かを選択的に論理ブロック９２と接続を行なうスイッチ
ングモジュール９１と、スイッチングモジュール９１の
接続制御を行なうコントローラ９３とを含む。

【０００８】スイッチングモジュール９１は、論理ブロ
ックと隣接間配線８１〜８４およびグローバル配線８
５，８６との間でどのような接続を行なうかについてプ
ログラム可能である。図示しないコンフィギュレーショ
ンメモリに格納されたコンフィギュレーションデータに
基づいてこの接続関係が決定され、コントローラ９３が
スイッチングモジュール９１に接続情報を供給する。な
お、コンフィギュレーションメモリはプログラマブル論
理回路を搭載する半導体装置に併せて搭載される場合も
あるし、半導体装置の外部に設けられる場合もある。

【０００９】たとえば、図１７における論理ブロック９
２が３入力１出力の論理ブロックであると仮定する。す
ると、スイッチングモジュール９１は４行６列のマトリ
ックス状にスイッチが配置されるモジュールとなる。

【００１０】図１８は、スイッチングモジュール９１の
構成を説明するための図である。図１８を参照して、ス
イッチングモジュール９１は、配線Ｎ，Ｅ，Ｓ，Ｗおよ
びグローバル配線ＧＨ，ＧＶと接続される互いに平行に
配置される６本の配線と、論理ブロックの入力Ｉｎ１，
Ｉｎ２，Ｉｎ３および出力Ｏｕｔに接続され、前述の６
本の配線と直交する互いに平行な４本の配線とを有す
る。

【００１１】スイッチングモジュール９１は、図示しな
いが、配線に接続される６本の内部配線と論理ブロック
に接続される４本の内部配線のそれぞれの交点に対応し
てスイッチが４行６列のマトリックス状に配置されてい
る。コントローラ９３がこれらのマトリックス状に配置
されたスイッチの接続情報をスイッチングモジュール９
１に供給する。したがってスイッチングモジュール９１
は論理ブロックへの入力および出力を配線Ｎ，Ｅ，Ｓ，
Ｗおよびグローバル配線ＧＨ，ＧＶの中から任意に選択
して接続することが可能である。

【００１２】図１９は、従来のプログラマブル論理回路
を用いて、回路を構成した場合の一例を示す図である。

【００１３】図１８を参照して、基本セル１００内部の
論理ブロック１１０は、定数“１”を基本セル１０１を
介して配線１１５から供給される。また、論理ブロック
１１０は、２本のグローバル配線１１３，１１４から入
力データを受ける。そして論理ブロック１１０は入力デ
ータに応じた演算出力を配線１１６を介して基本セル１
０５へ出力する。

【００１４】このとき、基本セル１０２内部の論理ブロ
ック１１１の出力を基本セル１０３内部の論理ブロック
１１２の入力データとして供給する必要がある場合につ
いて考える。

【００１５】一接続例として、基本セル１０２内部の論
理ブロック１１１の出力は、配線１１７を経由して一旦
基本セル１０４に入力される。次に、グローバル配線１
１８を経由して基本セル１０６にデータが送られる。そ
して基本セル１０６から配線１１９を介して基本セル１
０３内部にある論理ブロック１１２にデータが入力され
る。

【００１６】図２０は、図１９における基本セル１００
の接続例を示す図である。図２０を参照して、基本セル
１００に含まれる論理ブロック１１０は、グローバル配
線ＧＨ，ＧＶおよび配線Ｎを入力とし、演算出力を配線
Ｓに出力する。

【００１７】図２１は、図２０の接続を実現するための
スイッチングモジュール９１の配線状況を示した図であ
る。

【００１８】図２１を参照して、スイッチングモジュー
ル９１に４行６列に配置されるスイッチングマトリック
スのうち４つのスイッチが導通状態にされ、他のスイッ
チは非導通状態とされる。

【００１９】すなわち、グローバル配線ＧＨに接続され
ている内部配線と論理ブロックの入力Ｉｎ１に接続され
ている内部配線との交点に対応するスイッチＳＷ１、配
線Ｎに接続されている内部配線と論理ブロックの入力Ｉ
ｎ２に接続されている内部配線の交点に対応するスイッ
チＳＷ２、グローバル配線ＧＶに接続されている内部配
線と論理ブロックの入力Ｉｎ３に接続されている内部配
線との交点に対応するスイッチＳＷ３、配線Ｓに接続さ
れている内部配線と論理ブロックの出力Ｏｕｔに接続さ
れている内部配線との交点に対応するスイッチＳＷ４、
以上４つのスイッチＳＷ１〜ＳＷ４が導通状態におかれ
る。

【００２０】図２２は、特開平７−２０２６８０号公報
に記載された論理回路を図２０に示した論理ブロック１
１０に対応づけた図である。

【００２１】図２２を参照して、論理ブロック１１０
は、入力Ｉｎ１を制御信号Ｃとして受け、入力Ｉｎ２，
Ｉｎ３をそれぞれ入力Ａ，Ｂとして受ける基本ユニット
１２１を含む。基本ユニット１２１は、次に示す式
（１）で表わされる論理演算を行なう。

【００２２】Ｏｕｔ＝Ｃ・Ａ＋／Ｃ・Ｂ … （１） ただし、符号“／”は反転を示し、符号“・”は論理積
を示す。

【００２３】特開平７−２０２６８０号公報には、上記
式（１）で表わされる論理演算を行なう基本ユニットが
開示されている。

【００２４】図２３は、図２２に示した論理ブロック１
１０の入出力信号の組合せを示した図である。

【００２５】図２３を参照して、入力Ｉｎ１の値が
“Ｘ”で、入力Ｉｎ２，Ｉｎ３がそれぞれ固定値
“０”，“１”である場合には、出力Ｏｕｔ１は、“ｎ
ｏｔ Ｘ”が出力される。

【００２６】入力Ｉｎ１に“Ｘ”が与えられて入力Ｉｎ
２に“Ｙ”が与えられ、入力Ｉｎ３が固定値“０”に設
定されると、出力Ｏｕｔ１には“Ｘ ａｎｄ Ｙ”が出
力される。

【００２７】入力Ｉｎ１に“Ｘ”が与えられて入力Ｉｎ
２が固定値“１”に設定されて入力Ｉｎ３に“Ｙ”が与
えられると、出力Ｏｕｔ１としては、“Ｘ ｏｒ Ｙ”
が出力される。

【００２８】入力Ｉｎ１に“Ｘ”が与えられ、入力Ｉｎ
２に“／Ｙ”が与えられ、入力Ｉｎ３に“Ｙ”が与えら
れると、出力Ｏｕｔ１には“Ｘ ｘｏｒ Ｙ”が出力さ
れる。

【００２９】このように、入力に与えるデータの組合せ
によって論理ブロック１１０は複数の演算を行なうこと
が可能である。

【００３０】ここで、従来のプログラマブル論理回路を
用いて全加算器の和（Ｓｕｍ）を出力する回路を構成す
る場合について説明する。

【００３１】図２４は、全加算器の和を出力する回路を
示した回路図である。図２４を参照して、この回路は、
入力Ｘ，Ｙを受けるＸＯＲ（エクスクルッシブオア）回
路１２５と、ＸＯＲ回路とキャリー入力Ｃｉｎとを受け
て和Ｓｕｍを出力するＸＯＲ回路１２６とを含む。

【００３２】図２５は、図２４に示した回路を従来の論
理ブロック１１０を用いて構成した例を示した図であ
る。

【００３３】図２５を参照して、基本セル１３１に供給
された信号Ｘは、論理ブロック１３５の制御信号として
入力される。また、信号Ｙは論理ブロック１３５のデー
タ入力に与えられる。同時に、信号Ｙはグローバル配線
１３９を介して基本セル１３２へと伝達される。基本セ
ル１３２へ供給された信号Ｙは、論理ブロック１３６の
制御信号として与えられる。

【００３４】また、定数“１”と定数“０”とをデータ
入力とする論理ブロック１３６により、信号Ｙの反転信
号ＹＢが出力される。論理ブロック１３６の出力信号で
ある信号Ｙの反転信号ＹＢは隣接間配線１４０を介して
基本セル１３１へ供給される。

【００３５】このＹの反転信号ＹＢが論理ブロック１３
５のデータ入力に供給されるので、基本セル１３１で
は、信号Ｘと信号Ｙのエクスクルシブオアの論理演算が
行なわれる。

【００３６】基本セル１３１の出力結果すなわち（Ｘ
ｘｏｒ Ｙ）は、隣接間配線１４１を介して基本セル１
３３に供給される。基本セル１３３にはキャリー入力Ｃ
ｉｎが入力される。キャリー入力Ｃｉｎは、制御信号と
して基本セル１３３内部の論理ブロック１３７に与えら
れる。

【００３７】次に、基本セル１３１から基本セル１３３
に供給された信号（Ｘ ｘｏｒ Ｙ）は、論理ブロック
１３７のデータ入力として与えられる。同時に、基本セ
ル１３３に供給された信号（Ｘ ｘｏｒ Ｙ）は、グロ
ーバル配線１４３を介して基本セル１３４に与えられ
る。基本セル１３４に与えられた信号（Ｘ ｘｏｒ
Ｙ）は、論理ブロック１３８に制御信号として与えられ
る。論理ブロック１３８には、さらに、定数“１”と定
数“０”とがデータ入力として与えられる。すると、論
理ブロック１３８の出力信号は信号（Ｘ ｘｏｒ Ｙ）
の反転信号（Ｘ ｘｎｏｒ Ｙ）となる。

【００３８】この信号は、隣接間配線１４４を介して基
本セル１３３に与えられる。そして、この反転信号（Ｘ
ｘｎｏｒ Ｙ）も論理ブロック１３７のデータ入力と
して与えられ、基本セル１３３ではエクスクルシブオア
の論理演算が行なわれ、出力は全加算器の和Ｓｕｍとな
る。

【００３９】図２６は、図２５における基本セル１３１
におけるスイッチングモジュール９１の配線状況を示し
た図である。

【００４０】図２６を参照して、スイッチングモジュー
ル９１は、配線Ｎ，Ｗ，Ｓをそれぞれ論理ブロック１３
５のデータ入力Ｉｎ１，Ｉｎ２，Ｉｎ３に接続する。そ
して演算結果を配線Ｅに出力する結線を行なう。同時
に、スイッチングモジュール９１は、配線Ｗの信号を、
グローバル配線ＧＶへも供給する結線を行なう。また、
スイッチングモジュール９１は、論理ブロック１３５の
出力Ｏｕｔ１を、配線Ｅに接続する。

【００４１】図２７は、図２５における基本セル１３２
が含むスイッチングモジュール９１の配線状況を示した
図である。

【００４２】図２７を参照して、スイッチングモジュー
ル９１は、グローバル配線ＧＶ、配線Ｗ，Ｓをそれぞれ
論理ブロック１３６のデータ入力Ｉｎ１，Ｉｎ２，Ｉｎ
３に接続する。そして、スイッチングモジュール９１
は、論理ブロック１３６の出力Ｏｕｔ１と配線Ｎとを接
続する。また、同時にスイッチングモジュール９１は、
配線Ｗから伝達される信号を配線Ｅへと供給する結線を
も行なう。

【００４３】

【発明が解決しようとする課題】ところで、図１８に示
すスイッチングモジュール９１を備えたプログラマブル
論理回路を使用して図１９に示した回路を実現する場合
について検討する。このとき、基本セル１００は、グロ
ーバル配線ＧＨ，ＧＶおよび配線Ｎを入力とし、演算出
力を配線Ｓに出力する。すなわち、基本セル１００は、
このような３入力１出力の演算器として機能する。

【００４４】このような演算器として機能しているとき
には、基本セル１００の内部では、配線Ｗと配線Ｅとを
直接接続することができない。このため、グローバル配
線１１３が使用されている場合には、図１９に示したよ
うに、基本セル１０２内部の論理ブロック１１１の出力
データを基本セル１０３内部の論理ブロック１１２の入
力に供給するために、基本セル１００を回避する経路を
通ってデータをやり取りしなければならなかった。

【００４５】このため、基本セル１０４や基本セル１０
６のような配線目的のためのみに使用する基本セルが生
ずる。したがって、プログラマブル論理回路において基
本セルやグローバル配線が効率的に使用できない結果、
無駄を生じさせ、セル配置の自由度を減少させる一因と
なっていた。

【００４６】また、図１９に示す配線状況によると、基
本セル１００に入力される定数“１”は、基本セル１０
１を介して供給する必要がある。入力データや制御信号
として定数“１”または定数“０”を必要とする基本セ
ルは、隣接する基本セルを配線目的のための基本セルと
して使用することになる。したがって、プログラマブル
論理回路において基本セルやグローバル配線が効率的に
使用できない結果、無駄を生じさせ、セル配置の自由度
を減少させる一因となっていた。

【００４７】さらに、図２５に示すように基本セル１３
１をＸＯＲゲートとして活用するためには、隣接基本セ
ルのデータからデータＸ，Ｙと、Ｙの反転信号ＹＢとを
用意しなければならない。このため、信号Ｙの反転信号
ＹＢを作成するために基本セル１３２を使用しなければ
ならなかった。したがって、プログラマブル論理回路に
おいて、反転回路を必要とするだけのために余分な基本
セルを使用しなければならず、所定の回路を実現するた
めに多くの基本セル数が必要となっていた。

【００４８】

【課題を解決するための手段】この発明に従うと、接続
情報に応じて相互の接続関係が決定される複数の基本セ
ルを備えるプログラマブル論理回路であって、各基本セ
ルは、複数の入力ノードに与えられた信号に応じて論理
演算を行ない複数の出力ノードに演算結果を出力する論
理ブロックと、各基本セルの外部領域と信号を授受する
ための配線群と、配線群と複数の入力ノードおよび複数
の出力ノードとの接続関係を、接続情報に応じて決定す
るスイッチングモジュールとを含み、スイッチングモジ
ュールは、配線群と複数の入力ノードとの接続関係を接
続情報に応じて決定する第１のスイッチングマトリック
スと、配線群と複数の出力ノードとの接続関係および配
線群相互の接続関係を接続情報に応じて決定する第２の
スイッチングマトリックスと、接続情報に応じて複数の
出力ノードの少なくとも１つを第２のスイッチングマト
リックスから分離する選択回路とを有する。

【００４９】好ましくは、スイッチングモジュールは、
接続情報に応じて、異なる２つの論理値にそれぞれ対応
する第１、第２の電源線のいずれかを選択して第１のス
イッチングマトリックスに接続するセレクタをさらに有
する。

【００５０】この発明の他の局面に従うと、接続情報に
応じて相互の接続関係が決定される複数の基本セルを備
えるプログラマブル論理回路であって、各基本セルは、
第１〜第３の入力ノードに与えられた信号に応じて論理
演算を行ない出力ノードに演算結果を出力する論理ブロ
ックを含み、論理ブロックは、第１の入力ノードに入力
が接続される第１のインバータと、第１のインバータの
出力信号と第２の入力ノードに与えられる信号のいずれ
か一方を第３の入力ノードに与えられる信号に応じて選
択する選択回路とを有し、各基本セルは、各基本セルの
外部領域と信号を授受するための配線群と、配線群と論
理ブロックとの接続関係を、接続情報に応じて決定する
スイッチングモジュールとをさらに含む。

【００５１】好ましくは、選択回路は、第１の出力ノー
ドに選択した信号を出力し、論理ブロックは、選択回路
の出力を反転し、第２の出力ノードに出力する第２のイ
ンバータをさらに有する。

【００５２】好ましくは、選択回路は、第４の入力ノー
ドと出力ノードとの間に接続され、第５の入力ノードに
与えられる信号に応じて導通状態となる第１のトランス
ファゲートと、第６の入力ノードと出力ノードとの間に
接続され、第１のトランスファゲートと相補的に導通状
態となる第２のトランスファゲートとを有する。

【００５３】この発明のさらに他の局面に従うと、プロ
グラマブル論理回路を備える半導体装置であって、プロ
グラマブル論理回路は、接続情報に応じて相互の接続関
係が決定される複数の基本セルを含み、各基本セルは、
複数の入力ノードに与えられた信号に応じて論理演算を
行ない複数の出力ノードに演算結果を出力する論理ブロ
ックと、各基本セルの外部領域と信号を授受するための
配線群と、配線群と複数の入力ノードおよび複数の出力
ノードとの接続関係を、接続情報に応じて決定するスイ
ッチングモジュールとを含み、スイッチングモジュール
は、配線群と複数の入力ノードとの接続関係を接続情報
に応じて決定する第１のスイッチングマトリックスと、
配線群と複数の出力ノードとの接続関係および配線群相
互の接続関係を接続情報に応じて決定する第２のスイッ
チングマトリックスと、接続情報に応じて複数の出力ノ
ードの少なくとも１つを第２のスイッチングマトリック
スから分離する選択回路とを有する。

【００５４】この発明のさらに他の局面に従うと、プロ
グラマブル論理回路を備える半導体装置であって、プロ
グラマブル論理回路は、接続情報に応じて相互の接続関
係が決定される複数の基本セルを含み、各基本セルは、
第１〜第３の入力ノードに与えられた信号に応じて論理
演算を行ない出力ノードに演算結果を出力する論理ブロ
ックを含み、論理ブロックは、第１の入力ノードに入力
が接続される第１のインバータと、第１のインバータの
出力信号と第２の入力ノードに与えられる信号のいずれ
か一方を第３の入力ノードに与えられる信号に応じて選
択する選択回路とを有し、各基本セルは、各基本セルの
外部領域と信号を授受するための配線群と、配線群と論
理ブロックとの接続関係を、接続情報に応じて決定する
スイッチングモジュールとをさらに含む。

【００５５】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。

【００５６】図１は、本発明におけるプログラマブル論
理回路の基本ユニットである基本セル１０の構造を示す
概念図である。基本セル１０は、図１６に示したような
セルアレイ型プログラマブル論理回路の構成において、
１つの半導体基板上に２次元配列状に配置される基本セ
ル７０として用いられるものである。

【００５７】図１を参照して、基本セル１０は、３ビッ
ト入力２ビット出力の論理演算を行なう論理ブロック１
２と、隣接間配線Ｎ，Ｅ，Ｓ，Ｗおよびグローバル配線
ＧＶ，ＧＨを論理ブロック１２に接続するスイッチング
モジュール１１と、スイッチングモジュール１１の接続
を制御するコントローラ１３とを含む。

【００５８】スイッチングモジュール１１において、ど
のような接続が行なわれるかはプログラム可能であり、
図示しないコンフィギュレーションメモリに格納された
コンフィギュレーションデータに基づいて決定される。
コントローラ１３がスイッチングモジュール１１に、コ
ンフィギュレーションデータに応じた接続情報を供給す
る。

【００５９】図２は、図１に示したスイッチングモジュ
ールの内部構成を示す図である。図２を参照して、スイ
ッチングモジュール１１は、第１のスイッチングマトリ
ックス２１と、第２のスイッチングマトリックス２２
と、論理ブロック１２からの２つの出力信号Ｏｕｔ１，
Ｏｕｔ２のいずれか１つを内部配線Ｌ１、Ｌ２を介して
第２のスイッチングマトリックス２２に供給する選択回
路２３と、定数“０”と定数“１”のいずれか一方を第
１のスイッチングマトリックス２１に与えるためのセレ
クタ２４とを含む。セレクタ２４は、コントローラ１３
からの接続情報に応じて、定数“１”に対応する電源線
と定数“０”に対応する接地線のいずれか一つを出力ノ
ードに接続する。電源線、接地線は、基本セル１０の他
の回路に電源電位、接地電位を与えるために基本セル１
０に接続されている。したがって、隣接配線やクローバ
ル配線を使用しないでも、定数を論理ブロック１２に与
えることができる。

【００６０】第１のスイッチングマトリックス２１は、
３行７列のマトリックス状に配置され、外部配線Ｎ，
Ｅ，Ｓ，Ｗ，ＧＨ，ＧＶおよび定数“０”または定数
“１”を伝達する信号線からなる信号線群と論理ブロッ
クに入力データを伝達する入出力配線群とを接続するた
めのスイッチ回路を含む。各配線間の接続は任意に行な
うことができ、コントローラ１３が第１のスイッチング
マトリックス２１とセレクタとへ接続情報を供給する。

【００６１】第２のスイッチングマトリックス２２は、
配線Ｎ，Ｅ，Ｓ，Ｗ，ＧＨ，ＧＶからなる配線群と内部
配線Ｌ１、Ｌ２との間の接続を行なうスイッチングマト
リックスとして働く。このような構成により、第２のス
イッチングマトリックス２２は、２行６列のマトリック
ス状に配置されるスイッチ回路を含む。

【００６２】スイッチングモジュール１１は、第１のス
イッチングマトリックス２１と、第２のスイッチングマ
トリックス２２は、双方とも、縦方向の配線群とそれら
に交差する横方向の配線群とを含む。各配線の交差部分
には、交差する配線をコントローラの接続情報に応じて
接続するスイッチ回路を含む。

【００６３】図３は、スイッチングマトリックス２１，
２２のスイッチ回路の第１例を示した回路図である。

【００６４】図３を参照して、スイッチ回路２７は、コ
ントローラ１３からの命令線Ｍ２に入力が接続されるイ
ンバータＩＮＶ１と、命令線Ｍ２によって与えられる接
続信号およびインバータＩＮＶの出力信号に応じて縦方
向の配線ＬＹと横方向の配線ＬＸとを接続するトランス
ファーゲートＴＧ１とを含む。

【００６５】図４は、スイッチングマトリックス２１，
２２のスイッチ回路の第２例を示した回路図である。

【００６６】図４を参照して、スイッチ回路２８は、コ
ントローラ１３からの命令線Ｍ２によって与えられる接
続信号によって制御され、縦方向の配線ＬＹと横方向の
配線ＬＸとの間の信号の相互の伝達を行なうトライステ
ートバッファＴＢ１，ＴＢ２とを含む。

【００６７】スイッチ回路の例は、図３、図４に限定さ
れるものではなく、配線間の接続や信号伝達を選択的に
行なうものであればよい。

【００６８】以上説明したように、スイッチングモジュ
ール１１においては、スイッチ回路によって配線群と論
理ブロックとの接続状態が決定される。すなわち、隣接
間配線Ｎ，Ｅ，Ｓ，Ｗとグローバル配線ＧＨ，ＧＶとこ
れらに交差する論理ブロック１２の入出力配線の交差部
分にマトリクス状に配置されるスイッチ回路がスイッチ
ングマトリックスとして働く。各配線間の接続は任意で
あり、コントローラ１３がスイッチングモジュール１１
に接続情報を供給する。

【００６９】図５は、図２における選択回路２３の構成
を示した回路図である。図５を参照して、選択回路２３
は、コントローラ１３から命令線Ｍ１を介して与えられ
る接続信号に応じて論理ブロック１２が出力する出力信
号Ｏｕｔ１，Ｏｕｔ２のいずれかを選択して第２のスイ
ッチングマトリックス２２へ供給する。

【００７０】選択回路２３は、命令Ｍ１を介して信号を
受けて反転するインバータＩＮＶ２と、出力信号Ｏｕｔ
１と内部配線Ｌ１との間に接続されるトランスファゲー
トＴＧ２と、出力信号Ｏｕｔ２が与えられる配線と内部
配線Ｌ２との間に接続されるトランスファゲートＴＧ３
とを含む。

【００７１】トランスファゲートＴＧ２，ＴＧ３の各々
は、並列接続されたＮチャネルＭＯＳトランジスタおよ
びＰチャネルＭＯＳトランジスタを含み、ＮチャネルＭ
ＯＳトランジスタおよびＰチャネルＭＯＳトランジスタ
のゲートには相補な信号が命令線Ｍ１およびインバータ
ＩＮＶ２の出力によって与えられる。

【００７２】命令線Ｍ１が“１”に設定されると、トラ
ンスファゲートＴＧ２は導通状態となり、トランスファ
ゲートＴＧ３は非導通状態となる。一方、命令線Ｍ１が
“０”に設定されると、トランスファゲートＴＧ３は導
通状態となり、トランスファゲートＴＧ２は非導通状態
となる。

【００７３】再び図２を参照して、たとえば、出力信号
Ｏｕｔ１が選択回路２３によって第２のスイッチングマ
トリックス２２へ供給される場合には、出力信号Ｏｕｔ
２は内部配線Ｌ２には伝達されない。したがって、スイ
ッチングマトリックス２２が含んでいる内部配線Ｌ２に
接続される配線は隣接基本セルとの配線やグローバル配
線などの配線間を直接結線するために用いることができ
る。

【００７４】第２のスイッチングマトリックス２２内部
における各配線間の接続と、選択回路２３の接続とは任
意に行なうことができ、コントローラ１３が第２のスイ
ッチングマトリックス２２および選択回路２３へ接続情
報を供給する。

【００７５】図６は、本発明におけるプログラマブル論
理回路を用いて、ある回路を構成した場合の配置例を示
した図である。

【００７６】図６を参照して、基本セル３０内の論理ブ
ロック４０は、グローバル配線４３，４４が入力に接続
されている。本発明の基本セルを用いれば、基本セル３
０は、定数“１”または定数“０”を基本セル自身で供
給することができるので、隣接基本セル間の配線などを
介して他の基本セルから定数値を供給してもらう必要は
ない。

【００７７】論理ブロック４０の演算出力は、配線４５
を介して基本セル３５へ供給されている。ここで、同時
に基本セル３２内の論理ブロック４１の出力を基本セル
３３内の論理ブロック４２の入力に伝達する必要がある
場合について述べる。まず、基本セル３２内の論理ブロ
ック４１の出力は配線４６を介して基本セル３０に供給
される。

【００７８】次に、基本セル３０は、隣接基本セルとの
配線やグローバル配線などの配線同士を直接結線するこ
とができるので、配線４６のデータ信号を配線４７へ伝
達することができる。

【００７９】さらに、配線４７を介して基本セル３３へ
データが供給され、基本セル３３内の論理ブロック４２
の入力にデータが伝達される。したがって、図１９で示
したような配線のために必要な基本セル１０４，１０６
やグローバル配線１１８を用いなくても回路を実現する
ことができるので、基本セルやグローバル配線をその分
有効に活用して論理回路を構築することができる。そし
て配線に対する自由度をさらに増加させることができ
る。

【００８０】図７は、図６における基本セル３０と周囲
の配線との接続を説明するための図である。

【００８１】図７を参照して、論理ブロック４０は、グ
ローバル配線ＧＨ，ＧＶが入力に接続される。また、基
本セル３０は、定数“１”または定数“０”を図１のコ
ントローラ１３からのデータをもとに基本セル内部で発
生する。

【００８２】図８は、基本セル３０におけるスイッチン
グモジュール１１の配線状況を説明するための図であ
る。

【００８３】図８を参照して、セレクタ２４は接続情報
に応じ、電源電位ＶＤＤを出力する。スイッチングマト
リックス２１は、セレクタ２４の出力を論理ブロックの
入力Ｉｎ２に接続し、グローバル配線ＧＨ，ＧＶをそれ
ぞれ論理ブロックの入力Ｉｎ１，Ｉｎ３に接続する。

【００８４】また、選択回路２３は、論理ブロック４０
からの出力信号Ｏｕｔ１を内部配線Ｌ１に伝達し、か
つ、論理ブロック４０からの出力信号Ｏｕｔ２を内部配
線Ｌ２と分離する。スイッチングマトリックス２２は、
内部配線Ｌ１を配線Ｓと接続し、同時に、内部配線Ｌ２
側を用いて配線Ｅと配線Ｗとを結線する。

【００８５】図９は、図１における論理ブロック１２の
内部構造を示す図である。図９を参照して、論理ブロッ
ク１２は、入力信号Ｉｎ２を受けて反転するインバータ
５１と、入力Ｉｎ１，Ｉｎ２，Ｉｎ３にそれぞれ入力
Ａ，Ｂ，Ｃが接続されるセレクタ５２と、セレクタ５２
の出力を受けて反転するインバータ５３とを含む。セレ
クタ５２の出力は出力信号Ｏｕｔ１となり、インバータ
５３の出力は出力信号Ｏｕｔ２となる。

【００８６】図１０は、図９におけるセレクタ５２の一
構成例を示した回路図である。図１０を参照して、セレ
クタ５２は、入力ノードＡに与えられる信号を受けて反
転するインバータＩＮＶ３と、入力ノードＢと出力ノー
ドＯとの間に接続されるトランスファゲートＴＧ４と、
入力ノードＣと出力ノードＯとの間に接続されるトラン
スファゲートＴＧ５とを含む。

【００８７】トランスファゲートＴＧ４，ＴＧ５の各々
は、並列接続されたＮチャネルＭＯＳトランジスタおよ
びＰチャネルＭＯＳトランジスタを含み、ＮチャネルＭ
ＯＳトランジスタおよびＰチャネルＭＯＳトランジスタ
のゲートには相補な信号が入力ノードＡおよびインバー
タＩＮＶ３の出力から与えられる。

【００８８】入力ノードＡが“１”に設定されると、ト
ランスファゲートＴＧ４は導通状態となり、トランスフ
ァゲートＴＧ５は非導通状態となる。一方、入力ノード
Ａが“０”に設定されると、トランスファゲートＴＧ５
は導通状態となり、トランスファゲートＴＧ４は非導通
状態となる。

【００８９】選択回路をこのような構成とすることによ
り論理ブロック１２は少量のトランジスタで構成されて
いる。

【００９０】図１１は、論理ブロック１２の動作を説明
するための図である。図９、１１を参照して、論理ブロ
ック１２は、３入力２出力の論理回路であり、入力Ｉｎ
１に“１”が入力されるときには入力Ｉｎ２に与えられ
る信号“Ｘ”に対して出力Ｏｕｔ１として“ｎｏｔ
Ｘ”を出力する。また、論理ブロック１２は、このとき
出力Ｏｕｔ２として信号“Ｘ”を出力する。

【００９１】入力Ｉｎ３に“１”が与えられると、論理
ブロック１２は、入力Ｉｎ１に与えられる信号“Ｘ”と
入力Ｉｎ２に与えられる信号“Ｙ”に応じて出力Ｏｕｔ
１として“Ｘ ｎａｎｄ Ｙ”を出力し、出力Ｏｕｔ２
として“Ｘ ａｎｄ Ｙ”を出力する。

【００９２】入力Ｉｎ２に“０”が与えられると、論理
ブロック１２は、入力Ｉｎ１に与えられる信号“Ｘ”，
入力Ｉｎ３に与えられる信号“Ｙ”に応じて出力Ｏｕｔ
１として“Ｘ ｏｒ Ｙ”を出力し、出力Ｏｕｔ２とし
て“Ｘ ｎｏｒ Ｙ”を出力する。

【００９３】入力Ｉｎ１に信号“Ｘ”が与えられて入力
Ｉｎ２，Ｉｎ３にともに信号“Ｙ”が与えられると、論
理ブロック１２は、出力Ｏｕｔ１として“Ｘ ｘｏｒ
Ｙ”が出力される。

【００９４】次に本発明におけるプログラマブル論理回
路を用いて全加算器の和（Ｓｕｍ）を構成する場合につ
いて例を示して説明する。

【００９５】図１２は、全加算器の和を出力する回路を
示した回路図である。図１２を参照して、信号Ｘ，Ｙを
受けるＸＯＲ回路５５と、ＸＯＲ回路５５の出力とキャ
リー入力信号Ｃｉｎとを受けるＸＯＲ回路５６とが設け
られる。ＸＯＲ回路５６の出力が全加算器の和であるＳ
ｕｍとなる。

【００９６】図１３は、本発明のプログラマブル論理回
路を用いて図１２に示した回路を実現した接続例を示し
た図である。

【００９７】図１３を参照して、基本セル６０には信号
Ｘ，Ｙが入力される。論理ブロック６１内のインバータ
６２によって信号Ｙの反転ができるために、基本セル６
０のみでＸＯＲ（エクスクルッシブオア）ゲートを構成
することができる。同様に、基本セル６５のみで１つの
ＸＯＲゲートが構成できる。図２４で示した従来回路の
場合と比較しても明らかなように、本発明の実施例で
は、少ない基本セル数でＸＯＲゲートが２段接続された
全加算器の和（Ｓｕｍ）を出力する回路の構成が可能と
なる。

【００９８】図１４は、図１３に示した基本セル６０に
おけるスイッチングモジュール１１の配線状況を示す図
である。

【００９９】図１４を参照して、スイッチングマトリッ
クス２１は、配線Ｎを論理ブロック１２の入力Ｉｎ１へ
接続する。また、スイッチングマトリックス２１は、配
線Ｅを論理ブロック１２の入力Ｉｎ２およびＩｎ３へ接
続する。演算結果である出力Ｏｕｔは、選択回路２３に
よって選択され、内部配線Ｌ１に伝達される。そして、
内部配線Ｌ１が接続される配線と配線Ｗとがスイッチン
グマトリックス２２によって接続される。

【０１００】図１５は、図１４においてさらにグローバ
ル配線の接続にスイッチングマトリックスを使用した場
合を示した図である。

【０１０１】図１５を参照して、出力信号Ｏｕｔ２は選
択回路２３によって内部配線Ｌ２と分離されているの
で、内部配線Ｌ２が接続されるスイッチングマトリック
ス２２内の配線は配線相互を接続するために用いること
ができる。したがって、グローバル配線ＧＨとグローバ
ル配線ＧＶとを接続するために内部配線Ｌ２が接続され
る部分を用いることが可能である。

【０１０２】以上説明したように、本発明によれば隣接
基本セル間の配線やグローバル配線間などの結線が可能
となるので、セル配置の自由度が向上される。

【０１０３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１０４】

【発明の効果】以上、説明したように、本発明のプログ
ラマブル論理回路によれば、選択回路が第２のスイッチ
ングマトリックスに対して論理ブロックから出力される
複数の出力信号のうちいずれか１つを選択的に与える。
第２のスイッチングマトリックス内において隣接基本セ
ル同士の接続やグローバル配線と配線との接続を直接行
なうことができる。したがって、１つの基本セルの内部
で論理演算を行ないながら、隣接セル間やグローバル配
線と配線間を直接結線可能である。

【０１０５】また、本発明のプログラマブル論理回路に
よれば、各基本セルのスイッチングモジュールは、定数
“０”を示す接地線と定数“１”を示す電源線のうちい
ずれか１つをコントローラの制御によって論理ブロック
の入力へ接続することができる。したがって、定数を供
給するために余分な基本セルを必要としないため、セル
配置の自由度を向上することができる。

【０１０６】また、本発明におけるプログラマブル論理
回路は、各基本セルの論理ブロックへ入力される１つの
入力信号が、インバータにより反転した信号である。し
たがって、ＸＯＲゲートを構成する際に反転回路を別途
必要としないので少ないセル数でＸＯＲゲートを構成す
ることができ、セルの使用率の向上が期待できる。

【図面の簡単な説明】

【図１】 本発明におけるプログラマブル論理回路の基
本ユニットである基本セル１０の構造を示す概念図であ
る。

【図２】 図１に示したスイッチングモジュールの内部
構成を示す図である。

【図３】 スイッチングマトリックス２１，２２のスイ
ッチ回路の第１例を示した回路図である。

【図４】 スイッチングマトリックス２１，２２のスイ
ッチ回路の第２例を示した回路図である。

【図５】 図２における選択回路２３の構成を示した回
路図である。

【図６】 本発明におけるプログラマブル論理回路を用
いて、ある回路を構成した場合の配置例を示した図であ
る。

【図７】 図６における基本セル３０と周囲の配線との
接続を説明するための図である。

【図８】 基本セル３０におけるスイッチングモジュー
ル１１の配線状況を説明するための図である。

【図９】 図１における論理ブロック１２の内部構造を
示す図である。

【図１０】 図９におけるセレクタ５２の一構成例を示
した回路図である。

【図１１】 論理ブロック１２の動作を説明するための
図である。

【図１２】 全加算器の和を出力する回路を示した回路
図である。

【図１３】 本発明のプログラマブル論理回路を用いて
図１２に示した回路を実現した接続例を示した図であ
る。

【図１４】 図１３に示した基本セル６０におけるスイ
ッチングモジュール１１の配線状況を示す図である。

【図１５】 図１４においてさらにグローバル配線の接
続にスイッチングマトリックスを使用した場合を示した
図である。

【図１６】 従来のセルアレイ型プログラマブル論理回
路の構成を示す配置図である。

【図１７】 図１６に示した基本セル７０の内部構造の
一例を示す基本セル９０のブロック図である。

【図１８】 スイッチングモジュール９１の構成を説明
するための図である。

【図１９】 従来のプログラマブル論理回路を用いて、
回路を構成した場合の一例を示す図である。

【図２０】 図１９における基本セル１００の接続例を
示す図である。

【図２１】 図２０の接続を実現するためのスイッチン
グモジュール９１の配線状況を示した図である。

【図２２】 特開平７−２０２６８０号公報に記載され
た論理回路を図２０に示した論理ブロック１１０に対応
づけた図である。

【図２３】 図２２に示した論理ブロック１１０の入出
力信号の組合せを示した図である。

【図２４】 全加算器の和を出力する回路を示した回路
図である。

【図２５】 図２４に示した回路を従来の論理ブロック
１１０を用いて構成した例を示した図である。

【図２６】 図２５における基本セル１３１におけるス
イッチングモジュール９１の配線状況を示した図であ
る。

【図２７】 図２５における基本セル１３２が含むスイ
ッチングモジュール９１の配線状況を示した図である。

【符号の説明】 １０，３０〜３６，６０，６５，７０〜７４ 基本セ
ル、１１ スイッチングモジュール、１２ 論理ブロッ
ク、１３ コントローラ、２１，２２ スイッチングマ
トリックス、２３ 選択回路、２４ セレクタ、２７，
２８ スイッチ回路、ＩＮＶ１〜ＩＮＶ３，６２ イン
バータ、ＴＧ１〜ＴＧ５ トランスファゲート、４０〜
４２，６１，６６ 論理ブロック、４５〜４７，８１〜
８４，ＬＸ，ＬＹ，Ｎ，Ｅ，Ｓ，Ｗ 配線、５２ セレ
クタ、５５，５６ ＸＯＲ回路、４３，４４，８５，８
６，ＧＨ，ＧＶ グローバル配線、Ｌ１，Ｌ２ 内部配
線、Ｍ１，Ｍ２ 命令線、ＳＷ１〜ＳＷ４ スイッチ、
ＴＢ１，ＴＢ２ トライステートバッファ。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 接続情報に応じて相互の接続関係が決定
   される複数の基本セルを備えるプログラマブル論理回路
   であって、 各前記基本セルは、 複数の入力ノードに与えられた信号に応じて論理演算を
   行ない複数の出力ノードに演算結果を出力する論理ブロ
   ックと、 各前記基本セルの外部領域と信号を授受するための配線
   群と、 前記配線群と前記複数の入力ノードおよび前記複数の出
   力ノードとの接続関係を、前記接続情報に応じて決定す
   るスイッチングモジュールとを含み、 前記スイッチングモジュールは、 前記配線群と前記複数の入力ノードとの接続関係を前記
   接続情報に応じて決定する第１のスイッチングマトリッ
   クスと、 前記配線群と前記複数の出力ノードとの接続関係および
   前記配線群相互の接続関係を前記接続情報に応じて決定
   する第２のスイッチングマトリックスと、 前記接続情報に応じて前記複数の出力ノードの少なくと
   も１つを前記第２のスイッチングマトリックスから分離
   する選択回路とを有する、プログラマブル論理回路。
2. 【請求項２】 前記スイッチングモジュールは、 前記接続情報に応じて、異なる２つの論理値にそれぞれ
   対応する第１、第２の電源線のいずれかを選択して前記
   第１のスイッチングマトリックスに接続するセレクタを
   さらに有する、請求項１に記載のプログラマブル論理回
   路。
3. 【請求項３】 接続情報に応じて相互の接続関係が決定
   される複数の基本セルを備えるプログラマブル論理回路
   であって、 各前記基本セルは、 第１〜第３の入力ノードに与えられた信号に応じて論理
   演算を行ない出力ノードに演算結果を出力する論理ブロ
   ックを含み、 前記論理ブロックは、 第１の入力ノードに入力が接続される第１のインバータ
   と、 前記第１のインバータの出力信号と前記第２の入力ノー
   ドに与えられる信号のいずれか一方を前記第３の入力ノ
   ードに与えられる信号に応じて選択する選択回路とを有
   し、 各前記基本セルは、 各前記基本セルの外部領域と信号を授受するための配線
   群と、 前記配線群と前記論理ブロックとの接続関係を、前記接
   続情報に応じて決定するスイッチングモジュールとをさ
   らに含む、プログラマブル論理回路。
4. 【請求項４】 前記選択回路は、第１の出力ノードに選
   択した信号を出力し、 前記論理ブロックは、 前記選択回路の出力を反転し、第２の出力ノードに出力
   する第２のインバータをさらに有する、請求項３に記載
   のプログラマブル論理回路。
5. 【請求項５】 前記選択回路は、 第４の入力ノードと出力ノードとの間に接続され、第５
   の入力ノードに与えられる信号に応じて導通状態となる
   第１のトランスファゲートと、 第６の入力ノードと前記出力ノードとの間に接続され、
   前記第１のトランスファゲートと相補的に導通状態とな
   る第２のトランスファゲートとを有する、請求項３に記
   載のプログラマブル論理回路。
6. 【請求項６】 プログラマブル論理回路を備える半導体
   装置であって、 前記プログラマブル論理回路は、 接続情報に応じて相互の接続関係が決定される複数の基
   本セルを含み、 各前記基本セルは、 複数の入力ノードに与えられた信号に応じて論理演算を
   行ない複数の出力ノードに演算結果を出力する論理ブロ
   ックと、 各前記基本セルの外部領域と信号を授受するための配線
   群と、 前記配線群と前記複数の入力ノードおよび前記複数の出
   力ノードとの接続関係を、前記接続情報に応じて決定す
   るスイッチングモジュールとを含み、 前記スイッチングモジュールは、 前記配線群と前記複数の入力ノードとの接続関係を前記
   接続情報に応じて決定する第１のスイッチングマトリッ
   クスと、 前記配線群と前記複数の出力ノードとの接続関係および
   前記配線群相互の接続関係を前記接続情報に応じて決定
   する第２のスイッチングマトリックスと、 前記接続情報に応じて前記複数の出力ノードの少なくと
   も１つを前記第２のスイッチングマトリックスから分離
   する選択回路とを有する、半導体装置。
7. 【請求項７】 プログラマブル論理回路を備える半導体
   装置であって、 前記プログラマブル論理回路は、 接続情報に応じて相互の接続関係が決定される複数の基
   本セルを含み、 各前記基本セルは、 第１〜第３の入力ノードに与えられた信号に応じて論理
   演算を行ない出力ノードに演算結果を出力する論理ブロ
   ックを含み、 前記論理ブロックは、 第１の入力ノードに入力が接続される第１のインバータ
   と、 前記第１のインバータの出力信号と前記第２の入力ノー
   ドに与えられる信号のいずれか一方を前記第３の入力ノ
   ードに与えられる信号に応じて選択する選択回路とを有
   し、 各前記基本セルは、 各前記基本セルの外部領域と信号を授受するための配線
   群と、 前記配線群と前記論理ブロックとの接続関係を、前記接
   続情報に応じて決定するスイッチングモジュールとをさ
   らに含む、半導体装置。