JPH0379126A - 構成可能論理素子 - Google Patents

構成可能論理素子

Info

Publication number
JPH0379126A
JPH0379126A JP2106315A JP10631590A JPH0379126A JP H0379126 A JPH0379126 A JP H0379126A JP 2106315 A JP2106315 A JP 2106315A JP 10631590 A JP10631590 A JP 10631590A JP H0379126 A JPH0379126 A JP H0379126A
Authority
JP
Japan
Prior art keywords
output
signal
signals
coupled
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2106315A
Other languages
English (en)
Inventor
Om P Agrawal
オム・プラカッシュ・アグラワル
Michael J Wright
マイケル・ジェイムズ・ライト
Ju Shen
ユ・シェン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JPH0379126A publication Critical patent/JPH0379126A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1737—Controllable logic circuits using multiplexers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17724—Structural details of logic blocks
    • H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17724—Structural details of logic blocks
    • H03K19/17732—Macroblocks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources
    • H03K19/17744—Structural details of routing resources for input/output signals

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 この発明は一般的にはプログラム可能論理装置に関し、
かつより特定的には、論理ブロックのアレイと入力／出
力ブロックとからなり、相互接続構造を伴うプログラム
可能ゲートアレイに関し、それらの各々はオンチップメ
モリ内にストアされた構成プログラムによって構成可能
である。
関連技術の説明 プログラム可能ゲートアレイは高性能、ユーザプログラ
ム可能装置であり、ユーザのシステム設計に応じて作ら
れる３つの型の構成可能素子を含む。その３つの素子は
（１）構成可能論理ブロック（ＣＬ　Ｂ）のアレイと、
（２）周囲の周辺の入力／出力ブロック（ＩＯＢ）とを
有し、それらはすべて（３）融通性のあるプログラム可
能相互接続ネットワークによってリンクされる。
ユーザによって所望とされるシステム設計は、その装置
においてプログラム可能ＲＡＭセルを構成することによ
って実現される。これらのＲＡＭセルはＣＬＢ、ＩＯＢ
および相互接続によって行なわれる論理的機能性を制御
する。その構成はＰＧＡ設計ソフトウェアツールを用い
て実現される。
プログラム可能ゲートアレイがカリフォルニア、サン・
ジョゼ（ＳＡＮ　Ｊｏｓｅ、　Ｃａ１ｉｆｏｒｎｉａ）
のクシリンクス（Ｘｉｌｉｎｘ）によって初めて商業的
に導入されたということが一般的に受入れられている。
クシリンクスは論理セルアレイのＸＣ２０００シリーズ
を初めに導入し、かつ集積回路プログラム可能ゲートア
レイの第２世代ＸＣ３０００フアミリをより最近導入し
た。関連のプログラム可能論理装置技術と同様に、２０
００シリーズの説明は、クシリンクスによって刊行され
た「プログラム可能ゲートアレイ設計ハンドブック（Ｔ
［ＩＥ　ＰＲＯＧＲＡＭＭＡＢＬＥ　ＧＡＴＥ　ＡＲＲ
ＡＹ　ＤＥＳＩＧＨＨＡＮＤＢＯＯＫ　）　Ｊ初版の１
−１ないし１−３１頁に見い出される。ＸＣ３０００フ
アミリのためのアーキテクチャは、クシリンクスによっ
て刊行されたｒｘｃａｏｏｏ論理セルフＬ／イファミリ
　（ＸＣ３０ＧＯＬＯＧＩＣＣＥＬＬ　ＡＲＲＡＹ　Ｆ
ＡＭＩＬＹ）　Ｊという題の技術データハンドブックの
１−３１頁において提示される。これらのクシリンクス
の刊行物の各々は先行技術の説明を提供するものとして
この出願において引用により援用される。
プログラム可能ゲートアレイにおける先行技術は、米国
特許第４，６４２，４８７号、第４，７０６．２１６号
、第４，７１３，５５７号および第４，７５８，９８５
号によってさらに例証され、それらの各々はクシリンク
ス・インコーホレーテッドに譲渡されている。プログラ
ム可能ゲートアレイアーキテクチャおよびそれの実現化
例の詳細な説明を述べるものとしてこれらの米国特許が
引用により援用される。
上記で述べられたように、プログラム可能ゲートアレイ
は、構成可能相互接続、構成可能入力／出力ブロックの
リング、および構成可能論理ブロックのアレイからなる
。プログラム可能ゲートアレイのための融通性およびデ
ータ処理能力を与えるのはこれらの３つの主要な特徴物
の組合わせである。しかしながら、先行技術のプログラ
ム可能ゲートアレイは、相互接続構造、入力／出力ブロ
ック構造、および構成可能論理ブロック構造の各々にお
いて成る制限を被る。
構成可能相互接続構造は、チップ上の資源の利用を最適
化する、プログラム可能ゲートアレイ上のネットワーク
を形成する能力を与えなければならない。先行技術の相
互接続システムは、論理ネットワーク内の構成可能ブロ
ックに対する接続を相対的に小さな領域内に強制する傾
向があった。
たとえば、先行のシステムは近接の（ａｄｊａｃｅｎｔ
）構成可能論理ブロック間のみに直接接続を与える。
構成可能論理ブロック上の入力および出力は左から右へ
または他の態様では非対称的レイアウトで配置され、そ
れはチップを横切る成る方向での信号の流れを強制する
。これは、多数の入力または出力を必要とする応用に対
して、相互接続構造上の密集を引き起こす。また、これ
は、これらの非対称的に設計された論理セルアレイのう
ちの１つを含む印刷回路基板レイアウトが論理セルアレ
イの一方側上に入力を、かつ他方上に出力を準備するこ
とを強制する。
加えて、先行技術の相互接続構造は、実現され得る複数
ソースネットワークの数を制限される。
先行技術のプログラム可能ゲートアレイにおける入力／
出力ブロックは、装置に対して意図される様々な応用の
ために必要とされる融通性を与えるために、相対的に複
雑なマクロセルである。しかしながら、これらの複雑な
マクロセルは入力／出力ブロックの多くの構成内で用い
られない資源を含む。さらに、その複雑さのためにブロ
ックは相対的に遅く、論理セル間の多くのバッファ、マ
ルチプレクサおよびレジスタおよび入力／出力パッドを
介する通過を必要とする。さらに、入力／出力ブロック
は、多（の入力および出力を含む応用のための装置にお
いて周辺論理ブロック上の密集を引き起こす。
構成可能論理ブロックそれ自体もまた装置の融通性に影
響を与える制限を被る。先行技術の論理ブロックは相対
的に小さな組の入力変数に関して動作された。こうして
、広いゲート機能（ｆ＋＋ｎｃｔｉｏｎ）　、たとえば
１６ビツト命令をデコードすること、または広い多重化
機能が、多くの構成可能ブロックをカスケードにするこ
とを必要とした。こうして、大変簡単な機能がアレイ内
で多くの数の構成可能論理ブロックを用い得た。さらに
、ブロックをカスケードにするとき、論理ブロック間の
直接相互接続の数の制限に起因して、信号の多くはプロ
グラム可能−船釣接続を横切って伝送されなければなら
ない。これは、用いられるプログラム可能相互接続点の
数のために遅延を引き起こす。
さらに、速い動作を必要とするクリティカルな経路のた
めに、ブロックをカスケードにすることは非実務的にな
る。
先行技術の構成可能論理ブロックにおいて、典型的には
４つの入力信号が論理機能のために用いられる。５変数
（マａｒｉａｂｌｅ）ゲート機能を得るために、構成可
能論理ブロックは入力機構の共用を用いた。入力のこの
共用は、先行技術においてこれらの５変数機能のための
論理的融通性を大きく制限する。
ユーザの融通性を達成するためにブロックに対して必要
とされる相対的に複雑な構造のために、先行技術の構成
可能論理ブロックはまた速度の不利益をも被った。簡単
な機能のために用いられているブロックのために、必要
とされる複雑な構造のために論理は相対的に遅い速度で
伝播されるであろう。
先行技術の装置によって与えられるよりも大きな融通性
および論理的能力を準備するプログラム可能ゲートアレ
イを提供することが望ましい。
発明の要約 この発明は相互接続構造を有する構成可能論理アレイの
ためのアーキテクチャを提供し、それは、装置上の構成
可能論理ブロックおよび入力／出力ブロックのより大き
な利用を可能とするネットワークを作ることの融通性を
改良する。
したがって、この発明は改良された構成可能論理アレイ
であり、それはユーザ規定データ処理機能を特定するプ
ログラムデータをストアする構成メモリを含む。加えて
、複数個の構成可能論理ブロックが０列およびＲ行から
なるアレイに配置される。各構成可能論理ブロックは構
成メモリに結合されかつ、それぞれの入力での入力信号
に応答して、および構成記憶装置内のプログラムデータ
に応答して、それぞれの出力において出力信号を発生す
るための複数個の入力および出力を有する。
複数１の構成可能入力／出力ブロックが含まれ、各々が
・入力／出力パッドおよび構成記憶装置に結合され、か
つ少なくとも１つの入力および少なくとも１つの出力を
有する。構成可能入力／出力ブロックはプログラムデー
タに応答してそれぞれのパッドおよびそれぞれの入力お
よび出力の間に構成可能インタフェースを与える。構成
可能相互接続は構成可能論理ブロック、構成可能入力／
出力ブロックへかつ構成記憶装置へ結合され、構成記憶
装置内のプログラムデータに応答して、構成可能論理ブ
ロックの入力および出力ならびに構成可能入力／出力ブ
ロックを接続して論理ネットワークにする。
この発明の１つの局面に従うと、構成可能相互接続は構
成可能論理ブロックの入力および出力に関して対称的に
配置される。こうして、ＣＬＢの入力が４つの側から抽
出され得て、かつ出力がそれぞれのＣＬＢの４つの側に
駆動され得て、対称的な相互接続構造になる。
相互接続はＣＬＢの行に沿う複数個の水平バスおよびＣ
ＬＢの列に沿う複数個の垂直バスを含む。
水平および垂直バスの交点は装置を横切ってネットワー
クを経路づけするように構成可能である。
相互接続の別の局面は水平および垂直バスの交点での複
数個のスイッチングマトリックスを含み、各々は１組の
水平接続および１組の垂直接続を有し、構成記憶装置内
のプログラムデータに応答して水平または垂直接続のう
ちのそれぞれのものを相互接続する。水平バス、内の複
数個の水平導電性セグメントがスイッチングマトリック
スの水平接続間で接続される。構成可能論理ブロックお
よび入力／出力ブロックのそれぞれの入力および出力に
結合される複数個のプログラム可能相互接続点がプログ
ラムデータに応答してそれぞれの水平セグメントに対す
る接続可能性を与える。同様に、垂直バス内の複数個の
垂直導電性セグメントが近接のスイッチングマトリック
スの垂直接続間で接続される。プログラム可能相互接続
点が構成可能論理ブロックおよび入力／出力ブロックの
それぞれの入力および出力をプログラムデータに応答し
てそれぞれの垂直セグメントと相互接続する。この発明
の１つの局面に従えば、垂直および水平セグメントが、
垂直または水平バス“ｉ”内のスイッチングマトリック
スからバス“ｉ＋２”内のスイッチマトリックスへ延在
することを特徴とし、それゆえ各セグメントは論理ブロ
ックの２９の列または行にかかる。
相互接続におけるバスは、全体のチップを横切って延在
する複数個の水平および垂直の長い導電性線をさらに特
徴とする。各長い線は複数個のプログラム可能相互接続
点に接続され、構成可能論理セルのそれぞれの入力また
は出力を構成メモリ内のプログラムデータに応答してそ
れぞれの長い線と相互接続する。長い線は、３状態バッ
ファによってそれぞれの長い線に与えられる構成可能論
理ブロックの出力を結合するプログラム可能相互接続点
を有することを特徴とする。
別の局面において、相互接続構造内のバスは拘束されな
い（ｕｎｃｏｍｍｉｔｔｅｄ）水平および垂直の長い線
を特徴とする。各拘束されない長い線は第１の複数個の
プログラム可能相互接続点に接続され、プログラムデー
タに応答して構成可能論理ブロックまたは入力／出力ブ
ロックのそれぞれの出力をそれぞれの長い線と相互接続
し、かつ第２の複数個のプログラム可能相互接続点に接
続され、それぞの拘束されない長い線をスイッチングマ
トリックスに結合される水平または垂直セグメントと相
互接続する。
相互接続構造は、別の構成可能論理ブロックまたは入力
／出力ブロックの入力に構成可能論理ブロックまたは入
力／出力ブロックの出力を相互接続する複数個の直接接
続をさらに含む。直接接続は、近接の入力／出力ブロッ
クまたは構成可能論理ブロックの間に接続される少なく
とも第１のサブセットと、構成可能論理ブロックまたは
入力／出力ブロックの出力および次の近接の構成可能論
理ブロックまたは入力／出力ブロックの間に接続される
第２のサブセットを含むことを特徴とする。
この発明の１つの局面において、各ＣＬＢは８つの近隣
のＣＬＢに直接接続される。
複数個の構成可能入力／出力ブロックは、構成可能論理
ブロックの各行または列と相関の入力／出力ブロックの
グループを特徴とする。各グループ内に、少なくとも１
つの複合（ｃｏｍｐｌｅｘ）入力／出力ブロックが含ま
れかつ少なくとも１つの単純（ｓｉｍｐｌｅ）入力／出
力ブロックが含まれる。複合入力／出力ブロックは多く
の応用のために必要とされる融通性のある機能性を与え
、一方単純入力／出カブロックは構成可能アレイ内への
またはそこからの速いアクセス経路を与える。
さらに、すべての入力／出力論理ブロックはパッドおよ
び内部相互接続への３状態可能出力バッファを特徴とし
、それらはプログラムデータおよび／または構成可能論
理アレイ内で発生される制御信号に応答して制御される
。
また、構成可能論理ブロックの出力は、組合わせ論理の
出力信号のそれぞれのものおよび３状態制御信号を受取
る複数個の３状態バッファを含む。
３状態出力バッファは、３状態制御信号に応答して、論
理ブロックからの出力としてそれぞれの出力信号を供給
するかまたは高インピーダンス状態を与える。３状態制
御信号は構成記憶装置内のプログラムデータおよび構成
可能論理ブロックへの入力に応答して発生される。
この発明の別の局面は、スイッチングマトリックスを介
して通じる水平および垂直セングメントに結合されたバ
イパス経路を有する構成可能再電力付与バッフｙ　（ｃ
ｏｎｆｉｇｕｒａｂｌｅ　ｒｅｐｏｖｅｒｉｎｇ　ｂｕ
ｆｆｅｔｓ）である。また、相互接続を介して供給がな
されて、信号源からアレイ内のすべてのＣＬＢへ制御信
号が与えられる。
この発明に従えば、構成可能論理ブロックは先行技術を
越える多数の改良を特徴とする特定的には、構成可能論
理ブロックは狭いゲートおよび広いゲート機能の混合を
準備し、それは広いゲート機能に対してのみ速度の不利
益を被る。また、構成可能論理ブロックは対称的であり
、各ブロックの４つの側止で入力を受入れかつ４つの側
止で出力を供給する。出力構造それ自体が、構成可能相
互接続に接続される出力を３状態にするための、および
他の構成可能論理ブロックへの信号を直接駆動するため
の能力を与える。
構成可能論理ブロックのすべての４つの側止の入力構造
が構成プログラムに応答して独立して構成可能である。
同様に、各構成可能論理ブロック内の４つの出力マクロ
セルは独立して構成可能である。
アレイ上の資源のより大きな利用を特徴とする特徴とし
て、出力マクロセルの各々内のレジスタは構成可能論理
ブロック内の組合わせ論理に関して独立的にアクセス可
能である。これは、これらのレジスタが組合わせ論理に
関して独立的であるネットワーク内において用いられる
ことを可能とする。
１つの局面に従えば、プログラムデータに応答して、Ｊ
入力信号を受取りかつサブセットに信号を選択する入力
多重化ツリーを有するとして構成可能論理ブロックが特
徴づけられ得て、そこにおいてＫはＪよりも少ないかま
たは等しい。組合わせ論理が構成メモリおよび入力多重
化ツリーに結合され、Ｋ信号およびプログラムデータに
応答して複数個のし論理信号を発生する。４つの独立出
力マクロセルが含まれ、それらの各々は複数個のし論理
信号から出力信号を選択する。
出力マクロセルの各々は構成可能相互接続への選択され
た出力信号を駆動するための３状態可能出力バッファを
含む。また、各出力マクロセルは、３状態可能出力バッ
ファから独立して選択された信号を駆動するための、他
の構成可能論理ブロックへの直接接続上へ信号を駆動す
るための、第２の出力バッファを含む。
入力多重化ツリーは、Ｋ信号のそのいずれの１つでもが
構成可能論理ブロックの４つの側のいずれからでも供給
され得ることを特徴とする。
組合わせ論理は、８つの８ビツトアレイにグループ分け
される６４ビツトからなるプログラムデータ内の第１の
ルックアップテーブルで実現される。８ビツトアレイが
対にされ、それゆえ入力多重化ツリーによって供給され
るに信号のサブセットからの３つの独立して供給される
信号が、８ビツトアレイの４つの対の各々をアドレスす
るために用いられる。各対の２９の出力はクロスマルチ
プレクサに結合され、それはプログラムデータに応答し
て構成可能であり、対の２９の８ビツトアレイによって
供給される２９の出力を直接通過させるか、またはサブ
セットに信号からの第４の独立して供給される信号に応
答して一次出力として２９の出力のうちの１つを選択す
る。クロスマルチプレクサの出力は２９のマルチプレク
サからなる第３の多重化レベルを介して供給され、各々
かに信号のサブセットのうちのそれぞれのものによって
独立して制御可能である。多重化の第３のレベルの出力
がそれから多重化の第４のレベルに供給され、それはに
信号のサブセットのうちの１っによって制御され、６つ
の入力に応答して６４ビツトアレイの完全なルックアッ
プ機能（ｆｕｎｃｔｉｏｎ）である出力を供給する。
組合わせ論理は、１６−１マルチプレクサに結合される
プログラムデータ内の特殊１６ビツトアレイをさらに含
む。１６−１マルチプレクサへの制御入力は上記で参照
される４つのクロスマルチプレクサのパススルー出力で
ある。これらの入力の各々は４つの独立変数の関数（ａ
　ｆｕｎｃｔｉｏｎ）である。１６−１マルチプレクサ
の出力は特殊出力を供給し、それは１６独立変数の制限
されたルックアップ関数を提供する。特殊出力は第５レ
ベルマルチプレクサ内で第４レベルマルチプレクサの出
力と結合され、それはに信号のサブセットの入力信号に
応答して、またはプログラムデータによって制御される
。
別の局面に従えば、構成可能論理ブロックはプリロード
能力を特徴とする。構成可能論理アレイのプログラミン
グの間に、構成可能論理ブロックの出力マクロセル内の
記憶素子の各々が、あたかもそれが構成メモリ内の位置
であるかのようにデータを受取るように能動化される。
この発明に従えば、構成可能入力／出力アーキテクチャ
は先行技術を越える多数の改良を特徴とする特定的には
、アーキテクチャはアレイ内の構成可能論理ブロックの
各行および列と相関の入力／出力ブロックのグループを
準備する。グループの各々は、複数個の複合入力／出力
ブロックを有することをさらに特徴とし、それらは構成
可能論理アレイおよび外側装置の間のインタフェースを
実現するための融通性のある構造をもたらし、かつもし
特定の応用によって要求されれば、装置の外側から構成
可能論理アレイへの早い経路を提供する少なくとも１つ
の単純入力／出力ブロックを含む。
さらに、単純および複合入力／出力ブロックの両方が、
信号を構成可能相互接続構造上に駆動するための少なく
とも１つの３状態可能出力バッファ、および装置内の構
成可能論理ブロックへの直接接続を駆動するための第２
のバッファを有することを特徴とする。
複合入力／出力ブロックは入力記憶素子および出力記憶
素子を含む。直接接続は１つの複合入力／出力セルの入
力記憶素子から装置の周囲の周辺の次の近接の複合入力
／出力に与えられる。複合入力／出力セルの出力記憶素
子は類似して接続される。こうして、複合入力／出力ブ
ロック内の記憶素子が構成可能データ経路にリンクされ
得て、そこにおいてそれらはシフトレジスタまたは他の
類似の回路として動作され得る。
複合入力／出力ブロック内の記憶素子は同期機能、ロー
カル読み戻し機能、および埋込レジスタ機能を提供する
ようにさらに構成される。　この発明に従えば、入力／
出力ブロックは、プログラム可能相互接続構造内の長い
線からの制御信号発生をさらに特徴とする。これは、動
的態様で構成可能入力／出力ブロックの動作および構成
を制御するための構成可能論理アレイ内のネットワーク
の使用を可能とする。また、長い線はアレイの周囲の周
辺に完全に信号を伝播させるように構成され、それゆえ
入力／出力ブロックのすべてを制御するために共通の信
号が用いられ得る。
この発明に従えば、提供される構成可能論理アレイは先
行技術において利用可能なそれらを越えてプログラム可
能ゲートアレイの融通性および性能を大きく改良する。
これは部分的には、装置を横切る長い拡がり（ｔｅａｃ
ｈ）を有するネットワークを支持する相互接続構造、複
数ソースネットワーク、および構成可能論理ブロックへ
の対称的接続によって達成される。
さらに、独特の構成可能論理ブロックアーキテクチャが
、アレイ内の資源の効率的使用、広いゲート機能、速度
不利益を伴わない狭いゲート機能およびアレイ内の対称
的ネットワークの実現化を支持する。
最後に、独特の入力／出力アーキテクチャが入力／出力
構造内の資源の効率的な利用を支持し、単純入力／出力
ブロックを介する速い信号の伝播とアレイ内への複合入
力／出力ブロックを介する高機能信号伝播とを可能とし
、かつ入力／出力構造のための制御信号の源における融
通性を改良した。
この発明のさらなる局面および利点は、図面の簡単な説
明および特許請求の範囲の再検討で見い出されるであろ
う。
詳細な説明 図面を参照してこの発明の好ましい実施例の詳細な説明
が与えられる。
第１に、第１図ないし第３図を参照して、構成可能ゲー
トアレイの基本的レイアウトおよびプログラミング構造
が説明される。次に、相互接続構造の詳細な説明が第４
図ないし第２４図を参照して述べられる。プログラム可
能ゲートアレイ内で用いられる構成可能論理ブロックの
実現化例が第２５図ないし第４４図を参照して説明され
る。プログラム可能ゲートアレイ内で用いられる構成可
能論理ブロックの実現化例が第４５図ないし第４９図を
参照して説明される。
構成可能論理ブロックおよび入力／出力セルの説明の後
に、入力／出力ブロックおよび構成可能論理ブロックの
間の直接接続が第５０図ないし第５５図を参照して説明
される。構成可能論理ブロックおよび入力／出力セルの
、相互接続構造の残りに対する接続の説明が第５６図な
いし第７０図を参照してこれに続く。
■、　　レイアウトおよびプログラミング構造第１図は
この発明に従うプログラム可能ゲートアレイのレイアウ
トを示す。この出願におけるプログラム可能ゲートアレ
イを説明するために用いられる表記法もまた第１図にお
いて与えられる。
これに従うと、第１図に示されるプログラム可能ゲート
アレイは、図の上方左側角に示される太い線での四角形
の記号によって示される構成可能論理ブロックのアレイ
からなる。アレイ内の各構成可能論理ブロックは行およ
び列の番号で明示され、それらはすなわち、アレイの上
方左側角において、構成可能論理ブロックはＲＩＣＩ、
ＲＩＣ２と明示され、かつそれはアレイの下方右側角ま
で続き、そこにおいて構成可能論理ブロックはＲ８Ｃ８
と明示される。
アレイの周囲の周辺には外部ピンへの接続のための１１
０のパッドがある。パッド２ないし１３．１６ないし２
７．２９ないし４０．４３ないし５４．５７ないし６８
．７１ないし８２．８５ないし９６および９９ないし１
１０は、図面の上方左側角に示される記号によって表わ
される構成可能入力／出力ブロックへ結合される。パッ
ド１．１４．１５．２８，４１．４２．５５，５６，６
９゜７０．８３．８４．７９および９８は、構成可能入
力／出力ブロック以外の機能のために用いられ、それら
はたとえば電力、接地、大域クロックおよびリセット信
号入力、およびプログラミングモード制御信号である。
これらの種々雑多なパッドの接続は先行技術のプログラ
ム可能ゲートアレイにおいてなされたそれに類似であり
、かつここでさらには説明されない。
相互接続構造は、９つの交差する垂直バスＶＢＵＳＩな
いしＶＢＵＳ９とＨＢＵＳｌないしＨＢＵＳ９と明示さ
れた９つの水平バスからなる。垂直バス１および垂直バ
ス９の、水平バス２ないし８との交点はセグメントボッ
クスを有することを特徴とし、それらは下記に説明され
るようにそれぞれの水平バスと垂直バスとの間のプログ
ラム可能相互接続を提供する。同様に、水平バス１およ
び水平バス９の、垂直バス２ないし８との交点もまたセ
グメントボックスを特徴とし、それらは水平および垂直
バスの間のプログラム可能相互接続を提供する。
垂直バス２ないし８と水平バス２ないし８との交点はそ
れぞれの水平および垂直バスの間の相互接続のために設
けられるスイッチングマトリックスを特徴とする。セグ
メントボックスおよびスイッチングマトリックスの配置
は、図面の下方左側角に示される記号を用いて第１図に
概略的に示される。スイッチングマトリックスおよびセ
グメントボックスの詳細な構造は下記に説明される。
この発明に従うプログラム可能ゲートアレイは、構成メ
モリ内に特定されるユーザのシステム設計に応じて作ら
れる３つの型の構成可能素子を含む。
３つの構成可能素子は構成可能論理ブロック（ＣＬＢ）
のアレイ、周囲のまわりの構成可能入力／出力ブロック
（ＩＯＢ）、およびプログラム可能相互接続ネットワー
クである。
ユーザのシステム設計は構成メモリとして周知のプログ
ラム可能ＲＡＭセルを構成することによってプログラム
可能ゲートアレイにおいて実現される。これらのＲＡＭ
セルはＣＬＢ、ＩＯＢおよび相互接続によって行なわれ
る論理機能性を制御する。構成メモリのローディングは
当該技術において周知である１組の設計ソフトウェアツ
ールを用いて実現される。
構成可能ＩＯＢの周囲は内部論理アレイおよび装置パッ
ケージピンの間のプログラム可能インタフェースを与え
る。ＣＬＢのアレイはユーザ特定論理機能を行なう。相
互接続は特定ＣＬＢまたはＩＯＢの間の直接接続、およ
びブロック間で論理信号を搬送するネットワークを形成
するようにプログラムされた一般的接続（！　ｇｅｎｅ
ｒａｌ　ｃｏｎｎｅｃｔ）からなる。
ＣＬＨによって行なわれる論理機能は構成メモリ内のプ
ログラムされたルックアップテーブルによって決められ
る。機能的オプションはプログラム制御マルチプレクサ
によって行なわれる。ブロック間の相互接続ネットワー
クはプログラム可能相互接続点（Ｐ　Ｉ　Ｆ）によって
結合される金属セグメントからなる。
論理機能、機能的オプション、および相互接続ネットワ
ークはプログラムデータによって活性化され、それは構
成メモリセルの内部分布アレイ内にロードされる。構成
ピットストリームがパワーアップで装置内にロードされ
、かつコマンドでリロードされ得る。
第２図はプログラムデータによって見られるプログラム
可能ゲートアレイの概略図である。プログラム可能ゲー
トアレイは構成メモリ２００と呼ばれる複数個の分布さ
れたメモリセルを含む。線２０１上のプログラムデータ
が線２０３上のクロック信号に応答してシフトレジスタ
２０２内にロードされる。検出論理２０４が２０１上の
データからプリアンプルを読出すことによってシフトレ
ジスタが一杯であるときを決める。シフトレジスタが一
杯であるとき、検出論理２０４はフレームポインタ論理
２０６に線２０５を介して信号を送り、それは線２０７
を横切ってフレームポインタ信号を発生する。制御論理
２０８は線２０９上の装置へのモード入力に応答して、
構成メモリ２００のローディングの間にフレームポイン
タをかつ線２１０を横切って検出論理２０４を制御する
。
構成メモリ２００は複数個のフレームＦ１ないしＦＮに
組織される。プログラムデータがシフトレジスタ内にロ
ードされると、フレームポインタＦ１が活性化されて第
１のフレームを構成メモリ内にロードする。シフトレジ
スタにデータの第２のフレームがロードされるとき、Ｆ
２に対するフレームポインタが活性化され、第２のフレ
ームＦ２をロードし、かつそれは全体の構成メモリがロ
ードされてしまうまで続く。制御論理２０８は線２１０
上にプログラム済信号（ａ　ｐｒｏｇｒａｍ　ｄｏｎｅ
ｓｉｇｎａｌ）を発生する。
構成メモリ内で用いられるスタティックメモリセルが第
３図に示される。それは高い信頼性とノイズ免疫性のた
めに特別に設計されている。基本セル３００はパストラ
ンジスタ３０２に結合されるデータ入力線３０１を含む
。パストランジスタ３０２のゲートは線３０３上の読出
または書込制御信号に結合される。パストランジスタ３
０２の出力は線３０４に結合される。線３０４はインバ
ー４３０５の入力へかつインバータ３０６の出力へ結合
される。インバータ３０５の出力は線３０７に結合され
、それはインバータ３０６の入力に戻って結合される。
線３０４および３０７は構成制御のためのＱおよびＱ出
力を与える。こうして、基本セル３００は２９のＣＭＯ
Ｓインバータおよびパストランジスタからなる。パスト
ランジスタはセルデータを書込みおよび読出しするため
に用いられる。セルは構成の間のみに書込まれかつプロ
グラミングモードにおける読み戻しの間のみに読出され
る。通常の動作の間に、パストランジスタはオフ状態で
ありかつセルの安定性に影響しない。メモリセル出力Ｑ
およびＱは完全な接地およびＶＣＣレベルを用い、かつ
継続的直接制御を与える。
構成記憶装置はまた他の型の揮発性または不揮発性記憶
セルで実現され得る。たとえば、ＥＰＲＯＭ、Ｆ２　Ｐ
ＲＯＭ、プログラム可能抵抗性リンク、またはＦｅｒｒ
ｏ　　ＲＡＭなどの不揮発性メモリが用いられ得る。
装置メモリは、ＥＰＲＯＭなどのホストシステムまたは
外部メモリからビットの流れをダウンロードすることに
よって上記で説明されたように構成される。構成プロセ
スは先行技術のプログラム可能ゲートアレイにおいて用
いられたそれらと同じであり、１つの例外は構成可能論
理ブロックを参照して下記に論じられる。
Ｉｌ、　　構成可能相互接続構造 相互接続構造の水平および垂直バスおよび水平および垂
直バスの相互接続が第４図ないし第２４図を参照して説
明される。
第４図は垂直バスのために用いられる表記法を示す。各
垂直バスは２５の線を有する。線１ないし４および１５
ないし１７は長い線であり、それらは全体のアレイを横
切って走る。線５ないし１４は双方向性一般的相互接続
セグメントからなり、それらは下記に説明されるように
スイッチングマトリックスおよびセグメントボックスを
介して結合される。線１８ないし２５はアレイの全体の
長さを走る拘束されない長い線である。
第５図は水平バスのために用いられる表記法を示す。各
水平バスは２３の線バスであり、そこにおいて線１ない
し４および１５は長い線であり、線５ないし１４は双方
向性一般的相互接続セグメントであり、かつ線１６ない
し３２は拘束されない長い線である。長い線、双方向性
一般的相互接続セグメントおよび拘束されない長い線の
間の区別は下記に詳細に述べられる。
装置を介するネットワークを構成するために、水平およ
び垂直バスが相互接続の手段を必要とする。これは水平
バスと垂直バスとの交点において起こる。交点での線の
間の相互接続はプログラム可能相互接続点、スイッチマ
トリックスおよびセグメントボックスを介してなされる
。
第６図は相互接続構造におけるスイッチングマトリック
スの配置を示す。
第１図を参照すると、スイッチマトリックスが垂直バス
２ないし８と水平バス２ないし８との交点に位置づけら
れることが理解される。第６図は構成可能論理ブロック
Ｒ３Ｃ５、Ｒ３Ｃ４、Ｒ４Ｃ５およびＲ４Ｃ４に近接の
（ａｄｊａｃｅｌ）水平バス４上のスイッチマトリック
スの配置を示す。スイッチマトリックスが双方向性一般
的相互接続構造の線５ないし１４上にのみ位置づけられ
ることが理解される。こうして、双方向性一般的相互接
続構造は長さにおいて２９の構成可能論理ブロックであ
るセグメントからなり、この場合垂直バス３上に位置づ
けられるスイッチマトリックス６００から、双方向性一
般的相互接続の垂直バス５上の線５ないし９内に位置づ
けられるスイッチマトリックス６０１へかかる。スイッ
チマトリックス６０２は線１０ないし１４のセグメント
に結合され、それらは垂直バス２から垂直バス４へおよ
び垂直バス４から垂直バス６へ延在する。垂直バス２お
よび６は第６図において示されない。
第６図および第１図において示されるスイッチマトリッ
クスの配置を用いて、双方向性一般的相互接続への接続
が、スイッチマトリックスを介して通過することなく、
アレイ上の２９の構成可能論理ブロックに等しい幅を横
切る信号の伝播を可能とすることが理解される。これは
スイッチマトリックスに起因するより少ない遅延を伴う
ネットワークを可能とする。
第７図および第８図は垂直バス２ないし８と水平バス２
ないし８との間の完全な交点を示し、そこにおいて円は
構成メモリ内のメモリセルによって制御される双方向性
プログラム可能相互接続点を示す。
第７図は奇数番号の垂直バスと奇数番号の水平水平バス
との、および偶数番号の垂直バスと偶数番号の水平バス
との交点のための構造である。第８図は垂直および水平
バスの間の偶数−奇数および奇数−偶数交点のための構
造である。
第７図において、水平線１が垂直線１と４とに接続可能
であることが理解される。水平線２は垂直線２および３
に接続可能である。水平線３は垂直線２および３に接続
可能である。水平線４は垂直線１および４に接続可能で
ある。
水平線５ないし９はスイッチマトリックスの左側７００
に結合される。スイッチマトリックスの右側７０１は線
５を与え、それは垂直線１４に接続可能である。スイッ
チマトリックスの右側７０１からの水平線６出力は垂直
線１３に接続可能である。スイッチマトリックスからの
水平線７はプログラム可能相互接続点（Ｐ　Ｉ　Ｆ）を
介して垂直線１２に結合される。スイッチマトリックス
の側７０１からの水平線８はＰＩＦを介して垂直線１１
に結合される。スイッチマトリックスの右側７０１から
の水平線９出力がＰＩＦを介して垂直線１０に結合され
る。
水平バスの双方向性一般的相互接続セグメント１０ない
し１４は、ＰＩＰを介して、示される構成内の垂直バス
線５ないし９および１０ないし１４内で双方向性一般的
相互接続セグメントに接続可能である。水平バス双方向
性セグメントの線１０ないし１３は示されるようにＰＩ
Ｆを介して奇数番号の拘束されない長い線１９．２１．
２３および２５に接続可能である。
水平の長い線１５はいかなる他の線にも接続可能ではな
く、交点を介して通過する。
水平バス内の奇数番号の拘束されない長い線１７．１９
．２１および２３はＰＩＰを介して示されるように垂直
双方向性相互接続セグメント１０ないし１３に接続可能
である。
奇数または偶数番号の垂直バスと奇数または偶数番号の
水平バスとの、それぞれの、相互接続が第８図に示され
る。第７図に示される交点のように、第８図の交点構造
における水平線はＰＩＦおよびスイッチマトリックスを
介して垂直線に接続可能である。
水平の長い線１は垂直線１および４に接続可能である。
水平の長い線２は垂直線２および３に接続可能である。
垂直の長い線３は垂直の長い線２および３に接続可能で
ある。水平の長い線４は垂直の長い線１および４に接続
可能である。
水平双方向性−船釣相互接続５ないし９は図面に示され
るように双方向性−船釣相互接続５ないし１４に、かつ
偶数番号の拘束されない長い線１８．２０．２２および
２４に接続可能である。双方向性−船釣相互接続１０な
いし１４は垂直双方向性−船釣相互接続５ないし９へ、
および垂直および水平バスの両方において線１０ないし
１４の近接のセグメントへスイッチングマトリックスを
介して接続可能である。水平バス上の偶数番号の拘束さ
れない長い線１６．１８．２０および２２は示されるよ
うに垂直双方向性セグメント６ないし９に接続可能であ
る。
第９図は水平バス１および９の、偶数番号の垂直バス２
ないし８および垂直バス１および９との交点を示す。第
１０図は水平バス１および９の、奇数番号の垂直バス３
ないし７との交点を示す。
こうして、水平の長い線１ないし４は示されるように垂
直の長い線１ないし４に接続可能である。
双方向性−船釣相互接続線５ないし９はセグメントボッ
クスを介して垂直相互接続５ないし９に接続可能である
。双方向性−船釣相互接続１０ないし１４は垂直双方向
性−船釣相互接続１０ないし１４に接続可能である。ま
た、双方向性−船釣相互接続１０ないし１３は奇数番号
の拘束されない長い線１９．２１．２３および２５に接
続可能である。
水平バス上の奇数番号の拘束されない長い線１７．１９
．２１および２３は示されるように双方向性−船釣相互
接続セグメント１０ないし１３に接続可能である。
第１０図に示される交点において、水平バス上の長い線
１ないし４はそれぞれ垂直線工ないし４に接続可能であ
る。双方向性−船釣相互接続セグメント５ないし９は垂
直セグメント５ないし９へかつ示されるように偶数番号
の拘束されない長い線１８．２０．２２および２４へ接
続可能である。
水平双方向性−船釣相互接続セグメント１０ないし１４
は水平および垂直方向の両方においてセグメントボック
スに接続される。水平バス上の偶数番号の拘束されない
長い線１６．１８．２０および２２は示されるように垂
直双方向性−船釣相互接続セグメント６ないし９に接続
可能である。
角の交点が第１１図ないし第１４図に示される。
第１１図は水平バス１の垂直バス１との交点を示す。示
されるように、水平バス内の線１ないし１４はそれぞれ
垂直バス内の線１ないし１４に接続可能である。垂直バ
ス上の偶数番号の拘束されない長い線１８．２０．２２
および２４は水平双方向性−船釣相互接続セグメント６
ないし９に接続可能である。水平バス上の偶数番号の拘
束されない長い線１６．１８．２０および２２は垂直線
６ないし９に接続可能である。
第１２図は水平バス１の垂直バス９との交点を示す。こ
の例において、水平線１は垂直線１および４に接続可能
である。水平線２は垂直線２および３に接続可能である
。水平線３ないし１４はそれぞれ垂直線３ないし１４に
接続可能である。垂直バス上の偶数番号の拘束されない
長い線１８．２０．２２および２４は水平線６ないし９
に接続可能である。水平バス上の偶数番号の拘束されな
い長い線１６．１８．２０および２２は垂直線６ないし
９に接続可能である。
第１３図は水平バス９と垂直バス１の交点を示す。水平
線１ないし１４はそれぞれ垂直線１ないし１４に接続可
能である。また、水平線３は垂直線２に接続可能であり
、かつ水平線４は垂直線１に接続可能である。水平線６
ないし９はまた垂直バス上の偶数番号の拘束されない長
い線１８．２０．２２および２４に接続可能である。水
平バス上の偶数番号の拘束されない長い線１６．１８．
２０および２２は垂直線６ないし９に接続可能である。
第４図は水平バス９の垂直バス９との交点を示す。水平
線１ないし１４はそれぞれ垂直線工ないし１４に接続可
能である。水平線６ないし９はまた垂直バス上の偶数番
号の拘束されない長い線１８．２０．２２および２４に
接続可能である。水平バス上の偶数番号の拘束されない
長い線１６、１８．２０および２２は垂直線６ないし９
に接続可能である。
第１４Ａ図は角の接続を示し、それらは、水平バス１お
よび垂直バス１、水平バス１および垂直バス９、水平バ
ス９および垂直バス９、ならびに水平バス９および垂直
バス１の交点において用いられ得る。それは、それがす
べての４つの角において用いられることができる単一の
レイアウトであるという利点を有し、一方では信号を長
い線１ないし４からチップの周囲の周辺に完全に経路づ
けする能力を達成する。理解されるように、水平線１な
いし１４はそれぞれ垂直線１ないし１４に接続可能であ
る。水平線１は垂直線４に接続可能であり、水平線２は
垂直線３に接続可能であり、水平線３は垂直線２に接続
可能であり、かつ水平線４は垂直線１に接続可能である
。また、水平線１４は垂直線５に接続可能であり、水平
線１３は垂直線６に接続可能であり、水平線１２は垂直
線７に接続可能であり、水平線１１は垂直線８に接続可
能であり、水平線１０は垂直線９に接続可能であり、水
平線９は垂直線１０に接続可能であり、水平線８は垂直
線１１に接続可能であり、水平線７は垂直線１２に接続
可能であり、水平線６は垂直線１３に接続可能であり、
かつ水平線５は垂直線１４に接続可能である。また水平
線６ないし９は垂直バス上の偶数番号の拘束されない長
い線１８．２０，２２および２４に接続可能である。水
平バス上の偶数番号の長い線１６．１８．２０．２２は
垂直線６ないし９に接続可能である。
水平および垂直バス上の線１５および垂直バス上の１６
および１７は上記で説明された交点のいずれにおいても
接続可能でない。むしろ、それらはローカルクロック／
クロック能動、大域クロック、および大域リセット信号
のために用いられるように設計されており、かつ第１５
図および第１６図に示される特殊接続構造を有する。第
１５図は垂直線１６および１７上の大域クロックおよび
大域リセット信号の接続を示す。大域クロック信号が入
力バッファ１５００から線１５０１に供給される。線１
５０１はすべての垂直バスにおいて線１６に直接接続さ
れる。類似して、大域リセット信号は大域リセットバッ
ファ１５０２において供給される。大域リセットバッフ
ァの出力は線１５０３上ですべての垂直バス上の線１７
に供給される。垂直バスの線１６および１７は、第１５
図において概略的に示される入力／出力ブロックへおよ
び構成可能論理ブロックの各々へ直接接続される。図面
を簡単にするために、構成可能論理ブロックへの直接接
続はアレイの上方左側角において数個のブロックに対し
てのみ示される。
第１５Ａ図は垂直バスの線１６および１７の、構成可能
論理ブロックへの接続を示す。垂直バスｎの線１６およ
び１７は列ｎ内の構成可能論理ブロックの大域クロック
ＧＫおよび大域リセットＧＲ入力に結合され、ｎ＝１な
いし８である。垂直バス９において、線１６および１７
は示されるように入力／出力ブロックにのみ接続される
。
第１５Ｂ図は入力／出力パッドからＩＯＢへのまたは大
域またはオルタネートパッファへの構成可能経路を示す
。パッド１５１０が線１５１１を横切ってバッファ１５
１２を介して線１５１３に接続されることが理解される
。線１５１３はパストランジスタ１５１４を介してＩＯ
Ｂ入力経路１５１５へまたはパストランジスタ１５１６
を介して線１５１７上をバッファ入力回路へ通過させら
れる。構成記憶装置内のメモリセル１５１８はどのパス
トランジスタ（１５１４または１５１６）が能動化され
るかを制御する。
第１５Ｃ図は大域クロックバッファへの入力回路を示す
。ｌ０Ｂ２および９の入力■は８−１マルチプレクサ１
５２１への入力として線１５１８および１５１９上に信
号を供給するように接続される。ｌ０ＢＩＩＯでのクロ
ック入力ピンがマルチプレクサ１５２１への入力として
第１５Ｂ図に示されるように線１５２０に接続される。
垂直バス１内の線１４および１５ならびに水平バス１内
の線１４および１５もまた構成可能マルチプレクサ１５
２１への入力として結合される。
行１、列１内の構成可能論理ブロック上の直接接続出力
Ｘ４はマルチプレクサ１５２１への入力と同様に直接接
続される。近接のＣＬＢからマルチプレクサ１５２１へ
の、線１５２４を横切る直接リンクは、チップ上での大
域クロックの発生のための加えられた融通性を提供する
。
構成記憶装置は線１５２１上で大域クロックバッファ１
５２３へのクロック信号を供給するようにマルチプレク
サ１５２１を制御する。
第１６図は垂直および水平バス内の線１５の接続を示す
。それは、入力／出力ブロックまたは構成可能論理ブロ
ックのためのローカルクロックの機能を行なうように、
またはクロック能動化信号として設計される。水平バス
内の線１５は、構成可能論理ブロックおよびオルタネー
トバッファからの出力を含む様々な源へ接続可能である
。水平バス内の線１５は水平オルタネートバッフ７１６
００へ接続可能であり、それは線１６０１上に信号を発
生する。バッファ１６０２などの双方向性バッファは各
水平バスと相関である。各双方向性バッファはそれぞれ
の水平バス内の線１５に線１６０１から接続される構成
可能３状態バッファを含む。また、それぞれの水平バス
上で線１５から接続される構成可能３状態バッファは線
１６０１へ出力を供給する。構成可能３状態バッファは
構成メモリ内でメモリセルによって各々制御される。
同様に、垂直オルタネートバッファ１６０３は線１６０
４上に信号を発生する。各垂直バッファ上の線１５は双
方向性バッファ、たとえばバッファ１６０５、に接続さ
れる。各双方向性バッファはそれぞれの垂直バス内で線
１６０４から線１５へ接続される第１の３状態バッファ
と、それぞれの垂直バス内で線１５から線１６０５に接
続される３状態バッファとを有する。３状態バッファの
各々は構成メモリ内の記憶セルから制御可能である。垂
直バス１および９内の線１５はチップの左側および右側
上の入力／出力ブロックにそれぞれ接続される。同様に
、水平バス１および９内の線１５は示されるようにチッ
プの上部および底部上の入力／出力ブロックに接続され
る。
第１６Ａ図は入力／出力ブロックの線１５への接続およ
び構成可能論理ブロックの線１５への接続を示す。各複
合ｌ０Ｂ１６０６はそれの近接の垂直または水平バス上
で線１５に直接接続されるに入力を有する。各単純ｌ０
Ｂ１６０７はＰＩＰを介して水平および垂直バスの線１
５へ入力信号を供給できる。
第１６Ａ図に示される各構成可能論理ブロックはに１、
Ｋ２、Ｋ３およびに４と明示された入力を有する。入力
に１はブロックの上方で水平バス内の線１５に接続され
る。入力に２はブロックの右へと垂直バス内の線１５へ
直接接続される。入力に３はブロックの下方の水平バス
内の線１５へ直接接続される。入力に４はブロックの左
へと垂直バスへ直接接続される。同様に、各構成可能論
理ブロックは出力Ｙ１、Ｙ２、Ｙ３およびＹ４を有する
。出力Ｙ１はＰＩ、Ｐを介してブロックの上方の水平バ
ス内の線１５へ接続可能である。出力Ｙ２はＰＩＦを介
してブロックの右へと垂直バス内の線１５へ接続可能で
ある。出力Ｙ３はＰＩＦを介してブロックの下方の水平
バス内の線１５へ接続可能である。出力Ｙ４はＰＩＦを
介してブロックの左へと垂直バス内の線１５へ接続可能
である。
垂直オルタネートバッファへ接続される線１６０４およ
び水平オルタネートバッファへ接続される線１６０１は
、装置ピンを含む多数の源から入力を受取り得て、かつ
ＰＩＦを介して相互接続する。線１６０１上の信号が水
平バスに近接のすべての構成可能論理ブロックおよび入
力／出力ブロックに供給され得るが、チップの左側およ
び右側上の入力／出力ブロックは例外゛である。同様に
、線１６０４上の信号がチップを横切って大域的に供給
され得るが、チップの頂部および底部上の入力／出力ブ
ロックへそれが直接接続され得ないという例外を伴う。
それゆえ、構成可能論理ブロックＲＩＣＩ内で信号が発
生され得て、線１６０４への双方向性バッファ１６０８
を介する垂直バス２の線１５に供給される。線１６０４
から、それはチップ上のどこへでも供給されることがで
きる。類似のネットが水平バスに沿って形成され得る。
この線１５の構造はいずれの構成可能論理ブロック内の
レジスタでもが５つの源のうちの１つからクロックを受
取ることを可能とする。源は垂直バス線１６上に与えら
れる大域クロックＧＫ、およびローカルクロックＫｌ、
Ｋ２、Ｋ３およびに４を含み、それらは４つの近接の相
互接続バス上の線１５に接続される。
同様に、複合入力／出力ブロック内のレジスタは２９の
源からのクロックを受取り得る。第１の源はそれのＧＫ
大入力の近接の垂直バス内の線１６であり、かつ入力／
出力ブロックの位置に依存して水平または垂直バスのい
ずれか上の線１５へＰＩＦを介して接続可能な構成可能
Ｉ１０ブロック上の入力Ｋからである。
水平または垂直バスのいずれか内の各線１５は４つの源
のうちの１つから得られる信号を搬送することができる
。４つの源は、オルタネートバッファ、近接の構成可能
論理ブロック、近接の入力／出力ブロックおよび異なる
バスの線１５へ信号を与えた構成可能論理ブロックであ
り、それは順に双方向性バッファを介してレベル１６０
１または１６０４へ接続されている。
もしオルタネートバッファがアレイへ信号を供給するた
めに用いられれば、そのバッファに接続する長い線が、
長い線へ高インピーダンス状態を与えるように双方向性
バッファがどこに構成されるかについて独立的であるか
、またはそれらが源としてオルタネートバッファを用い
得るかのいずれかであり得る。
第１６Ｂ図は垂直オルタネートバッファ１６０３への入
力構造を示す。垂直オルタネートバッファ１６０３への
入力は構成可能マルチプレクサ１６１１の出力において
線１６１０上で供給される。
また、線１６１０上の信号がｌ０Ｂ１６１２およびｌ０
Ｂ１６１３における出力信号としての供給のために接続
される。マルチプレクサ１６１１への入力は、第１６Ｄ
図および第１６Ｅ図に示される回路によって発生される
発振器信号Ｏ８Ｃを含む。また、ｌ０Ｂ１６１２からの
入力信号は線１６１４を横切るマルチプレクサ１６１１
への代替入力である。垂直クロック入力信号が、第１５
Ｂ図に示されるように構成されるｌ０Ｂ１６１６からマ
ルチプレクサ１６１１への入力として線１６１５上に供
給される。
垂直バス９の長い線５および１５ならびに水平バス９の
長い線５および１５もまたマルチプレクサ１６１１への
入力として接続される。マルチプレクサ１６１１への最
終入力は線１６１７を横切る行８、列８内の構成可能論
理ブロックの出力Ｘ２からの直接リンクである。
垂直オルタネートバッフ７１６０３はまた３状態制御の
ためのメモリセル１６１８を含む。
第１６Ｃ図は水平オルタネートバッフ７１６００に対す
る入力構造を示す。水平オルタネートバッファはメモリ
セル１６２０での信号に応答して３状態可能である。水
平オルタネートバッファ１６００への入力は構成可能マ
ルチプレクサ１６２２の出力において線１６２１上に供
給される。構成可能マルチプレクサ１６２２への入力は
、線１６２３上の水平クロック入力信号、およびそれぞ
れ入力／出力構造１６２６および１６２７からの線１６
２４および１６２５上の入力信号を含む。
垂直バス線５および１５ならびに水平バス線５および１
５は同様にマルチプレクサ１６２２への入力として接続
可能である。最終的に、行８、列１内の構成可能論理ブ
ロックからの直接リンク、出力Ｘ４がマルチプレクサ１
６２２への入力として線１６２８を横切って結合される
。
垂・直オルタネートバッフ７１６０３を駆動するマルチ
プレクサ１６１１への１つの入力としてのＯ８Ｃ信号を
供給するオンチップ発振器が第１６Ｄ図に示される。Ｏ
８Ｃ信号がマルチプレクサ１６３０の出力において供給
され、それはメモリセル１６３１によって制御される。
マルチプレクサ１６３０への入力は線１６３２上の信号
を含み、それは反転バッファ１６３３の出力に供給され
る。
反転バッファ１６３３への入力は線１６３４上の信号で
あり、それは発振器増幅器１６３５の出力において供給
される。・発振器増幅器１６３５への入力はｌ０Ｂ１６
３６において供給される。ＩＯＢ１６３７は線１６３４
に直接結合される。線１６３４は反転バッファ１６３８
を介して線１６３９上のクロック入力としてレジスタ１
６４０に供給される。レジスタ１６４０は、それのＱ出
力から反転バッファ１６４２を介してＤ入力としてレジ
スタ１６４０に結合される結合線によって２による除算
回路として接続される。レジスタ１６４０のＱ出力がマ
ルチプレクサ１６３０への第２の入力として線１６４３
上に供給される。
発振器に対する外部接続が第１６Ｅ図に示される。パッ
ド１６３７は線１が５０に結合され、かつパッド１６３
６は線１６５１に結合される。抵抗器Ｒ１が線１６５０
および１６５１の間に接続される。線１６５１はコンデ
ンサＣ１を介してＧＲＯＵＮＤへ、かつ水晶１６５２を
介して線１６５３に結合される。線１６５３はコンデン
サＣ２を介してＧＲＯＵＮＤへ、かつ抵抗器Ｒ２を介し
て線１６５０へ結合される。
発振器回路内の２による除算のオブシミンは信号の対称
を確実にするために設けられる。２：１マルチプレクサ
１６３０の出力がこの選択を与え、かつ装置構成の間に
セットされる。発振器／インバータが用いられないとき
、経路１６３７および１６３６は郷準１０Ｂとして振舞
うように第１５Ｂ図に示されるように構成可能である。
発振器回路は構成が完了する前に活性状態になりそれが
安定になることを可能にする。
プログラム可能相互接続点（Ｐ　Ｉ　Ｆ）の構造が第１
７図に示され、かつ代替の構造が第１８図に示される。
第１７図の構造は、長い線１７０２と交差する導電性セ
グメント、たとえば長い線１７００および１７０１に対
してＰＩＦがパストランジスタを用いて実現されること
を示す。こうして、パストランジスタ１７０３は線１７
０２および１７０１の間の相互接続を提供する。パスト
ランジスタ１７０４は線１７００および１７０２の間の
相互接続を準備する。構成記憶装置からのメモリセル１
７０５は線の間の双方向性経路を設けるようにパストラ
ンジスタ１０７３を制御する。同様に、メモリセル１７
０６は双方向性経路を設けるようにパストランジスタ１
７０４を制御する。これらの相互接続点は図面に示され
るような円形記号１７０７を用いてこの文書を通じて示
される。
こうして、第１７図の左側上の回路の記号的表示が第１
７図の右側上に示される。
第１７図のＰＩＦの実現化例は、大きな融通性を可能と
する線上の双方向性接続を提供するという点において有
利である。しかしながら、この構造はメモリ集中である
。それゆえ、第１８図に示される代替の実現化例が所与
の実現化例においてメモリを節約するために用いられ得
る。第１８図の実現化例は、ＰＩＰがマルチソースマル
チプレクサ１８００として実現化され得ることを示す。
マルチプレクサ１８００は３つの源、源１、源２および
源３を有し得て、かつ構成記憶装置内のメモリセル１８
０２に応答して行先線１８０１を選択する。マルチプレ
クサ実現化例を用いて、２９のメモリセルが３つまたは
４つの源の間からの選択を提供し得る。マルチプレクサ
１８００を用いる回路に対する均等の記号が１８０３で
示される。
マルチプレクサ実現化例は単向性相互接続であり、それ
が原線のいずれかの１つから行先線への接続を可能とす
るが逆は同じでないということが理解されるべきである
。さらに、ただ１つの原線が所与の動作に対して活性化
され得る。
第１９図はこの発明に従うスイッチマトリックスの実現
化例を示す。各スイッチマトリックスは、工ないし５と
明示された上部上の５つの接続、６ないし１０と明示さ
れた右側上の５つの接続、１１ないし１５と明示された
底部上の５つの接続および１６ないし２０と明示された
左側上の５つの接続を有する。
線１はＰＩＰＩ−２０を介して線２０に対して、Ｆ’Ｉ
ＰＩ−６を介して線６に対して、ＰＩＰＩ−１１を介し
て線１１に対して、かつＰＩＰＩ−１５を介して線１５
に対して接続可能である。
線２はＰＩＦ２−１９を介して線１９へ、ＰＩＦ２−７
で線７へ、ＰＩＦ２−１４で線１４へ、かつＰＩＦ２−
１５で線１５へ接続可能である。
線３はＰＩＦ３−１８を介して線１８へ、ＰＩＰ３−８
で線８へ、ＰＩＦ３−１３で線１３へかつＰＩＰＩ−１
４で線１４へ接続可能である。
線４はＰＩＦ４−１７を介して線１７へ、ＰＩＦ４−９
で線９へ、ＰＩＦ４−１２で線１２へ、かつＰＩＦ４−
１３で線１３へ接続可能である。
線５は５−１６を介して線１６へ、ＰＩＦ５−１０で線
１０へ、ＰＩＦ５−１１で線１１へ、かつＰＩＦ５−１
２で線１２へ接続可能である。
既に述べられた線１ないし５への双方向性接続以外に、
線６ないし１０の接続は以下のものを含む。
線６はＰ　Ｉ　Ｐ６−１５を介して線１５へ、ＰＩＦ６
−１６を介して線１６へ、かつＰ　Ｉ　Ｐ６−２０を介
して線２０へ接続可能である。
線７はＰＩＦ７−１４を介して線１４へ、かっＰＩＦ７
−１９を介して線１９へ、かっＰＩＦ７−２０を介して
線２０へ接続可能である。
線８はＰＩＦ８−１３を介して線１３へ、ＰＩＦ８−１
８で線１８へ、かつＰＩＦ８−１９で線（以下余白） １９へ接続可能である。
線９はＰＩＦ９−１２を介して線１２へ、かつＰＩＦ９
−１７で線１７へ、かつＰＩＦ９−１８で線１８へ接続
可能である。
線１０はＰＩＦＩＯ−１１を介して線１１へ、ＰＩＰｌ
ｏ−１６で線１６へ、かつＰＩＦＩＯ−１７で線１７へ
接続可能である。
まだ述べられていない他の双方向性接続は、ＰＩＦ２０
−１５を介する線１５への線２０の接続、ＰＩＦ１９−
１４を介する線１４への線１９の接続、ＰＩＦ１８−１
３を介する線１３への線１８の接続、ＰＩＦ１７−１２
を介する線１２への線１７の接続、およびＰＩＦ１６−
１１を介する線１１への線１６の接続を含む。
第２０図は再電力付与バッフｙ　（＋ｈｅ　ｒｅｐｏｗ
ｅｒｉｎｇ　ｂｕｆｆｅｒ）を示し、それは各スイッチ
ングマトリックスに対する水平セグメントおよび垂直セ
グメントとともに用いられる。再電力付与バッファはそ
れが多数のＰＩＦを介して通過した後に信号を再形成す
るために用いられる。各再電力付与バッファは経路づけ
されているネットに対して遅延を加える。こうして、短
いネットのために、設計者は再電力付与バッファを用い
ることを避けようとするであろう。
第２０図に示される再電力付与バッファは図面において
線Ｘで示される双方向性−船釣相互接続セグメントのう
ちの１つ上で接続され、そこにおいてＸは水平または垂
直バス内の線５ないし１４のうちの１つである。線Ｘは
点２０００において再電力付与バッファの左側に入る。
点２０００は第１の３状態バッファ２００１への入力と
して供給される。３状態バッファ２００１の出力は点２
００２に接続され、それは線Ｘに戻って再電力付与バッ
ファの出力で供給される。点２００２はまた３状態バッ
ファ２００３の入力に供給される。
３状態バッファ２００３の出力は右から左への方向での
信号の供給のために点２０００において接続される。パ
ストランジスタ２００４を介する第３の経路が点２００
０および２００２の間に供給される。第１のメモリセル
Ｍ１および第２のメモリセルＭ２が再電力付与バッファ
の動作を制御する。メモリセルＭ１の真の出力がＡＮＤ
ゲート２００５に与えられる。メモリセルＭ２の補の出
力がＡＮＤゲー）２００５への第２の入力として与えら
れる。ＡＮＤゲート２００５の出力はバッファ２００３
への３状態能動化入力である。同様に、メモリセルＭ１
の反転された出力はＡＮＤゲート２００６への第１の入
力おいて供給される。ＡＮＤゲート２００６への第２の
入力はメモリセル２００２の反転された出力である。Ａ
ＮＤゲート２００６の出力はバッファ２００１に対する
３状態制御信号である。メモリセルＭ２の真の出力がパ
ストランジスタ２００４を制御するために供給される。
こうして、第２０図に示される再電力付与バッファが線
Ｘに沿ういずれかの方向で伝播する信号の再電力付与の
ために供給することが理解される。
同様に、線Ｘが、信号がいずれの方向でも伝播し得る複
数ソースネットのために用いられるとき、パストランジ
スタ２００４は再電力付与バッファをバイパスすること
を可能とする。
所与のスイッチングマトリックスまたはセグメントボッ
クスのための再電力付与バッファの線の位置は特定の応
用の必要性に合うように決められるべきである。
再電力付与バッファは、４つまたはそれ以上のＰＩＦの
周囲を介して通過し、かつＣＬＢまたは１０Ｂを介して
進まない、いかなるネットワーク経路のために現在のＣ
ＭＯ８技術のために用いられるべきである。
第２１図は第１９図に示されるＰＩＰアレイを用いるス
イッチマトリックスのための相互接続オプションを示す
。その図面はスイッチマトリックスを介する接続工ない
し２０の各々の可能な相互接続を示すグラフ的表現であ
る。こうして、接続１の可能な相互接続は上方左側角に
示される。同様に、接続２０の可能な相互接続が下方右
側角に示される。
第２２図は垂直バス１および９上のセグメントボックス
のための相互接続アレイを示す。セグメントボックスは
代替のスイッチマトリックス設計であり、周辺バスのた
めに適合されていることが理解される。各セグメントボ
ックスは２０の入力接続を有し、図面に示されるように
各側止に５つがある。入力接続２０および６は直接接続
され、入力接続１９および７が接続され、入力１８およ
び８が接続され、入力１７および９が接続され、かつ入
力１６および１０が接続される。入力１および１５はＰ
ＩＰを介して入力２０および６を接続する線に接続可能
である。入力２および１４はそれぞれのＰＩＦを介して
入力９および７を接続する線に接続可能である。入力３
および１３はＰＩＰを介して入力１８および８を接続す
る線に接続可能である。入力４および１２はＰＩＰを介
して入力１７および９を接続する線に接続可能である。
最後に、入力５および１１はＰＩＰを介して入力１６お
よび１０を接続する線に接続可能である。
水平バス１および９上のセグメントボックスが第２３図
に示される。この実現化例において、入力１および１５
は直接接続され、入力２および１４が直接接続され、入
力３および１３が直接接続され、入力４および１２が直
接接続され、かつ入力５および１１が直接接続される。
入力２０および６はＰＩＰを介して入力１および１５を
接続する線に接続可能であり、入力１９および７は入力
２および１４を接続する線へＰＩＦを介して接続可能で
ある。入力１８および８はＰＩＰを介して入力３および
１３を接続する線に接続可能である。
入力１７および９はＰＩＰを介して入力４および１２を
接続する線に接続可能である。最後に入力１６および１
０はＰＩＰを介して入力５および１１を接続する線に接
続可能である。
第２４図は第２１図のスタイルで、各入力のためのセグ
メントボックスへの可能な相互接続をグラフ的に示す。
これらの可能な相互接続は垂直バス上のセグメントボッ
クスに対しておよび水平バス上のセグメントボックスに
対して等しく適合する。
これまで、構成可能論理ブロックおよび入力／出力ブロ
ックへの接続を強調することなしに、プログラム可能ゲ
ートアレイの基本的相互接続構造が説明された。したが
って、それらの接続を説明するために、構成可能論理ブ
ロックおよび入力／出力ブロックの詳細な説明が続く。
そのとき、入力／出力ブロックおよび構成可能論理ブロ
ックの相互接続構造への接続が述べられる。
Ｉ　Ｉ　１．　　構成可能論理ブロック構成可能論理ブ
ロックの詳細な実現化例が第２５図ないし第４４図を参
照して述べられる。概要ブロック図が第２５図において
提示される。
第２５図に示される構成可能論理ブロック２５００は組
合わせ機能および制御発生器２５０１を含み、それはバ
ス２５０２−１．２５０２−２．２５０２−３および２
５０２−４によって概略的に示される４つの側から入力
を受取る。組合わせ機能および制御発生器２５０１は４
つの独立して構成可能な出カポ−）２５０３−１．２５
０３−２．２５０３−３および２５０３−４と交信する
。
出力ポートがそれぞれのバス２５０４−１．２５０４−
２．２５０４−３および２５０４−４を介して組合わせ
機能および制御発生器２５０１へ、かつそこから信号を
受取りかつフィードバック信号を供給する。各出力ポー
トは、それぞれの出力バス２５０５−１．２５０５−２
．２５０５−３および２５０５−４によって図式的に示
されるように、複数個の出力信号を供給する。
第２５図のブロック図はハイレベルの構成可能論理ブロ
ック２５００の対称を示す。入力信号がブロックのすべ
ての４つの側から受取られ得て、同様に、出力信号がブ
ロックの４つの側のいずれにも供給され得る。さらに、
下記に示されるように、入力バス２５０２からの入力信
号がバス２５０５−１．２５０５−２．２５０５−３ま
たは２５０５−４を介して出力信号を発生するために用
いられ得る。類似の融通性が構成可能論理ブロック内の
他の入力バスのすべてから提供される。
構成可能論理ブロックへの入力および出力は第２６図に
おいて示される。また、入力および出力のための表記法
が与えられる。バスの上側に沿う入力信号はＡＩないし
Ｄｌ、ＥＭＩ、ＥＮＩ、ＦＭｌ、ＦＮＩ、Ｇ１、Ｈｌお
よびに１と明示されることが理解される。出力はｘｌお
よびＹｌと明示される。類似して、添字２がチップの右
側に与えられ、添字３がチップの底部に与えられ、かつ
添字４がチップの左側に与えられる。チップの左側上に
、大域リセットおよび大域クロック信号のための付加的
な入力ＧＲおよびＧＫが設けられる。
第２６図の凡例において示されるように、入力Ａ１ない
しＡ４およびＢ１ないしＢ４は長い線の入力である。入
力Ｃ１ないしＣ４およびＤｌないしＢ４は論理信号のた
めの双方向性一般的相互接続セグメントに結合された入
力である。
入力ＥＭＩないしＥＭ４、ＦＭＩないしＦＭ４、ＥＮＩ
ないしＥＮ４、およびＦＮＩないしＦＮ４は直接接続入
力である。入力Ｇ１ないしＧ４およびＨｌないしＨ４は
制御信号のための双方向性−般的相互接続セグメントへ
の入力である。
入力に１ないしに４はクロックおよびクロック能動化機
能のために用いられるバス線１５からの長い線の入力で
ある。
出力は端子Ｘ１ないしｘ４およびＹｌないしＹ４におい
て供給される。直接接続構造がＸｌないしｘ４に接続さ
れる。−船釣相互接続構造が出力Ｙ１ないしＹ４に結合
される。
組合わせ論理ブロックは、第２７図において示される多
重化ツリーを介してアドレスされる６４ビットＲＡＭ、
第２８図に示されるように特殊出力マルチプレクサを介
してアドレスされる１６の付加的なビットのＲＡＭ、第
２９図ないし第３２図に示される４つの独立出力マクロ
セル、および第３５図ないし第４４図において示される
多重化ツリーへの論理入力の発生のためにおよび制御信
号のために用いられる多重化構造からなる。
基本的組合わせ論理機能は第２７図に示される多重化ツ
リーによって与えられる。上記で述べたように、６４ビ
ツトの構成メモリ２７００にプログラムデータがストア
される。第ルベル多重化構造は６４ビットＲＡＭを８つ
の８ビツトセクシヨンに分割する。各８ビツトセクシヨ
ンは８：１マルチプレクサ、２７０１−１ないし２７０
１−８に結合される。８ビツトマルチプレクサは対に結
合され、それらはマルチプレクサ２７０１−１および２
７０１−２に対する３つの共通のアドレス信号ＶＡＩ、
ＶＢＩ、ＶＣＩ、マルチプレクサ２７０１−３および２
７０１−４に対する信号ＶＡ２、ＶＢ２、ＶＯ２、マル
チプレクサ２７０１−５および２０７１−６に対する信
号ＶＡ３、ＶＢ３、ＶＯ３、かつ最後に、マルチプレク
サ２７０１−７および２７０１−８１．：対する信号Ｖ
Ａ４、ＶＢ４、およびＶＯ２を共用する。
８つの独立出力が８つの８：１マルチプレクサによって
発生される。出力ＦＡＩないしＦＡ４がそれぞれマルチ
プレクサ２７０１−１．２７０１−３．２７０１−５お
よび２７０１−７から与えられる。出力ＦＢＩないしＦ
Ｂ４がそれぞれマルチプレクサ２７０１−２．２７０１
−４．２７０１−６および２７０１−８から供給される
。
対の出力ＦＡ１／ＦＢＩがクロスマルチプレクサ２７０
２−１に供給される。ＦＡ２／ＦＢ２がクロスマルチプ
レクサ２７０２−２に供給される。
ＦＡ３／ＦＢ３がクロスマルチプレクサ２７０２−３に
供給される。ＦＡ４−ＦＢ４がクロスマルチプレクサ２
７０２−４に供給される。
クロスマルチプレクサ２７０２−１ないし２７０２−４
は各々、構成メモリ内でそれぞれのメモリセル２７０３
−１ないし２７０３−４に結合され、それぞれの制御変
数ＭＤＩないしＶＤ４を受取る。
クロスマルチプレクサ２７０２−１は出力ＦＣ１および
ＦＤＩを発生する。クロスマルチプレクサ２７０２−１
は出力ＦＣ２およびＦＤ２を発生する。クロスマルチプ
レクサ２７０２−３は出力ＦＣ３およびＦＤ３を発生す
る。クロスマルチプレクサ２７０２−４は出力ＦＣ４お
よびＦＤ４を発生する。
クロスマルチプレクサ２７０１−１と相関のメモリセル
２７０３−１がゼロに等しければ、そのとき入力ＦＡＩ
は出力ＰＣＩに接続され、かつ入力ＦＢＩは出力ＦＤＩ
に接続される。クロスマルチプレクサ２７０２−１に結
合される制御変数ＶＤ１はメモリセル２７０３−１が０
のとき何の効果も有さないであろう。こうして、クロス
マルチプレクサは信号ＦＡＩおよびＦＢＩのためのパス
スルー経路を設けるのみであり、それゆえ出力ＦＣ１お
よびＦＤｌは３つの制御信号ＶＡＩないしｖＣｌの２９
の独立変数である。
メモリセル２７０３−１が１に等しくセットされるとき
、そのとき制御入力ｖＤ１が能動化される。もしＭＤＩ
が０ならば、そのとき入力ＦＡＩは出力ＰＣＩおよびＦ
ＤＩの両方に接続される。
もし論理信号■Ｄ１が１に等しければ、そのとき入力Ｆ
ＢＩが出力ＰＣＩおよびＦＤＩの両方に接続される。こ
うして、メモリセル２７０３−１が真であるとき、論理
信号ｖＤ１は第４の変数として働き、それゆえ出力ＰＣ
Ｉ／ＦＤＩ上の信号が４つの変数ＶＡＩないしＭＤＩの
独特の組合わせ関数に等しい。
クロスマルチプレクサ２７０２−２ないし２７０２−４
の機能は、制御信号ＶＤ２ないしＶＤ４が入力多重化構
造から独立して供給されることを除けば、２７０２−１
のそれと同一である。また、各メモリセル２７０３−２
ないし２７０３−４はプログラミングの間に個々に構成
される。
出力信号ＦＣ１およびＦｅ２は第３レベルマルチプレク
サ２７０４−１への入力として供給される。同様に、信
号ＦＣ３およびＦｅ２は第３レベルマルチプレクサ２７
０４−２へ供給される。論理信号ｖＥ１およびＶＨ２は
それぞれマルチプレクサ２７０４−１および２７０４−
２を制御する。
マルチプレクサ２７０４−１の出力ＦＥＩおよび２７０
４−２のＦＥ２は５変数の論理関数を表わす。
信号ＦＥＩおよびＦＥ２は第４レベルマルチプレクサ２
７０５への入力として供給される。マルチプレクサ２７
０５は信号ＶＦによって制御されかつ６変数に応答して
出力Ｆを発生する。
最後に、信号Ｆが特殊出力マルチプレクサ２７０６に供
給される。マルチプレクサ２７０６への第２の入力は特
殊出力信号Ｇである。マルチプレクサ２７０６は独立変
数ＶＧに応答して制御されかつ出力信号Ｈを発生する。
特殊出力信号Ｇは第２８図に示される特殊出力段によっ
て発生される。特殊出力段は構成メモリ内で１６ビツト
のＲＡＭ２８００からなる。１６ビツトは１６：１マル
チプレクサ２８０１に結合される。１６：１マルチプレ
クサへの制御入力は第７図のクロスマルチプレクサ２７
０２−１ないし２７０２−４によって発生される信号Ｆ
ＤＩないしＦＤ４を含む。１６の制御信号ＶＡＩないし
ｖＤｌ、ＶＡ２ないしＶＤ２、ＶＡ３ないしＶＤ３、お
よびＶＡ４ないしＶＤ４はＣＬＨの外から入力多重化構
造によって独立的に供給され得るので、特殊出力Ｇは１
６変数の広いゲート機能を表わす。こうして、１６変数
の制限された関数はＧ出力において利用可能である。
この発明の構成可能論理ブロックは１６ビツトでカスケ
ードにされる６４ビツトを用いて１６入力変数の６４状
態をデコードする能力を与える。
構成可能論理ブロックのための出力マクロセルが第２９
図ないし３２図に示される。第２９図のマクロセルは構
成可能論理ブロックの出力ｘ１およびＹｌに結合される
。マクロセルへの入力はＦＣｌ、ＦＥｌ、ＨおよびＦＤ
Ｉを含む。入力ＦＣ１、ＦＥｌおよびＨはマルチプレク
サ２９００に結合される。マルチプレクサ２９００の出
力ＤＱ１はレジスタ２９０１へのＤ入力として供給され
る。レジスタ２９０１の出力Ｑ１はマルチプレクサ２９
０２に入力として結合される。マルチプレクサ２９０２
への２９の付加的な入力はＰＣＩおよびＦＥＩを含む。
マルチプレクサ２９０２の出力は線２９０３に結合され
る。線２９０３は組合わせ関数へのフィードバックとし
て信号ＱＦＩを供給する。同様に、直接接続のための出
力信号Ｘ１を駆動するための出力バッファ２９０４にそ
れが直接結合される。
信号２９０３はまたマルチプレクサ２９０５に結合され
る。マルチプレクサ２９０５への第２の入力は信号ＦＤ
Ｉである。マルチプレクサ２９０５の出力ＴＹＩは３状
態出力バッファ２９０６へ結合される。バッファ２９０
６の出力は相互接続構造への接続のためのＹ１信号であ
る。３状態バッファ２９０６は下記で説明されるように
構成可能論理ブロック内で発生される制御信号ＯＥＩに
よって制御される。
マクロセル内のレジスタ２９０１はプログラミングの間
にプリロードされる能力をさらに有する。
この機能性は第２９Ａ図において示され、そこにおいて
信号ＤＱ１がマルチプレクサ２９０８に与えられる。マ
ルチプレクサ２９０８への第２の入力はプログラムデτ
りである。マルチプレクサ２９０８は制御信号ＰＲＯＧ
ＲＡＭ　　ＤＯＮＥによって制御される。ＰＲＯＧＲＡ
Ｍ　　ＤＯＮＥが偽であるとき、プログラムデータがレ
ジスタ２９０１のＤ入力へ選択されて通過する。他の態
様では、信号ＤＱＩが供給される。同様に、レジスタ２
９０１はゲート２９０９の出力でクロック動作される。
ゲート２９０９はフレームポインタおよびＡＮＤゲート
２９１０の出力でＯＲ機能を与える。
ＡＮＤゲート２９１０への入力は構成可能論理ブロック
内で発生されたクロック信号ＣＫおよびＰＲＯＧＲＡＭ
　　ＤＯＮＥの逆を含む。こうして、プログラミング段
の間に、クロック信号が不能化されかつフレームポイン
タがプログラムデータでレジスタ２９０１をクロック動
作するために用いられる。プログラミングが完了した後
、クロック信号がレジスタ２９０１へ直接通って供給さ
れる。
図を平易にするために明白には示されないが、同じ構造
がマクロセルの各々において用いられる。
第３０図は出力Ｘ２およびＹ２を供給するマクロセルを
示す。第３０図のマクロセル２への入力は、Ｆ　Ｃ２、
’Ｆ　Ｅ　２、ＨおよびＦＤ２を含む。Ｆｅ２、ＦＥ２
、およびＨはマルチプレクサ３０００を介して供給され
て信号ＤＱ２を発生する。ＤＱ２はレジスタ３００１に
与えられる。レジスタ３００１の出力Ｑ２はマルチプレ
クサ３００２への入力として供給される。マルチプレク
サ３００２への他の入力はＦｅ２お−よびＦＥ２を含む
。マルチプレクサ３００２の出力ＱＦ２はフィードバッ
クとして線３００３上に、かつ直接接続へ信号Ｘ２を供
給する出力バッファ３００４へ直接与えられる。
線３００３上の信号はまたマルチプレクサ３００５に供
給される。マルチプレクサ３００５への第２の入力は信
号ＦＤ２である。マルチプレクサ３００５の出力ＴＹ２
は３状態出力バッファ３００６へ入力として供給され、
それは信号Ｙ２を駆動する。３状態バッファ３００６は
制御信号ＯＥ２によって制御される。
第３１図の出力マクロセルは信号Ｘ３およびＹ３を駆動
する。それの入力は信号ＦＣ３、ＦＥＩ、Ｄｌ、Ｈｌお
よびＦＤ３を含む。入力ＦＣ３、ＦＥｌおよびＤｌはマ
ルチプレクサ３１００を介して結合されて信号ＤＱ３を
供給する。信号ＤＱ３はレジスタ３１０１に供給される
。レジスタ３１０１の出力Ｑ３はマルチプレクサ３１０
２への入力とし供給される。マルチプレクサ３１０２へ
の２９の他の入力はＦｅ２およびＨを含む。マルチプレ
クサ３１０２の出力ＱＦ３は線３１０３上にフィードバ
ックとして、かつバッファ３１０４に直接供給され、そ
れは信号Ｘ３を駆動する。また、線３１０３上の信号が
マルチプレクサ３１０５に供給される。マルチプレクサ
３１０５への第２の入力は信号ＦＤ３である。マルチプ
レクサ３１０５の出力ＴＹ３は信号Ｙ３を駆動する３状
態バッファ３１０６に供給される。３状態バッファ３１
０６は信号ＯＥ３によって制御される。
駆動信号Ｘ４およびＹ４のための出力マクロセルが第３
２図に示される。それは第３１図のマクロセルに類似で
ある。入力信号はＦｅ２、ＦＥ２、Ｄ２、ＨおよびＦＤ
４を含む。信号ＦＣ４、ＦＥ２およびＤ２はマルチプレ
クサ３２００を介して供給されて信号ＤＱ４を供給する
。信号ＤＱ４はレジスタ３１０１を介して供給されて出
力信号Ｑ４を発生する。出力信号Ｑ４はマルチプレクサ
３２０２に供給される。マルチプレクサ３２０２への他
の入力はＦｅ２およびＨを含む。マルチプレクサ３２０
２の出力は線３２０３上の信号ＱＦ４であり、それはフ
ィードバックとして供給され、かつ信号Ｘ４を駆動する
ためにバッファ３２０４に結合される。線３２０３上の
信号がまたマルチプレクサ３２０５に供給される。マル
チプレクサ３２０５への第２の入力は信号ＦＤ４である
。マルチプレクサ３２０５は信号ＴＹ４を発生し、それ
は３状態バッファ３２０６に結合される。３状態バッフ
ァ３２０６は信号ＯＥ４によって制御され、かつ構成可
能セルの出力Ｙ４を駆動する。
マクロセルの設計の目標はマクロセルの各々の対称的機
能を提供することである。したがって、より大きな対称
性を提供するために、マクロセル１およびマクロセル２
は、それぞれ入力マルチプレクサ２９００および３００
０において入力信号Ｄ３およびＤ４の付加を可能とする
ように変更され得る。さらに、登録されたまたは組合わ
せのいずれかの機能において信号Ｈを与える能力はマク
ロセルの各々において可能とされ得る。同じことが信号
ＦＥＩおよびＦＥ２に対して真である。しかながら、好
ましい実施例においてダイの利用を最適化するために、
第２９図ないし第３２図に示されるマクロセルが採用さ
れた。第２９図ないし３２図において３：１マルチプレ
クサを４＝２マルチプレクサに置換えることによって完
全な対称が得られるであろう。
第３１図および第３２図のマクロセルが、もしそれらが
組合わせ論理の出力を駆動するために用いられなかった
としてさえ、レジスタ３１０１および３２０１の利用に
対して準備することに注目するべきである。これは、入
力Ｄ１およびＤ２が出力マクロセル内のレジスタに直接
結合されることを可能とすることによって与えられる。
第２９図ないし第３２図に示されないが、各レジスタは
、クロック、クロック能動化およびリセット制御を含む
。さらに、図面に示されるマルチプレクサの各々が、明
白にダイナミック制御信号が示されない限り、構成プロ
グラム内のメモリセルによって制御される。こうして、
マクロセルの構成は装置のプログラミングの間に設定さ
れる。
マクロセルの各々が、多重化の第２レベル、多重化の第
３レベルからの信号および出力信号Ｈを受取ることに注
目されたい。
マクロセルが、出力Ｘ１および出力Ｙ１が同時に異なる
源から駆動されることを可能とすることにも注目された
い。これは構成可能論理ブロックが一時に８に上る出力
を発生する能力を与える。
ＹｌないしＹ４信号がＰＩＰを介する相互接続において
８つのバス線を駆動するように供給され、それらの１つ
は拘束されない長い線である。出力Ｘ１ないしＸ４はア
レイ内の隣接の（ａｄｉλｃｅｎｔ）および次の隣接の
構成可能論理セルまたは入力／出力セルに高速信号経路
を与える。
信号ＶＡＩないしＶＡ４の発生のための構成可能論理ブ
ロックのための入力多重化が第３３図において示される
。その構造は入力として信号Ａ１、Ａ２、ＦＤ２および
ＱＦ２を受取る第１の４＝１マルチプレクサ３３００を
含む。マルチプレクサ３３００の出力は入力として３：
１マルチプレクサ３３０１に供給される。マルチプレク
サ３３０１への２９の付加的な入力はＦＭ２およびＦＮ
２を含む。マルチプレクサ３３０１の出力は線３３０２
上の信号ＤＡ３である。多重化ツリーへの他の入力は２
：１マルチプレクサ３３０３に供給される信号Ｃ１およ
びＱＦＩを含む。２：１マルチプレクサ３３０３の出力
は線３３０４上の信号ＤＡ１である。入力Ｃ１およびＱ
ＦＩはまた第２の入力マルチプレクサ３３１０に供給さ
れ、それは線３３１１上に出力ＤＡ２を供給する。
また、入力信号ＥＭＩおよびＥＮＩが２：１マルチプレ
クサ３３０５に供給される。出力Ｅ１が線３３０６上に
供給される。入力Ｄ１が線３３０７に結合される。
信号ＶＡ１が４：１マルチプレクサ３３０８の出力にお
いて供給される。マルチプレクサ３３０８への４つの入
力は信号Ｄ１、Ｅｌ、ＤＡＩおよびＤＡ３を含む。
信号ＶＡ２がマルチプレクサ３３０９の出力に供給され
る。マルチプレクサ３３０９への入力は信号Ｄ１、Ｅｌ
、ＤＡＩおよびＤＡ３を含む。
信号ＶＡ３がマルチプレクサ３３１２の出力に供給され
る。マルチプレクサ３３１２への入力はＤｌ、Ｂ３、Ｄ
Ａ２およびＤＡ３を含む。
最後に、信号ＶＡ４が４＝１マルチプレクサ３３１３の
出力に供給される。マルチプレクサ３３１３への入力は
Ｄｌ、Ｅｌ、ＤＡ２およびＤＡ３を含む。第３３図に示
されるマルチプレクサのすべてが構成メモリ内のメモリ
セルによって制御される。
制御信号ｖＥｌないしＶＨ２が多重化ツリーにおいて発
生され、それは入力が異なるという点を除いて、第３３
図のＭＵＸツリーに同一である。
こうして、多重化ツリーの接続はここで繰返されない。
むしろ、入力のみが述べられる。多重化ツリーへの入力
はＦＮ３、ＦＭ３、Ａ３、Ａ４、ＦＤ３、ＱＦ３、Ｃ２
、ＱＦ２、ＥＭ２、ＥＮ２、およびＢ２を含む。したが
って、第３４図の多重化ツリーによって発生される制御
信号のいずれの１つでもが１１入力のうちの１つから選
択される。
類似して、第３５図および第３６図はそれぞれ、制御信
号ＶＣＩないしＶＧ４およびｖＤ工ないしＶＤ４を発生
する多重化ツリーを示す。第３５図の多重化ツリーへの
入力はＦＮ４、ＦＭ４、Ｂ１、Ｂ２、ＦＤ４、ＱＦ４、
Ｃ３、ＱＦ３、ＥＭ３、ＥＮ３およびＢ３を含む。
第３６図の多重化ツリーへの入力はＦＮＩ、ＦＭｌ、Ｂ
３、Ｂ４、ＦＤＩ、ＱＦＩ、Ｃ４、ＱＦ４、ＥＭ４、Ｅ
Ｎ４およびＢ４を含む。
制御信号ＶＡＩないしＶＡ４、ｖＢｏｌなイシｖＢ４、
ｖＣＩないしＶＧ４、■ＤＩないしＶＤ４が、入力変数
の共用を必要としない入力多重化ツリーを用いて発生さ
れることが第３３図ないし第３６図の再検討から理解さ
れる。さらに、出力の各々が１−１６独立変数の関数を
可能とする独立入力変数から抽出され得る。さらに、入
力が構成可能論理ブロックのすべての４つの側から抽出
され、それはアレイ上のネットワークの対称的実現化を
可能にする。
第３７図、第３８図および第３９図は制御信号ＶＥＩ、
ＶＢ２、ＶＦおよびＶＧの発生を示す。
第３７図において、ＭＵＸツリーは制御信号ＣＴ１およ
びＣＴ２へおよび入力信号Ｃ１およびＣ３へ応答して信
号ＶＥＩおよびＶＢ２を発生する。
ｖＥｌはマルチプレクサ３７００の出力において発生さ
れ、それは入力としてすべての４つの入力変数ＣＴＩ、
ＣＴ２、Ｃ１、Ｃ３を受取る。信号ＶＥ２が、入力とし
てＣＴ２、ＣＴ１、Ｃ１およびＣ３を受取る４：１マル
チプレクサ３７０１の出力において発生される。
第３７図の制御信号ＣＴＩおよびＣＴ２ならびにＣＴ３
、ＣＴ４およびＣＴ５は下記に説明される第４０Ａ図な
いし第４０Ｅ図において発生される。
信号ＶＦは第３８図に示されるマルチプレクサ３８００
の出力で発生される。マルチプレクサ３８００は入力Ｃ
Ｔ３、ＣＴ４、Ｃ２およびＣ４を受取る４：１マルチプ
レクサである。
信号ＶＧは第３９図に示される３：１マルチプレクサ３
９００の出力で発生され、それは入力信号ＣＴ５、ＶＣ
ＣおよびＧＲＯＵＮＤを受取る。
第４０Ａ図ないし第４０Ｈ図はそれぞれ内部制御信号Ｃ
Ｔ１ないしＣＴ８の発生を示す。第４０Ａ図はマルチプ
レクサ４００１を介する入力Ｇ１およびＧ２に応答して
の信号ＣＴ１の発生を示す。
第４０Ｂ図は入力Ｇ３およびＧ４に応答してのマルチプ
レクサ４００２を介する信号ＣＴ２の発生を示す。
第４０Ｃ図は入力Ｈ１およびＨ２に応答してのマルチプ
レクサ４００３を介する信号ＣＴ３の発生を示す。
第４０Ｄ図は入力Ｈ３およびＨ４に応答してのマルチプ
レクサ４００４を介する信号ＣＴ４の発生を示す。
第４０Ｅ図は入力Ｇ１およびＧ２に応答してのマルチプ
レクサ４００５による信号ＧＴ５の発生を示す。
第４０Ｆ図は入力Ｇ３およびＧ４に応答してのマルチプ
レクサ４００６による信号ＣＴ６の発生を示す。
第４ＱＧ図は入力Ｈ１およびＨ２に応答してのマルチプ
レクサ４００７による信号ＣＴ７の発生を示す。
第４０Ｈ図は入力Ｈ３およびＨ４に応答してのマルチプ
レクサ４００８による信号ＣＴ８の発生を示す。
第４１図は、第２９図ないし第３２図の出力マクロセル
において用いられる出力能動化信号ＯＥ１ないしＯＨ２
の発生を示す。信号ＯＥ１ないしＯＨ２の各々はそれぞ
れのマルチプレクサ４１００．４１０１．４１０２およ
び４１０３によって独立的に供給される。マルチプレク
サ４１００．４１０１．４１０２および４１０３への入
力はＶ。。および線４１０４上の共通ＯＥ制御信号を含
む。線４１０４上の信号は４：１マルチプレクサ４１０
５の出力において発生される。４：１マルチプレクサ４
１０５が構成メモリ４１０６内の４つのメモリセルに結
合される。マルチプレクサ４１０５は信号ＣＴ５および
Ｃｒ２によって制御される。こうして、各出力能動化信
号がこのｖｃｏを出力信号として選択することによって
静的に能動化されるように構成され得る。その代わりに
は、それは線４１０４上の共通ＯＥ制御信号に応答して
動的に能動化または不能化され得る。プログラミングの
さらなる独立が、出力能動化として用いるための独立ダ
イナミック信号を与えることによって達成され得る。
第４２図はクロック信号ＣＫの発生を示し、それは出力
マクロセル内のレジスタをクロック動作するために用い
られる。この信号は２：１マルチプレクサ４２００の出
力において発生される。２：１マルチプレクサ４２００
への入力は６：１マルチプレクサ４２０２の出力におい
て線４２０１上に供給される信号の真のおよび補のもの
を含む。
マルチプレクサ４２０２は、マクロセルの４つの側止の
バス線１５から信号に１ないしに４、大域クロック線か
ら入力ＧＫ、および制御信号ＣＴ７を入力として受取る
。第４２図のマルチプレクサは構成メモリ内のメモリセ
ルによって構成される。
第４３図は、出力マクロセル内のレジスタに結合される
クロック能動化信号の発生を示す。クロック能動化信号
はマルチプレクサ４３００の出力において発生される。
マルチプレクサ４３００への入力は線４３０１上の信号
を含み、それは３：１マルチプレクサ４３０２の出力に
おいて供給される。マルチプレクサ４３００への第２の
入力はｖｃｃ信号である。こうして、クロック能動化信
号はｖｏ。への接続によって永続的に能動化され得る。
マルチプレクサ４３０２への入力はに１信号、Ｋ２信号
および制御信号ＣＴ７を含む。
第４４図は構成可能論理セル内の出力マクロセル内のレ
ジスタに供給されるリセット信号Ｒ８Ｔの発生を示す。
１〕セット信号がＯＲゲート４４００の出力において発
生される。ＯＲゲート４４００への入力は線４４０１上
の信号を含み、それはマルチプレクサ４４０２の出力に
おいて発生される。ＯＲゲート４４００への他の入力は
大域リセット信号ＧＲである。マルチプレクサ４４０２
への２９の入力はＣＴａおよびＧＲＯＵＮＤを含む。
こうして、リセット信号ＣＴ８がＧＲＯＵＮＤへの接続
によって永久的に抑制され得る。大域リセットはいつも
許容される。
こうして、上記で説明された構成可能論理ブロツクは相
互接続構造へのブロックのすべての４つの側止の対称的
インタフェースを準備する。さらに、狭いゲート機能に
対する速度不利益を被ることなく広いゲーティングおよ
び狭いゲーティング機能を可能とする。さらに、広いゲ
ート機能は構成可能論理ブロックを用いる論理設計を複
雑にする入力信号の共用を必要としない。
■、　入力／出力ブロック この発明のプログラム可能ゲートアレイ内の構成可能入
力／出力ブロックは第４５図に示される単純ブロックと
第４６図に示される複合ブロックからなる。各入力／出
力ブロック（ＩＯＢ）は構成メモリ内のメモリセルに結
合され、それの状態はＩＯＨの構成を制御する。−船釣
には、ＩＯＢがデータが２９の方向１．すなわち（ｉ）
入力／出力パッドからプログラム可能一般的接続および
特定ＣＬＢへ、（ｉｉ）プログラム可能一般的接続およ
び特定ＣＬＢからパッドへ、通過することを可能とする
。
ＩＯＢの構成はＩＯＢを介する通過で受取られる信号の
条件付けの型を設定する。パッドは物理的パッケージピ
ンにボンドされてもされなくてもよい。
装置内には２９の型のＩＯＢがある。第４５図に示され
る単純ＩＯＢは組合わせ入力および出力のみを有する０
また、第４６図に示される複合■ＯＢは組合わせ特徴に
加えて入力レジスタ／ラッチおよび出力レジスタを備え
る。複合ＩＯＢはまたパッケージピンにおいてユーザ入
力レジスタ読み戻しを与えるために内部リンクを、かつ
データが近接ＩＯＨのレジスタに転送されることを可能
とする近接の複合ＩＯＢへの直接リンクを有する。
シリコンダイが、ダイ上のＩＯＢパッドよりも多い、よ
りも少ない、または同じ数のパッケージピンを有するパ
ッケージ内に入れられ得ることに注意されたい。もしＩ
ＯＢパッドよりも少ないパッケージピンがあれば、その
ときいくつかのＩＯＢが装置パッケージピンにリンクさ
れなくてもよく、かつそれゆえ内部装置使用のための埋
込ＩＯＢとなる。
特定のユーザの必要性に適するように、所与の実現化剥
土の単純ＩＯＢおよび複合ＩＯＢの数がダイの大きさお
よび速度の束縛に起因して変わってもよい。さらに、も
し所望であれば、ＰＧＡはすべて単純ＩＯＢまたはすべ
て複合ＩＯＢを含んでもよい。
第４５図は単純ＪＯＢの好ましい実現化例を示す。
ＩＯＢは入力／出力パッド４５００と相互接続構造との
間に構成可能相互接続を設ける。相互接続構造はマルチ
プレクサ４５０１への入力として出力信号を供給する。
ＩＯＢはバッファ４５０２の線４５０３上の出力におい
て相互接続バスへ入力信号■を供給する。入力信号ＤＩ
はバッファ４５０４の線４５０５上の出力において近接
の構成可能論理ブロックに結合される。
マルチプレクサ４５０１への特定の入力は下記に述べら
れる。各ＩＯＢはバス上の長い線から供給される少なく
とも１つの入力を有し、それはその上にＩＯＢが置かれ
るチップの側に対して垂直である。また、それは、側部
に対して平行に走るバス上の双方向性−船釣相互接続線
へおよび側部に平行なバス上の拘束されない長い線へ接
続される。ＩＯＢはまた２９の直接接続入力を有する。
マルチプレクサ４５０１の出力は３状態バッファ４５０
６に供給される。３状態バッファ４５０６は当該技術に
おいて周知であるスルーレート制御回路４５０７を有す
る。バッファ４５０６は線４５０８上の３状態出力信号
ＴＯによって制御される。
３状態出力信号ＴＯはマルチプレクサ４５０９の出力に
供給される。マルチプレクサ４５０９への入力は電源ｖ
ｃ０、ＩＯＢへの相互接続構造からの制御入力として供
給される信号ＯＥＮの真のおよび補のもの、およびＧＲ
ＯＵＮＤである。
能動化されるとき、ピン出力信号ＰＯが線４５１０を横
切って出力パッド４５００に供給される。
同様に線４５１０に結合されるのは、トランジスタ４５
１２を介してプログラムデータに応答して構成される受
動プルアップ回路４５１１である。
プルアップ抵抗器４５１３がトランジスタ４５１２の出
力からｖｃｃに結合される。
１０パツド４５００からの入力がバッファ４５１４を介
して供給される。バッファ４５１４の出力ＰＩが出力バ
ッファ４５０４へのおよび出力バッファ４５０２への入
力として線４５１５上に供給される。出力バッファ４５
０２は線４５１６上の３状態入力信号ＴＩによって制御
される３状態バッファである。線４５１６上の３状態入
力信号ＴＩはマルチプレクサ４５１７の出力において発
生される。マルチプレクサ４５１７への入力はＶｃｃ）
ＩＯブロックへの入力として供給される制御信号ＩＥＮ
の真のおよび補のもの、およびＧＲＯＵＮＤである。
マルチプレクサ４５０．１．４５０９および４５１７は
各々構成メモリ内のメモリセルによって制御される。
バッファ４５１４への入力として供給される信号は３つ
の源から抽出され、それらは、ＩＯパッドに結合される
パッケージピン、線４５１０上の出力バッファの出力Ｐ
Ｏ１または受動プルアップ回路によって作られるハイレ
ベルである。
マルチプレクサ４５１７は４つの源からＴＩ倍信号発生
する。ｖｏｏが選択されるとき、バッファ４５０２は永
続的に能動化される。ＧＲＯＵＮＤが選択されるとき、
バッファ４５０２は永続的に不能化され、かつプログラ
ム可能ゲートアレイの動作の間に切換わらず、それは無
駄な電流ドレインを引き起こし得る。マルチプレクサ４
５１７がそれの真のまたは補の形のいずれかにおいて■
ＥＮ信号を選択するように構成されるとき、バッファ４
５０２は動的に制御される。
マルチプレクサ４５０１は好ましいシステムにおいて６
つの入力を有する。入力のうちの２９は直接接続として
近（の構成可能論理ブロックから来て、残余のものはプ
ログラム可能−船釣相互接続構造から来る。
線４５０８上の出力能動化Ｔ　ＯハＶｃ　ｃ　、ＯＥＮ
またはＧＲＯＵＮＤから来る。ｖｏ。が選択されるとき
、バッファ４５０６は永続的に能動化される。ＧＲＯＵ
ＮＤが選択されるとき、バッファ４５０６は永続的に不
能化される。それの真のまたは補の形のいずれかにおい
て、ＯＥＮが選択される。とき、バッファ４５０６が動
的に制御される。
出力リンク４５１０に対する受動プルアップ４５１１は
メモリセル４５１１によって制御される。
能動化されるとき、それは、パッドまたはパッケージピ
ンが、それが応用において用いられないとき、浮動しな
いことを確実にする。
第４６図は複合ＩＯＢを示す。複合ＩＯＢはＩＯパッド
４６００から相互接続への線４６０１および４６０２を
横切る、および入力マルチプレクサ４６０３に結合され
る相互接続からＩＯパッド４６００への、構成可能デー
タ経路を設ける。加えて、ＩＯＢが前の時計と反対回り
の近接の複合ｒＯＢに結合されて線４６０４および４６
０５において入力信号ＱＰＩおよびＱＰ２を受取る。ま
た、ＩＯＢは出力として信号Ｑ１およびＱ２を線４６０
６および４６０７上で次の時計回りの近接の複合ＩＯＢ
に供給する。
入力経路は線４６０８を含み、それは入力バッファ４６
０９への入力としてＩＯパッド４６００から接続される
。入力バッファは線４６１０上で信号ＰＩを駆動する。
信号ＰＩはマルチプレクサ４６１１への入力として結合
される。マルチプレクサ４６１１への第２の入力はマル
チプレクサ４６１３の出力４６１２である。マルチプレ
クサ４６１３への入力は信号ＱＰＩおよびＱＰ２を含む
。
マルチプレクサ４６１１は信号ＳＬ１に応答して制御さ
れて線４６１４上に信号Ｄ１を供給する。
信号Ｄ１が入力レジスタ／ラッチ４６１５のデータ入力
に供給される。レジスタ／ラッチ４６１５はマルチプレ
クサ４６１７の出力４６１６によってクロック動作され
る。マルチプレクサ４６１７への入力は制御信号ＧＫ、
におよびＣＥＮを含み、それらはＩＯＢへの入力として
供給される。レジスタ／ラッチはさらに大域リセット入
力４６１８を含み、それはＧＲ倍信号受取り、それはＩ
ＯＢへの入力である。また、クロック能動化入力信号Ｌ
ＨＩが線４６１９上でレジスタ／ラッチ４６１５に供給
される。この信号ＬＨＩはマルチプレクサ４６２０の出
力に供給される。マルチプレクサ４６２０への入力はＣ
ＥＮ信号およびＶｏ。を含む。
レジスタ／ラッチ４６１５の出力Ｑ１がマルチプレクサ
４６２２への入力として線４６２１上に、マルチプレク
サ４６２３への入力として、および線４６０６上にＱ１
出力信号として、およびマルチプレクサ４６４０への入
力として、供給される。
マルチプレクサ４６２２への第２の入力は線４６１０上
のＰＩ倍信号ある。マルチプレクサ４６２２への第３の
入力は下記で説明される線４６２４上の出力レジスタの
出力である。マルチプレクサ４６２２の出力は線４６２
５に供給される。線４６２５は、直接接続に線４６０２
を駆動するバッファ４６２６への入力として、かっ線４
６０１上で長い線への接続を駆動する３状態バッファで
あるバッファ４６２７への入力として結合される。
バッファ４６２７は線４６２８上での３状態入力信号に
よって制御される。線４６２８上の信号が４：１マルチ
プレクサ４６２９の出力において供給される。４：１マ
ルチプレクサ４６２９への入力はｖｏ。信号、それの真
のおよび補の形のＩＥＮｌおよびＧＲＯＵＮＤを含む。
複合ＩＯＢを介する出力経路がマルチプレクサ４６０３
の出力において線４６３０上の信号０を受取るように接
続される。線４６３０上の信号Ｏがマルチプレクサ４６
２３への第２の入力として供給される。マルチプレクサ
４６２３の出力がマルチプレクサ４６３１への入力とし
て供給される。
マルチプレクサ４６３１への第２の入力はマルチプレク
サ４６３２の出力において供給される。マルチプレクサ
４６３２への入力はＱＰＩおよびＱＰ２信号である。マ
ルチプレクサ４６３１の出力は線４６３３上のＤ２信号
である。Ｄ２信号は出力レジスタ４６３４へのデータ入
力として結合される。
出力レジスタ４６３４は線４６３５上で大域リセット信
号ＧＲへ結合される。それは線４６３６上の信号に２に
よってクロック動作され、それはマルチプレクサ４６３
７の出力において発生される。マルチプレクサ４６３７
への入力は大域クロックＧＫ、に信号およびＣＥＮ信号
を含む。クロック能動化信号ＬＨ２が線４６３８上でレ
ジスタ４６３４に供給される。線４６３８上の信号ＬＨ
２の源はマルチプレクサ４６３９であり、それは入力と
してＣＥＮ信号およびｖｃｃを受取る。
レジスタ４６３４の出力は線４６０７に供給され、それ
は出力Ｑ２を駆動し、かつ線４６２４に供給され、それ
はマルチプレクサ４６４０への第１の入力としてかつマ
ルチプレクサ４６２２への入力として結合される。マル
チプレクサ４６４０への第２の入力は線４６２１上のレ
ジスタ／ラッチ４６１５の出力Ｑ１である。マルチプレ
クサ４６４０への第３の入力は線４６３０上の信号Ｏで
ある。
マルチプレクサ４６４０の出力は線４６４１上のピン出
力信号ＰＯである。それは３状態出力バッファ４６４２
を介してＩＯパッド４６００に供給される。３状態バッ
ファは当該技術で周知であるスルーレート制御回路４６
４３を含む。さらに、パストランジスタ４６４４および
抵抗器４６４５がバッファ４６４２の出力におけるＶ。
。へのプルアップ経路を設ける。このプルアップ経路は
受動プルアップ回路４６４６に応答して能動化され、そ
れは構成メモリセルによって実現される。
３状態バッファ４６４２は線４６４７上の３状態出力信
号ＴＯによって制御される。信号がマルチプレクサ４６
４８の出力において発生され、それは４つの入力を受取
る。その入力はｖｏ。、ＧＲＯＵＮＤおよび信号ＯＥＮ
の真のおよび補のものを含む。
制御信号に、ＧＫおよびＧＲは相互接続構造から直接供
給される。制御信号ＩＥＮ、ＣＥＮおよびＯＥＮはそれ
ぞれのマルチプレクサ４６５０．４６５１および４６５
２の出力において供給され、それらの各々は一般的相互
接続から２９の入力を受取る。
ＩＥＮ上の信号はバッファ４６２７を介する入力経路の
動的制御のための能力を与える。
ＯＥＮ上の信号は出力バッフ７４６４２を介する出力経
路の動的制御のための能力を与える。
信号ＣＥＮはクロックとしてまたはクロック能動化信号
として用いられ得る。
信号ＳＬ１およびＳＬ２は３：１マルチプレクサ４６５
３および４６５４の出力において抽出される。マルチプ
レクサ４６５３および４６５４への入力の２９は下記で
述べられるように相互接続構造から抽出され、かつ第３
のものが接地に結合される。信号ＳＬ１は、ＩＯＢの入
力レジスタが、パッドからかまたは近接の時計と反対回
りの複合ＩＯＢのいずれかから、ＱＰＩまたはＱＰ２を
介して、データでロードされることを可能とする。
信号ＳＬ２は、ＩＯＢの出力レジスタに、ＭＵＸ４６２
３の出力または次の近接の時計と反対回りＩＯＢのいず
れかからの、ＱＰｌまたはＱＰ２を介する、データがロ
ードされることを可能とする。
入力レジスタ／ラッチ４６１５は構成メモリ内のメモリ
セルに応答してラッチまたはレジスタとしてのいずれか
で動作するように構成され得る。
素子がレジスタとして動作するとき、入力りでのデータ
が線４６１６上のクロック信号に１の立上がり端縁上で
出力Ｑに転送される。素子がラッチとして動作するとき
、Ｄでのいかなるデータ変化も信号に１がハイの間にＱ
で見られる。Ｋ１がロー状態に戻るとき、出力Ｑがそれ
の現在の状態に凍結され、かつＤ上のいかなる変化もＱ
の状態に影響しないであろう。
スルーレート制御回路４６４３は、その機能を制御する
メモリセルの状態に従う、早いまたは遅い立上がり時間
のいずれかを出力が有することを可能にする。
第４６図に示されるマルチプレクサの各々はマルチプレ
クサ４６３１および４６１１の例外を除いて、構成メモ
リ内のメ゛モリセル（１つまたは複数）によって制御さ
れる。これらの２９のマルチプレクサは信号ＳＬ１およ
びＳＬ２によって制御される。
動作において、入力経路は線４６０８上でパッド４６０
０からの信号を受取り、かつそれをバッファ４６０９を
介して通過させて線４６１０上に信号ＰＩを発生する。
信号ＰＩはレジスタロードマルチプレクサ４６１１への
入力として供給され、それは制御信号ＳＬ１によって制
御される。マルチプレクサ４６１１への第２の入力がマ
ルチプレクサ４６１３の出力から抽出され、七れは前の
時計と反対回りの近接の複合ＩＯＨの入力レジスタまた
は出力レジスタのいずれかからの信号の供給を可能にす
る。信号ＳＬＩが回路内のいずれの線にも接続されない
とき、それはロー状態にデフォルトして信号ＰＩが通過
することを可能にする。
マルチプレクサ４６１１の出力Ｄ１は入力記憶エレメン
ト４６１５へのデータ入力である。こうして、入力記憶
素子でのデータのソースはＩＯパッド、出力バッファ４
６４２、受動プルアップ回路４６４６によって発生され
るハイ状態、または近接の複合ＩＯＢの入力または出力
レジスタのいずれかである。入力レジスタ／ラッチの内
容が信号ＬＨＩを主張する（ｘｓｓｅｒｔ）ことによっ
て凍結され得る。入力経路はまたマルチプレクサ４６２
２を含み、それは出力バッファ４６２７および４６２６
を駆動する。マルチプレクサ４６２２への入力は、線４
６１０からの信号ＰＩ、記憶素子４６１５の出力での信
号Ｑ１および出力レジスタ４６３４の出力での信号Ｑ２
を含む。こうして、相互接続構造への入力信号が入力レ
ジスタ、線ＰＩ上の組合わせ信号から、または出力レジ
スタから抽出され得る。これは、ＩＯパッドから抽出さ
れたレジスタされたまたは組合わせの信号のためのオプ
ションを可能にする。それはまた同期された出力信号を
可能にし、それは入力レジスタ出力Ｑ１から出力レジス
タ４６３４を介してかつ線４６２４を横切って入力駆動
マルチプレクサ４６２２へ戻る信号を駆動することによ
って抽出され得る。
入力レジスタ４６１５のＱ１出力はまた３：１マルチプ
レクサ４６４０への入力として利用可能であり、それは
信号ＰＯを駆動する。これはユーザ応用の一部として入
力信号の読み戻しを容易にする。さらに、入力レジスタ
の出力での信号Ｑ１は同期経路を作るために２＝１マル
チプレクサ４６２３へ、かつ次の近接の時計回りの複合
ＩＯＢへの結合のための出力ピンＱ１への入力として結
合される。
出力経路の動作は入力経路のそれに類似である。
マルチプレクサ４６０３から抽出された線４６３０上の
信号０は近接のＣＬＢからまたはパッド４６００へ経路
づけするためのプログラム可能−船釣相互接続構造から
来る。４６２３および４６３１からなる多重化ツリーを
介して、出力レジスタへの入力が近接の時計と反対回り
の複合ＩＯＢからの信号ＱＰＩおよびＱＰ２から、線４
６２１上の入力レジスタＱ１の出力または信号０から抽
出され得る。出力信号を出力バッファ４６４２に供給す
る信号ＰＯが出力レジスタ４６３４の出力Ｑ２、入力レ
ジスタ４６１５の出力Ｑ１から、またはマルチプレクサ
４６０３の出力から組合わせ信号０を供給する線４６３
０からのいずれかから抽出され得る。
出力レジスタの内容が信号ＬＨ２を線４６３８上で主張
することによって凍結され得る。
出力バッファ４６４２はパッド４６００および入力回路
の両方を線４６０８を横切って駆動する。
こうして、ＩＯＢはパッドが物理的パッケージピンにボ
ンドされないとき埋込構造として用いられ得る。
第４７図および第４８図はそれぞれ複合および単純ＩＯ
Ｂの入力および出力を示す。これらの図面は、以下のセ
クションにおいて説明される相互接続構造を再調査する
ときに参照され得る。
第４７図において、信号ＤＩは第４６図における線４６
０２上の信号に対応する。信号Ｉは第４６図の線４６０
１上の信号に対応する。信号Ｏはマルチプレクサ４６０
３の出力に対応する。他の明示された信号は第４６図で
与えられる信号と明確に相互に関連し得る。
同様に、第４８図において、信号ＤＩは線４５０５上に
供給される信号である。信号■は線４５０３上に供給さ
れる信号である。信号０はマルチプレクサ４５０１の出
力に対応する。ＩＥＮおよびＯＥＮ信号は第４５図に明
確に示される入力制御信号である。
第４９図は複合１０Ｂ間のリンクＱＰＩ、Ｑ２、Ｑｌお
よびＱ２の動作を概念的に示す。プログラム可能ゲート
アレイにおいて、ＩＯＢは装置の周囲のまわりに配置さ
れる。それらは時計回りのデータの流れの方向を可能と
するように結合され、それゆえ入力ＱＰＩおよびＱＰ２
は次の近接の時計と反対回りの複合１０Ｂの出力Ｑ１お
よびＱ２に結合される。出力Ｑ１およびＱ２が次の近接
時計回りの複合１０Ｂへの入力ＱＰＩおよびＱＰ２とし
て結合される。この態様で、複合ＩＯＢはストリングに
ともに接続され得て、シフトレジスタまたはそれに類似
の構造の実現化を可能とする。
これは複合ＩＯＢ内に設けられる論理の利用を増加し、
それは他の態様では所与の応用において用いられないか
もしれない。
Ｖ、　　ＣＬＢおよびＩＯＢへの相互接続構造の接続 構成可能相互接続構造はＣＬＢおよびＩＯＢをともに接
続する手段を設ける。それは２９の主要カテゴリに分割
され、それらは直接接続およびプログラム可能一般的接
続と呼ばれる。プログラム可能一般的接続は長い線、双
方向性−船釣相互接続および拘束されない長い線を含む
。
ユーザの応用のためにブロック間で必要とされるプログ
ラムされた接続はネットと呼ばれる。ネットは単一また
は複数の源および単一または複数の行先を有し得る。ネ
ットを作るために用いられる相互接続資源の型はソフト
ウェア経路材はアルゴリズムおよびネットに対して許容
される伝播遅延に対する利用可能性から決められる。許
容される伝播遅延はユーザの応用によって規定される。
直接接続構造が第１に第５０図ないし第５５図において
示される。第５０図および第５１図は組合わせて、８つ
の近隣のＣＬＢの出力Ｘ１ないしＸ４から供給される入
力ＥＭＩないしＥＭ４、ＥＮｌないしＥＮ４、ＦＭＩな
いしＦＭ４およびＦＮｌないしＦＮ４として供給される
すべての直接接続を示す。第５０図において、次の近接
のＣＬＢの入力ＦＭＩないしＦＭ４およびＦＮＩないし
ＦＮ４への接続が示される。こうして、行ｉ　−２列ｊ
のＣＬＢからの接続Ｘ４は列ｊ内の行ｉのＣＬＢの入力
ＦＮＩに結合される。列ｊ内の行ｉ−２のＣＬＢの出力
Ｘ２は入力ＦＭ３に結合される。
行ｉおよび列ｊ＋２のＣＬＢの出力Ｘ１は入力ＦＮ２に
結合される。行ｉ列ｊ＋２のＣＬＢの出力ｘ３は入力Ｆ
Ｍ４に結合される。列ｊ内の行ｉ＋２のＣＬＢの出力Ｘ
４は中央ＣＬＢの入力ＦＭＩに結合される。行ｉ＋２か
つ列ｊの出力Ｘ２は中央ＣＬＢの入力ＦＮ３に結合され
る。行ｉかつ列ｊ−２のＣＬＢの出力Ｘ３は入力ＦＮ４
に結合される。列ｊ−２内の行ｉのＣＬＢの出力Ｘ１は
入力ＦＭ２に結合される。
第５１図に示されるように、行Ｌ−１かつ列ｊ内のＣＬ
Ｂの出力Ｘ４は行ｉおよび列ｊ内の中央ＣＬＢの入力Ｅ
ＮＩに結合される。行ｉ−１および列ｊ内のＣＬＢの出
力Ｘ２は中央ＣＬＢ内の入力ＥＭ３に結合される。行ｉ
かつ列ｊ＋１内のＣＬＢの出力ｘ１は中央ＣＬＢの入力
ＥＮ２へ結合される。行ｉ列ｊ＋１内のＣＬＢの出力Ｘ
３は入力ＥＭ４に結合される。
行ｉ＋ｌかつ列ｊ内のＣＬＢの出力Ｘ２は入力ＥＮ３に
結合される。列Ｊにおける行ｉ＋１内のＣＬＢの出力Ｘ
４は入力ＥＭＩに結合される。行ｉかつ列ｊ−１内のＣ
ＬＢの出力Ｘ３は入力ＥＮ４に結合される。行１１列ｊ
−１内のＣＬＢ内の出力ｘ１は入力ＥＭ２に結合される
。
第５０図および第５１図に示される構造は、アレイの中
央でのＣＬＢが８つの近隣ＣＬＢに直接結合されること
を示すということに注目されたい。
さらに、その相互接続はＣＬＢ間の直接接続構造を介す
るいかなる方向でものデータの流れの方向を許容する。
８つの近隣のＣＬＢを有する代替のシステムにおいて、
行ｉ−１、列ｊ＋１；行ｉ＋１、列ｊ＋１；行ｉ−１、
列ｊ−１；および行ｉ＋１列ｊ−１でのＣＬＢが第５０
図および第５１図に示される４つの外のＣＬＢの代わり
に接続され得る。これは８つの近隣のものに装置を介す
る対角の相互接続経路を与える。しかしながら、直接接
続構造を伴う行または列を横切る能力は装置を横切って
信号を転送することの向上された速度をもたらすことが
見い出された。
第５２図は８つの近隣のＣＬＢへの行ｉ列ｊにおける中
央ＣＬＢ上の出力Ｘ１ないしＸ４の接続を示す。
中央のＣＬＨの出力Ｘ４は、行ｉ−２、列ｊ内のＣＬＢ
の入力ＦＭＩ、行ｉ−１；列ｊ内のＣＬＢの入力ＥＭＩ
　；行ｉ＋１、列ｊ内のＣＬＢの入力ＥＮ１．および行
ｉ＋２、列ｊのＣＬＢ内の入力ＦＮＩへ接続される。
出力Ｘ１は、行１１列ｊ−２内のＣＬＢの入力をＦＮ２
　、行１１列ｊ−１内のＣＬＢの入力ＥＮ２；行１１列
ｊ＋１内のＣＬＢ内の入力ＥＭ２　。
および行１１列ｊ＋２内のＣＬＢ内の入力ＦＭ２に結合
される。出力ｘ２は行ｉ−２およびｔ−１、列ｊ内のそ
れぞれのＣＬＢ内の入力ＦＮ３およびＥＮ３、かつ行ｉ
＋ｌおよびｉ＋２、列ｊのＣＬＢ内の入力ＥＭ３および
ＦＭ３にそれぞれ結合される。最後に、出力Ｘ３は、行
ｉ列ｊ−２およびｊ−１内のＣＬＨの入力ＦＭ４および
ＥＭ４へそれぞれ、および行ｉ列ｊ＋ｌおよびｊ＋２内
のＣＬＢ内の入力ＥＮ４およびＦＮ４へそれぞれ結合さ
れる。
ＩＯＢへの直接接続を含む周辺ＣＬＢ上の直接接続が第
５３図ないし第５５図に示される。図面の左側に沿うＩ
ＯＢを有して図面が示され、それゆえ示される周辺ＣＬ
Ｂの列は列１および２である。しかしながら、その接続
は、列１および２ではなく行１および２、列１および２
ではなく列７および８、および列１および２ではなく行
７および８上に周辺ＣＬＢがある構造に対しても同様に
適合する。接続は適切なところでただ回転される。
さらに、角におけるＣＬＢの接続は示されない。
これらのＣＬＢはそれらの角において集中するネットに
起因して様々な構成に接続され得る。角のＣＬＢおよび
すべての他の周辺ＣＬＢのアレイ上のＩＯＢへの特定的
な直接接続が第１表に示される。　　　　　　　　　　
　　　　　（以下余白）第１表 パッド 番号から　位置へ ＣＬＢ ＩＯＢから　　ＣＬＢから （ＤＩ）　　　ＩＯＢへ ＣＬＢへ　　　（０） ＩＣＩ ２Ｃ１ ＩＣＩ ２ＣＩ ＦＮＩ　　ＦＭ３ ＩＣＩ ２ＣＩ ＩＣ２ ２Ｃ２ ＩＣ４ ２Ｃ４ ＦＮＩ　　ＦＭ３ ＩＣ４ ２Ｃ４ ＩＣ５ ２Ｃ５ ＩＣ５ ２Ｃ５ ＦＮＩ　　ＦＭ３ ＩＣ５ ２Ｃ５ ＩＣ６ ２Ｃ６ ＩＣ２ ２Ｃ２ Ｍ３ ＩＣ２ ２Ｃ２ ＩＣ３ ２Ｃ３ ＩＣ３ ２Ｃ３ ＩＣ３ ２Ｃ３ ＩＣ４ ２Ｃ４ ＩＣ６ ２Ｃ６ ＩＣ６ ２Ｃ６ ＩＣ７ ２Ｃ７ ＩＣ７ ２Ｃ７ ＩＣ７ ２Ｃ７ ＩＣ８ ２Ｃ８ ６ ＲＩＣ８ ＮＩ Ｍ３ ２Ｃ８ ７ ＩＣ８ ２Ｃ８ ９ ＩＣ８ ＩＣ７ ０ ＩＣ８ Ｎ２ Ｍ４ ＩＣ７ １ ＩＣ８ ＩＣ７ ２ ２Ｃ８ ２Ｃ７ ９ ４Ｃ８ Ｎ２ Ｍ４ ４Ｃ７ ０ ４Ｃ８ ４Ｃ７ ３ ５Ｃ８ ５Ｃ７ ４ ５０８ Ｎ２ Ｍ４ ５Ｃ７ ５ ５Ｃ８ ５Ｃ７ ６ ６Ｃ８ ６Ｃ７ ３ ２Ｃ８ ２Ｃ７ Ｎ２ Ｍ４ ４ ２Ｃ８ ２Ｃ７ ５ ３Ｃ８ ３Ｃ７ ６ ３Ｃ８ ３Ｃ７ Ｎ２ Ｍ４ ７ ３Ｃ８ ３Ｃ７ ８ ４Ｃ８ ４Ｃ７ ７ ６Ｃ８ ６Ｃ７ Ｎ２ Ｍ４ ８ ６Ｃ８ ６Ｃ７ ９ ７Ｃ８ ７Ｃ７ ０ ７Ｃ８ ７Ｃ７ Ｎ２ Ｍ４ １ ７Ｃ８ ７Ｃ７ ２ ８Ｃ８ ８Ｃ７ ３ Ｒ８Ｃ８ Ｎ２ Ｍ４ ８Ｃ７ ４ ８Ｃ８ ８Ｃ７ ７ ８Ｃ８ ７Ｃ８ ８ ８Ｃ８ ＭＩ Ｎ３ ７Ｃ８ ９ ８Ｃ８ ７Ｃ８ ０ ８Ｃ７ Ｒ７Ｃ？ ７ ８Ｃ５ ＭＩ Ｎ３ ７Ｃ５ ８ ８Ｃ５ ７Ｃ５ １ ８Ｃ４ ７Ｃ４ ２ ８Ｃ４ ＭＩ Ｎ３ ７Ｃ４ ３ ８Ｃ４ ７Ｃ４ ４ ８Ｃ３ ７Ｃ３ １ ８Ｃ７ ７Ｃ７ ＭＩ Ｎ３ ２ ８Ｃ７ ７Ｃ７ ３ ８Ｃ６ ７Ｃ６ ４ ８Ｃ６ ７Ｃ６ ＭＩ Ｎ３ ５ ８Ｃ６ ７Ｃ６ ６ ８Ｃ５ ７Ｃ５ ５ ８Ｃ３ ７Ｃ３ ＭＩ Ｎ３ ６ ８Ｃ３ ７Ｃ３ ７ ８Ｃ２ ７Ｃ２ ８ ８Ｃ２ ７Ｃ２ ＭＩ Ｎ３ ９ ８Ｃ２ ７Ｃ２ ０ ８ＣＩ ７Ｃ１ １ Ｒ８Ｃ１ ＭＩ Ｎ３ ７Ｃ１ ２ ８Ｃ１ ７Ｃ１ ５ ８Ｃ１ ８Ｃ２ ６ ８Ｃ１ Ｍ２ Ｎ４ ８Ｃ２ ７ ８Ｃ１ ８Ｃ２ ８ ７ＣＩ ７Ｃ２ ５ ５Ｃ１ Ｍ２ Ｎ４ ５Ｃ２ ６ ５Ｃ１ ５Ｃ２ ９ ４Ｃ１ ４Ｃ２ ００ ４Ｃ１ Ｍ２ Ｎ４ ４Ｃ２ ０１ ４ＣＩ ４Ｃ２ ０２ ３ＣＩ ３Ｃ２ ９ ７ＣＩ ７Ｃ２ Ｍ２ Ｎ４ ０ ７ＣＩ ７Ｃ２ １ ６ＣＩ ６Ｃ２ ２ ６ＣＩ ６Ｃ２ Ｍ２ Ｎ４ ３ ａＣＩ ６Ｃ２ ４ ５ＣＩ ５Ｃ２ ０３ ３ＣＩ ３Ｃ２ Ｍ２ Ｎ４ ０４ ３ＣＩ ３Ｃ２ ０５ ２ＣＩ ２Ｃ２ ０６ ２ＣＩ ２Ｃ２ Ｍ２ Ｎ４ ０７ ２ＣＩ ２Ｃ２ ０８ ＩＣＩ ＩＣ２ １０１ ０９ＲＩ ＣＩＦ　　ＦＮ４ ４ ＩＣ２ ４ １１０ＲＩＣＩ　　　　　　ＥＮ４　　　　　　　　　
ＸＩＲＩＣ２ＦＮ４　　　　　　　　　Ｘｉ第５３図は
列１行ｉにおけるＣＬＢの接続を示し、ｉは３と６との
間である。また、列２行ｉのＣＬＢの接続も示される。
こうして、列１行ｉ内のＣＬＢの出力Ｘ１がＲ１１と明
示された近接の複合ＩＯＢに直接結合される。
この発明の構成可能ゲートアレイ内のＩＯＢがアレイの
行または列ごとに３つのブロックにグループ分けされる
ことに注目されたい。こうして、行ｉに対して第５３図
に示されるように、３つのＩＯＢ　　Ｒｉｌ、ＩＣ２お
よびＩＣ３がある。Ｒ１１およびＩＣ３は複合ＩＯＢで
あり、一方Ｒｉ２は単純ＩＯＢである。各々は相関のピ
ンへの出力信号としての供給のための複数個の信号を受
取るマルチプレクサを有する。これらの入力は参照Ｏに
よって示される。
ＣＬＢ　　ＣｌＲ１内の出力Ｘ１が、ＩＯＢ　　Ｒ１１
内の出力へ、ＣＬＢ　　Ｃ２Ｒ１内の入力ＥＭ２へかつ
ＣＬＢ　　Ｃ３Ｒｉ内の入力ＦＭ２へ直接結合される。
ＣＬＢ　　ＣｌＲ１の出力Ｘ２が列１行Ｒ１−２および
ｉ−１内のＣＬＢの入力ＦＮ３およびＥＮ３へそれぞれ
直接結合される。また、出力Ｘ２が列１行Ｒｉ＋１およ
びＲｉ＋２内のＣＬＢ内の入力ＥＭ３およびＦＭ３へそ
れぞれ直接結合される。
ＣＬＢ　　ＣｌＲ１の出力Ｘ　３　ハ複合ＩＯＢ　　Ｒ
１３内の端子ＯへかっＣＬＢ　　Ｃ２Ｒ１およびＣ３Ｒ
ｉのＥＮ４およびＦＮ４入力へそれぞれ直接接続される
。
ＣＬＢ　　ＣｌＲ１の出力Ｘ４は単純ＩＯＢ　　Ｒ１２
の０端子へ直接、かつＣＬＢ　　ＣｌＲ１−２およびＣ
ｌＲ１−１のＦＭＩおよびＥＭＩへ直接それぞれ結合さ
れる。また、ＣＬＢ　　ＣｌＲ１の出力Ｘ４は列１行ｉ
＋１およびｉ＋２内のＣＬＢのＥＮＩおよびＦＮＩ入力
へそれぞれ直接結合される。
ＣＬＢ　　Ｃ２Ｒ１内の出力Ｘ１が複合ｌ０ＢＲｉｌの
Ｏ端子へ、かつＣＬＢ　　ＣｌＲ１のＥＮ２端子へ直接
結合される。出力Ｘ１がまたＣＬＢＣ３ＲｉおよびＣ４
Ｒ１のＥＭ２およびＦＭ２入力へそれぞれ結合される。
ＣＬＢ　　Ｃ２Ｒｉｃ７）出力ｘ２はＣＬＢ　　Ｃ２Ｒ
ｉ−２およびＣ２Ｒｉ−１の入力ＦＮ３およびＥＮ３に
直接結合される。Ｃ２Ｒ１の出力Ｘ２はまたＣＬＢ　　
Ｃ２Ｒ１＋１およびＣ２Ｒ１＋２の８Ｍ３およびＦＭ３
入力に結合される。
ＣＬＢ　　Ｃ２Ｒ１の出力Ｘ３は複合ＩＯＢ　　Ｒ１３
のＯ端子へ、ＣＬＢ　　ＣｌＲ１のＥＭ４入力へＣＬＢ
　　Ｃ３ＲｉのＥＮ４入力へかっＣＬＢＣ４Ｒｉの入力
ＦＮ４へ直接結合される。
ＣＬＢ　　Ｃ２Ｒ１の出力端子Ｘ４はＣＬＢ　　Ｃ２Ｒ
ｉ−２およびＣ２Ｒｉ−１の入力ＦＭＩおよびＥＭＩに
直接接続される。出力Ｘ４はまたＣＬＢ　　Ｃ２Ｒ１＋
１およびＣ２Ｒｉ−１−２の入力ＥＮ１およびＦＮＩへ
それぞれ結合される。加えて、ＣＬＢ　　Ｃ２Ｒ１の出
力Ｘ４は単純ＩＯＢ　　ＩＣ２のＯ端子に直接接続され
る。
ＣＬＢ　　ＣｌＲ１の入力ＥＭＩないしＥＭ４およびＥ
ＮＩないしＥＮ４が第５４図に示される。
端子ＥＭＩはＣＬＢ　　ＣｌＲ１＋１の出力Ｘ４を受取
るように結合される。入力ＥＮＩがＣＬＢＣＩＲｉ−１
の出力ｘ４を受取るように結合される。入力ＥＭ２は複
合１０Ｂ　　ＩＣ３から入力を受取るように結合される
。入力ＥＮ２はＣＬＢＣ２Ｒｉの出力Ｘ１を受取るよう
に結合される。
入力ＥＭ３はＣＬＢ　　ＣｌＲ１−１の出力Ｘ２を受取
るように結合される。入力ＥＮ３はＣＬＢＣＩＲｉ＋１
の出力Ｘ２を受取るように結合される。入力ＥＭｌｔＣ
ＬＢ　　Ｃ２ＲＬ（７）出力ｘ３を受取るように結合さ
れる。入力ＥＮ４は複合ＩＯＢ　　Ｒｉｌからの入力を
受取るように結合される。
第５５図において、ＣＬＢ　　ＣｌＲ１およびＣ２Ｒ１
のＦＭＩないしＦＭ４およびＦＮＩないしＦＮ４入力が
示される。
ＣＬＢ　　ＣｌＲ１−２およびＣ２Ｒｉ−２の出力Ｘ４
がＣＬＢ　　ＣｌＲ１およびＣ２Ｒ１のＦＮ１入力にそ
れぞれ接続される。ＣＬＢ　　ＣＩＲｔ−２およびＣ２
Ｒｉ−２の出力Ｘ２がＣＬＢ　　ＣｌＲ１およびＣ２Ｒ
１の入力ＦＭ３に直接接続される。
ＣＬＢ　　Ｃ３ＲｉおよびＣ４Ｒ１の出力Ｘ１がＣＬＢ
　　ＣｌＲ１およびＣ２Ｒ１のＦＮ２人カへそれぞれ直
接接続される。ＣＬＢ　　Ｃ３ＲｉおよびＣ４Ｒ１の出
力Ｘ３がＣｌＲ１およびＣ２ＲｉのＦＭ４人カへ直接接
続される。
ＣＬＢ　　ＣｌＲ１＋２およびＣ２Ｒ１＋２の出力ｘ２
がＣＬＢ　　ＣｌＲ１およびＣ２Ｒｉ（７）ＦＮ３入力
へそれぞれ直接接続される。ＣＬＢ　　ＣｌＲ１＋２お
よびＣ２Ｒ１＋２の出力Ｘ４がＣＬ、ＢＣＩＲｉおよび
Ｃ２Ｒ１のＦＭ１入力にそれぞれ直接接続される。
複合１０Ｂ　　Ｒｉｌの端子ＤＩがＣＬＢ　　Ｃ２Ｒ１
のＦＮ４人カへ直接結合される。単純ｌ０ＢＲｉ２から
受取られる入力ＤＩがＣＬＢ　　ＣｌＲ１のＦＮ４入力
およびＦＭ２入力に直接結合される。最後に、複合ＩＯ
Ｂ　　Ｒｉ３から抽出される入力信号ＤＩがＣＬＢ　　
Ｃ２Ｒ１のＦＭ２入力に直接結合される。
プログラム可能一般的接続が第５６図ないし第７０図に
示される。それはネットを装置の周辺で経路づけするた
めの手段を提供する。ＣＬＢおよびＩＯＢはプログラム
可能相互接続点ＰＩＦによってこのネットワークを介し
てリンクされる。プログラム可能一般的接続は長い線お
よび双方向性−船釣相互接続ＢＧＩに細分され、それら
は１つまたは２９のＣＬＢにかかる金属セグメントを組
入れる線であり、普通は第４図ないし第２４図を参照し
て上記で説明されたようにスイッチングマトリックスま
たはセグメントボックス内で終端となる。
ＰＩＦの位置および構成可能論理ブロックの入力および
出力へのそれらの接続の選択は設計選択の問題である。
好ましい実現化例が以下のように示される。
第５６図は長い線およびＢＧＩへの出力Ｙ１ないしＹ４
のプログラム可能接続を示す。出力Ｙ１ないしＹ４はま
た第５８図に示されるように拘束されない長い線に接続
される。また、出力は垂直バス１および水平バス１、垂
直バス９および水平バス９に異なって結合され、それは
第５９図に示され、それはそれぞれのバス内の長い線１
ないし４に関係する。
第５６図は、長い線３．４および１５と相関のＰＩＦへ
かつＨＢＵＳ　　ｉ内のＢＧＩ５．９．１３および１４
へ出力Ｙ１が結合されることを示す。
ＣＬＢ　　Ｃ１Ｒｉ（７）出力Ｙ２はＶＢＵＳ　　ｉ＋
１長い線１および２および１５、およびＢＧＩ５．７．
１１および１４へ結合される。Ｃ１Ｒ１の出力Ｙ３がＨ
ＢＵＳ　　ｉ＋１長い線１．２および１５へ、およびＢ
ＧＩ線５．８．１２および１４へ結合される。Ｃ１Ｒ１
の出力Ｙ４がＶＢＵＳ　　ｉ長い線３．４および１５へ
、かつＢＧＩ５．６．１０および１４へ結合される。
Ｃ１ないしＣ４およびＤｌないしＤ４への入力もまた第
５６図に示される。これらの入力が、メモリを節約する
ために好ましいシステムにおいて４−１マルチプレクサ
を用いて単向性ＰＩＦとして結合される。もし所望であ
れば、双方向性ＰＩＰを用いてもよい。
入力Ｃ１はＨＢＵＳ　　を上のＢＧＩ７．９．１１およ
び１３に結合される。入力Ｄ１はＨＢＵＳｉ上のＢ、Ｇ
Ｉ６．８．１０および１２へ結合される。
入力Ｃ２はＶＢＵＳ　　ｉ＋ｌ線６．８．１０および１
２のＢＧＩへ結合され、一方入力Ｄ２はＶＢＵＳ　　ｉ
＋Ｉ　　ＢＧＩ７．９．１１および１３へ結合される。
入力Ｃ３はＨＢＵＳ　　ｉ＋ＩＢＧＩ６．８．１０およ
び１２に結合される。入力Ｄ３はＨＢＵＳｉ上Ｉ　　Ｂ
ＧＩ７．９．１１および１３ｉご結合される。
入力Ｃ４１ｔＶＢＵＳ　　ｉ　　ＢＧＩ７．９．１１お
よび１３に結合される。入力Ｄ４はＶＢＵＳｉ　　ＢＧ
Ｉ６．８．１０および１２に結合される。
第５７図は、近接のバスからＣＬＢ　　Ｃ１Ｒ１への長
い線およびＢＧＩからの固定された入力を示す。
ＨＢＵＳ　　ｉに対して、長い線４は入力Ａ１に結合さ
れ、長い線３は入力Ｂ１に結合され、ＢＧＩ５は入力Ｇ
１に結合され、ＢＧＩ１４は入力Ｈ１に結合され、かつ
長い線１５は入力に１に結合される。
ＶＢＵＳ　　ｉ＋１に対して、長い線１は入力Ａ２に結
合され、長い線２は入力Ｂ２に結合され、ＢＧＩ５は入
力Ｇ２に結合され、ＢＧＩ１４は入力Ｈ２に結合され、
かつ長い線１５は入力に２に結合される。
ＨＢＵＳ　　ｉ＋１に対して、長い線１は入力Ａ３に結
合され、長い線２は入力Ｂ３に結合され、ＢＧＩ５は入
力Ｇ３に結合され、ＢＧＩ１４は入力Ｈ３に結合され、
かつ長い線１５は入力に３に結合される。
ＶＢＵＳ　　ｉに対して、長い線４が入力Ａ４に結合さ
れ、長い線３が入力Ｂ４に結合され、ＢＧＩ５が入力Ｇ
４に結合され、ＢＧＩ１４が入力Ｈ４に結合され、長い
線１５が入力に４に結合され、長い線１６が入力ＧＫに
結合され、かつ長い線１７が入力ＧＲに結合される。
拘束されない長い線に対する構成可能論理ブロックの接
続が第５８図に示される。各ＣＬＢまたとえばＣＬＢ　
　Ｒ３Ｃ４は、１つの拘束されない長い線に各々結合さ
れる出力Ｙ１ないしＹ４を有する。その接続は述べられ
ず、なぜならばそれらは第５８図に示されるからである
。第５８図において、垂直バスの線１８ないし２５およ
び水平バスの線１６ないし２３のみが示され、なぜなら
ばこれらは唯一の拘束されない長い線であるからである
。第５８図を読むための例を提示するために、ＣＬＢ　
　Ｒ３Ｃ４出力Ｙ１はＨＢＵＳ３の拘束されない長い線
２１に結合される。Ｒ３Ｃ４の出力Ｙ２はＶＢＵＳ５の
拘束されない長い線２３に結合される。出力Ｙ３がＨＢ
ＵＳ４の拘束されない長い線２１に結合される。出力Ｙ
４はＶＢＵＳ４の拘束されない長い線２３に結合される
。拘束されない長い線がＣＬＢの入力へのプログラム可
能接続を有さないことに注目されたい。拘束されない長
い線の出力の接続の選択はアレイを介するネットのプロ
グラミングを容易にする分布された均一パターンを達成
するために行なわれた。
第５９図＋１ＨＢＵｓ１、ＶＢＵＳｌ、ＶＢＵＳ９、お
よびＨＢＵＳ９内の長い線１ないし４の接続を示す。図
面はＶＢＵＳ９のＨＢＵＳｌおよびＨＢＵＳ９との、お
よびＶＢＵＳｌ（７）ＨＢＵＳｌとＨＢＵＳ９との角の
交点の利用を示し、それらは４つの外側の長い線のうち
のいずれの１つにでも供給された信号のチップをずっと
まわっての伝播を可能とする。これは所望なようにすべ
ての■ＯＢへの制御入力としての単一の信号の利用を容
易にする。
行１内のＣＬＢの出力Ｙ１はすべてＨＢＵＳｌ長い線１
．３および４に接続され、例外としてＲＩＣ８のＹ１出
力はＨＢＵＳｌ長い線２．３および４に結合される。行
１内のＣＬＢの出力Ｙ２はＲＩＣ８を例外としてすべて
ＨＢＵＳｌ長い線２に接続される。ＲＩＣ８のＹ４出力
はＨＢＵＳｌ長い線１に結合される。
Ｒ８Ｃ８を除いて、列８内のすべてのＣＬＢのＹ２出力
がＶＢＵＳ９長い線１．２および４に結合される。Ｃ８
Ｒ８を例外として、列８内のすべてのＣＬＢのＹ３出力
がＶＢＵＳ９長い線３に結合される。Ｃ８Ｒ８のＹ１出
力がＶＢＵＳ９長い線４に結合される。ＣＬＢ　　Ｃ８
Ｒ８のＹ２出力がＶＢＵＳ９長い線１．２および３に結
合され゛る。
ＣｌＲ８を例外として、行８内のすべてのＣＬＢのＹ３
出力はＨＢＵＳ９長い線１．２および４に結合される。
ＣｌＲ８を例外として、行８内のＣＬＢのＹ４出力がＨ
ＢＵＳ９長い線３に結合される。
ＣｌＲ８のＹ２出力はＨＢＵＳ９の長い線４に結合され
る。ＣｌＲ８のＹ３出力はＨＢＵＳ９の長い線１．２お
よび３に結合される。ＣｌＲ１を例外として、列１内の
ＣＬＢは、Ｙ４がＶＢＵＳｌ長い線１．３および４へ接
続されるように、ならびにＹｌがＶＢＵＳｌ長い線２に
接続されるように接続される。ＣＬＢ　　ＣＩＲＩ出力
Ｙ４がＶＢＵＳｌ長い線２ないし４に接続され、かつ出
力Ｙ３がＶＢＵＳｌ長い線１に接続される。
チップの周囲の周辺のいかなる長い線上の信号の通過で
もがＶＢＵＳ９とＨＢＵＳｌとの交点での相互接続構造
５９００によって、かつＶＢＵＳｌとＨＢＵＳ９との交
点での相互接続構造５９０１によって能動化される。こ
れらの構造５９００および５９０１は周囲のまわりの４
つの長い線のいずれの１つの上でもの信号がそれぞれの
バス上の２９の外側の長い線の１つへ接続されることを
可能とし、かつ逆もまた同じである。
第６０図はＩＯＢとＣＬＢとの間の長い線の拡がりを示
す。実際、ＩＯＢからの信号入力がただ１つのＰＩＰ遅
延でＣＬＢに対する入力として直接供給され得る。また
、ＣＬＢからの信号出力がただ１つのＰＩＦ遅延でＩＯ
Ｂへの出力信号として供給され得る。たとえば、ＣＬＢ
　　Ｒ６Ｃ５において発生される信号Ｙ１が単純ＩＯＢ
　　Ｒ６−２への線６００１を横切る入力としてＰＩＦ
６０００を介してＨＢＵＳ６の長い線４に沿って供給さ
れ得る。この態様で、アレイの内部のＣＬＢにおいて発
生された信号がチップの外側に迅速に伝播され得る。Ｐ
ＩＦに対する長い線４上の記号６００３が第４５図のマ
ルチプレクサ４５０１の入力に対応することに注目され
たい。
同様に、ＩＯＢ　　Ｒ６−２およびＩＯＢ　　Ｒ６−１
からの入力信号がＰＩＦを介して長い線３に結合され得
て１．それはＲ６Ｃ５へのかっＲ６Ｃ４への直接入力Ｂ
１として供給される。こうして、単一ＰＩＦ遅延を介し
て、たとえば点６００２において、Ｒ６−１からの入力
信号が装置の内部内のＣＬＢに直接供給され得る。チッ
プの頂部または底部においてＩＯＢ　　Ｃ４−１、Ｃ４
−２、Ｃ４−３、Ｃ５−１、Ｃ５−２およびＣ５−３か
ら類似の経路が見られる。これらの接続はチップ内の各
列または行の端部においてＩＯＢに対して類似してなさ
れる。
各バスの４つの長い線１ないし４はそれらの端部におい
てプログラム可能プルアップ抵抗器を有する（示さず）
。これらの４つの長い線は装置の中央内のＩＯＢおよび
ＣＬＢの間の接続性またはＣＬＢ間の長い拡がりのため
に用いられると考えられる。プルアップ抵抗器が構成メ
モリ内のプログラムデータによって能動化され得て、そ
れゆえもし信号が線に到着しなければ、その線は論理の
１状態をとり得る。これは線が全体の装置を横切ってス
プリアス信号を搬送することを止める。
プルアップの第２の特徴は３状態可能である多数のＣＬ
ＢまたはＩＯＢ出力バッファからの線を駆動することに
よってワイアードＡＮＤを作る能力である。
各出力バッファは、論理の０を通過させるとき、バッフ
ァが長い線に対してローを主張するように構成されても
よい。論理の１を通過させるとき、バッファは線に対し
て３状態（ハイインピーダンス）を主張する。もし他の
バッファが線を駆動しなければ（すなわち接続されるす
べてのバッファが３状態−各々に対する論理の１の場合
）、そのときプルアップ抵抗器は論理のハイを線上に強
制し、必要とされるＡＮＤ機能の結果を与える。
第６１図ないし第７０図は相互接続を有するＩＯＢ構造
への接続を示す。第６１図において、アレイの上部側に
沿う入力／出力ブロックの８つのグループの入力端子Ｉ
と出力端子Ｏとの水平バス１への接続を示す。図におい
て、線の交点での円形記号は双方向性ＰＩＦ接続を示す
。交点での四角形はＩＯＢ内でのマルチプレクサへの接
続を示し、それは第４５図および第４６図を参照して上
記で説明されたＯ信号を発生する。第６１図を再び参照
すると、各ＩＯＢ入力端子ＩがＰＩＦを介して１つのＢ
ＧＩおよび１つの拘束されない長い線に結合されること
が理解される。ＩＯＢ内の各出力端子Ｏが入力マルチプ
レクサにおいて１つの拘束されない長い線および１つの
ＢＧＩに結合される。加えて、トリプレットのそれぞれ
の中央内の単純ＩＯＢの入力端子ＩはすべてＰＩＰを介
して長い線１５に結合される。接続の分布は装置上のネ
ットワークのプログラミングを容易にする予測可能な機
構を設けるように選択された。様々な相互接続機構が特
定の応用の必要性を満足するように実現化され得る。
第６２図は水平バス９への底部側に沿うＩＯＢへの接続
を示す。第６２図の接続のパターンは第６１図のそれに
類似である。同じ説明が適合する。
第６３図は垂直バス１へのアレイの左側に沿うＩＯＢ接
続を示す。再び、この接続機構は第６１図を参照して説
明されたそれに類似でありかつ説明は言い換えられない
。
第６４図は垂直バス９へのアレイの右側に沿うＩＯＢ接
続を示す。再び、この相互接続機構は第６１図を参照し
て説明されたものに類似でありかつ再び説明されない。
第６５図ないし第６８図は垂直バスＶＢＵＳｉおよびＶ
ＢＵＳ　　ｉ＋１へのアレイの上部側に沿うＩＯＢの接
続を示し、かつ制御信号ＧＫ、ＧＲおよびＫのための入
力を示す。第６１図に示される接続に加えて、ＩＯＢ　
　Ｃｉｌの入力ＩがＰＩＰを介してＶＢＵＳ　　ｉの長
い線３へ結合されることに注目されたい。ＩＯＢ　　Ｃ
ｉｌの端子ＯがＩＯＢ内のマルチプレクサを介してＶＢ
ＵＳｌの長い線４へ結合される。ＧＫおよびＧＲ入力信
号がＶＢＵＳ　　ｔの長い線１６および１７に結合され
る。入力ＫがＨＢＵＳ　　１の長い線１５に直接結合さ
れる。
単純１０Ｂ　　Ｃｉ２はそれの端子ＩがＰＩＦを介して
ＶＢＵＳ　　ｆの長い線３および１５へ、かつＶＢＵＳ
　　ｉ＋ｌの長い線１へ接続される。単純ＩＯＢ　　Ｃ
ｉ２の上の端子Ｏはそれのマルチプレクサへの入力とし
て、ＶＢＵＳ　　ｉ＋１の長い線２およびＶＢＵＳ　　
ｉの長い線４への接続を受取る。
複合ＩＯＢ　　Ｃｉ３はそれの入力端子ＩがＶＢＵＳ　
　ｉ＋１の長い線１に結合され、かつそれのマルチプレ
クサはＶＢＵＳ　　ｉ＋１の長い線２上の信号を受取る
ように結合された信号Ｏを発生する。ＩＯＢ　　Ｃｉａ
内の制御信号ＧＫおよびＧＲはＶＢＵＳ　　ｉの長い線
１６および１７に結合される。制御入力にはＨＢＵＳｌ
の長い線１５に結合される。
第６６図は、制御入力に、ＧＲ，およびＧＫと同様に、
垂直バスＶＢＵＳ　　ｉおよびＶＢＵＳｉ＋１との、底
部側に沿うＩＯＢの接続を示す。
これらのＩＯＢへの接続が第６５図を参照して説明され
たそれに類似であることに注目されたいが、例外として
単純ＩＯＢ　　Ｃｔ２内の端子ＩがＶＢＵＳ　　ｔ（７
）長い線４およびＶＢＵＳ　　ｉ＋１（７）長い線２お
よび１５に接続される。この態様で、ＶＢＵＳ　　ｉ＋
１の長い線１５がアレイの底部側に沿う単純ＩＯＢ　　
Ｃｉ２からの信号を受取るようニ接続すレ、一方ＶＢＵ
Ｓ　　ｉ線１５はＣＬＢの１つの列にわたるＩＯＢのた
めのアレイの上部側でのＩＯＢからの信号を受取るよう
に結合される。
第６７図は水平バスＨＢＵＳ　　ｉおよびＨＢＵＳ　　
ｉ＋１との、およびＶＢＵＳ　　１に沿って供給される
制御信号との、アレイの左側に沿うＩＯＢの接続を示す
。
複合ＩＯＢ　　Ｒｉｌはそれの端子ＯにおいてＨＢＵＳ
　　ｉの長い線３から入力を受取る。ＲｉｌのＩ端子が
ＰＩＦを介してＨＢｔＪＳ　　ｉの長い線４に結合され
る。制御信号ＫＳＧＲおよびＧＫがそれぞれＶＢＵＳ　
１の線１５．１７および１６に結合される。単純ＩＯＢ
　　Ｒｉ２の出力ＯがＨＢＵＳ　　ｉの長い線３および
ＨＢＵＳ　　ｉ＋１の長い線１から入力を受取るように
結合される。単純ＩＯＢ　　Ｒｉ２の端子ＩがＰＩＦを
介してＨＢＵＳ　　ｔの長い線４、ＨＢＵＳ　　ｉ＋１
の長い線２およびＨＢＵＳ　　ｉ＋１の長い線１５に結
合される。
複合ＩＯＢ　　Ｒｉ３の端子ＯがＨＢＵＳ　　ｉ＋１の
長い線１からの入力を受取るように結合される。制御信
号に、ＧＲおよびＧＫがそれぞれＶＢＵＳＩの線１５．
１７および１６に結合される。
複合ＩＯＢ　　Ｒｉａ内の端子ＩがＰＩＦを介してＨＢ
ＵＳ　　ｉ＋１の長い線２に結合される。
第６８図は水平バスＨＢＵＳ　　ｉおよびＨＢＵＳ　　
ｉ＋１へのアレイの右側に沿うＩＯＢの接続を示し、そ
れは垂直バスＶＢＵＳ９から制御信号を受取るためのも
のである。これらの接続は第６７図に参照されて説明さ
れたそれらに類似であり、再びは述べられない。唯一の
例外は、ＨＢＵＳｉの長い線１５が右側（第６８図）に
沿うＲｉ２の端子Ｉに結合され、一方ＨＢＵＳ　　ｉ＋
１の長い線１５が左側（第６７図）に沿う単純ＩＯＢの
端子Ｉに結合されることである。
第６９図は、アレイの上および左側に沿う複合ＩＯＢへ
の他の制御入力ＩＥＮ、ＯＥＮ、ＳＬＩ、ＳＬ２および
ＣＥＮの接続を示す。これらの信号の各々は第４６図を
参照して説明されたマルチプレクサの出力において発生
される。こうして、２９の線の交点において四角形を用
いる申し合わせは双方向性ＰＩＦではなくマルチプレク
サ内への入力を示す。
こうして、第６９図に示されるように、信号ＩＥＮを発
生するマルチプレクサへの入力が、上部に沿うＩＯＢに
対しては近接の水平バスＨＢＵＳ１の、かつ左側に沿う
ＩＯＢに対しては近接の垂直バスＶＢＵＳ　１の長い線
１およびＢＧＩ９から供給される。同様に、信号ＯＥＮ
が長い線１またはＢＧＩ８からのいずれかから供給され
る。信号ＳＬ１が長い線２またはＢＧＩ７のいずれかか
ら供給される。信号ＳＬ２はＢＧＩ６の長い線３のいず
れかから供給される。信号ＣＥＮは長い線４またはＢＧ
Ｉ５のいずれかから供給される。
第７０図はアレイの右および底部側に沿う複合ＩＯＢの
制御信号のためのマルチプレクサへの入力を示す。こう
して、信号ＩＥＮはＶＢＵＳ９またはＨＢＵＳ９の長い
線４またはＢＧＩＩＯのいずれかから供給される。信号
ＯＥＮは長い線４またはＢＧＩＩＩのいずれかから供給
される。信号ＳＬ１は長い線３またはＢＧＩ１２のいず
れかから供給される。信号ＳＬ２は長い線２またはＢＧ
Ｉ１３からのいずれかから供給される。信号ＣＥＮは長
い線１またはＢＧＩ１４のいずれかから供給される。
Ｖｌ、　　結論 この発明は、改良された入力／出力ブロック、構成可能
論理ブロックおよび相互接続構造を含むプログラム可能
ゲートアレイ装置のための新しいアーキテクチャとして
特徴づけられることができる。
全体として、そのアーキテクチャは先行技術の多くの問
題を克服する。信号の伝播は、相互接続構造またはＣＬ
Ｂの入力および出力配向によって左から右へもはや抑制
されない。この発明の相互接続構造はＰＩＰ遅延があま
りない状態での装置を横切る信号の伝播を容易にする。
これは長さが２９のＣＬＢであるＢＧＩを用い、拘束さ
れない長い線の使用、および８つの近隣のものの間に直
接接続を設けることによって達成される。
さらに、そのアーキテクチャは、ネット内に組入れられ
なければならない装置を介する分布された３状態バッフ
ァの必要性を除く。これは３状態バッファをＩＯＢおよ
びＣＬＢ内で動かすことによって達成される。こうして
、多重ソースネットを必要とする応用に対して、相互接
続資源が使い尽くされない。
そのアーキテクチャは先行技術のシステムにおいて利用
可能ではなかったクロックのための複数個の源をさらに
設ける。特定的には、クロックはアレイにおいていかな
るＣＬＢからも駆動され得る。
この発明はさらに、構成可能入力／出力ブロック内の資
源のより大きな利用をもたらす。ＪＯＢはプログラム可
能ゲートアレイなどの装置に必要な融通性を満足するた
めに大きな機能性を必要とする。しかしながら、先行技
術において、これらの資源は入力／出力機能のためにの
み用いられており、用いられないときスペースおよび論
理を無駄にした。この発明は入力および出力以外の目的
のために入力／出力ブロックの資源を用いるために様々
な経路を設ける。
さらに、先行技術のＩＯブロックは構造の複雑な性質の
ために比較的遅い。こうして、この発明は単純および複
合入力／出力ブロックの混合を提供する。単純入力／出
力ブロックの利用可能性のために、複合ブロックと相関
の速度の不利益が成る応用に対して避けられ得る。さら
に、この発明の入力／出力ブロックは先行技術において
よりも大きな数の近接の構成可能論理ブロックに直接接
続される。これは、多くの応用が、入力／出力用になり
、かつチップ上で利用可能な論理の使用を制限すること
を防ぐ。
この発明に従う構成可能論理ブロックは広いゲート機能
における入力変数の共用を除去し、それは狭いゲート機
能のための速度の不利益なしに広いゲート機能を行なう
能力を与え、かつ入力多重化構造のためにＣＬＢ内で利
用可能な組合わせ論理のずっとより大きな利用を可能と
する。さらに、ＣＬＢは、それらがブロックのすべての
４つの側からの入力および出力を可能とし、かつすべて
の４つの側から制御信号およびクロック信号を受取るこ
とができるということにおいて、対称的である。
さらに、ＣＬＢの入力および出力構造における融通性の
ために、使用下のＣＬＢは速度の不利益を被らない。
全体として、この発明はプログラム可能ゲートアレイの
実現化を可能とし、そこにおいて相互接続の対称性、多
重ソースネットワークを設ける能力、速度の不利益を被
ることなしにアレイを横切って長い距離を信号を伝播す
る能力、およびより大きな組合わせ論理可能性が結合さ
れる。
この発明はこうして先行技術よりもより広い様々な応用
に適合可能であるプログラム可能ゲートアレイの実現化
を可能とする。さらに、これらの実現化例はＰＧＡのた
めの先行技術のアーキテクチャにおいて利用可能であっ
たよりもより大きなパーセンテージの能力で効率的に用
いられ得る、より大きな機能的密度を有するプログラム
可能ゲートアレイの製造を可能とする。
この発明の好ましい実施例の前述の説明は例示および説
明の目的のために提供された。余すところがないことま
たはこの発明を開示された正確な形式に制限することは
意図されない。明らかに、多くの修正および変更が当業
者には明らかであろう。実施例はこの発明の原理および
それの実務的応用を最良に説明するために選択されかつ
説明され、それによって当業者が様々な実施例のために
および様々な修正を伴って考えられる特定の使用に適す
るようにこの発明を理解することを可能とする。この発
明の範囲は前掲の特許請求の範囲およびそれらの均等物
によって規定されることが意図される。
【図面の簡単な説明】
第１図はこの発明に従うプログラム可能ゲートアレイの
レイアウトを示す概略図である。 第２図はこの発明に従うプログラム可能ゲートアレイ内
の構成メモリの概略図である。 第３図は構成メモリ記憶セルの図である。 第４図はプログラム可能ゲートアレイ内の垂直バスのた
めの表記機構を示す図である。 第５図はプログラム可能ゲートアレイ内の水平バスのた
めの表記機構を示す図である。 第６図はプログラム可能ゲートアレイ内の水平および垂
直バスの線５ないし１４におけるスイッチマトリックス
の配置を示す図である。 第７図は垂直バスと水平バスとの交点を示す図である。 第８図は垂直バスと水平のものとの代替の交点を示す図
である。 第９図は垂直バス１および９の偶数番号の水平バスとの
、および水平バス１および９の偶数番号の垂直バスとの
交点を示す図である。 第１０図は、垂直バス１および９と奇数番号の水平バス
との、および水平バス１および９と奇数番号の垂直バス
との交点を示す図である。 第１１図は角における水平バス１と垂直バス１との交点
を示す図である。 第１２図は角における垂直バス９と水平バス１との交点
を示す図である。 第１３図は角における水平バス９と垂直バス１との交点
を示す図である。 第１４図は角における水平バス９と垂直バス９との交点
を示す図である。 第１４Ａ図は第１１図ないし第１４図の機構の代わりに
、すべての４つの角の交点において用いられ得る代替の
角の接続機構を示す図である。 第１５図は垂直バスの線１６および１７と大域リセット
および大域クロックバッファとの接続を示す図である。 第１５Ａ図は垂直バス１６および１７と構成可能論理ブ
ロックとの接続を示す図である。 第１５Ｂ図は、大域クロックバッファ、水平オルタネー
トバッファまたは垂直オルタネートバッファへの接続の
ための内部ＩＯＢ論理をバイパスする入力／出力パッド
からの信号経路を示す図である。 第１５Ｃ図は大域クロックバッファへの入力を示す図で
ある。 第１６図は水平オルタネートバッファと水平バス上の線
１５との、および垂直オルタネートバッファと垂直バス
上の線１５との接続を示す図である。 第１６Ａ図は入力／出力ブロックおよび構成可能論理ブ
ロックの線１５との接続を示す図である。 第１６Ｂ図は垂直オルタネートバッファへの入力経路を
示す図である。 第１６Ｃ図は水平オルタネートバッファへの入力経路を
示す図である。 第１６Ｄ図はそれによって発振器信号Ｏ８Ｃがチップ上
で発生される水晶発振器回路を示す図である。 第１６Ｅ図は第１６Ｄ図の発振器に対する外部接続を示
す図である。 第１７図は双方向性パストランジスタを用いるプログラ
ム可能相互接続点の１つの実施例を示す図である。 第１８図は単向性マルチプレクサ技術を用いるプログラ
ム可能相互接続点の代替の構成を示す図である。 第１９図はスイッチマトリックスの相互接続構造を示す
図である。 第２０図はプログラム可能相互接続において用いられる
再電力付与バッファを示す図である。 第２１図はスイッチマトリックスへの各接続に対するス
イッチマトリックス相互接続オプションを示す図である
。 第２２図は垂直バス１および９上のセグメントボックス
内の相互接続を示す図である。 第２３図は水平バス１および９上のセグメントボックス
内の相互接続を示す図である。 第２４図はセグメントボックスへの各接続のためのセグ
メントボックス相互接続オプションを示す図である。 第２５図は構成可能論理ブロックの概要ブロック図であ
る。 第２６図は入力および出力を概略的に示しかつ構成可能
論理ブロックのための表記法を与える図である。 第２７図は構成可能論理ブロック内の組合わせ論理の概
略図である。 第２８図は第２７図の組合わせ論理へ結合される特殊出
力段の概略図である。 第２９図は構成可能論理ブロック上の出力Ｘ１およびＹ
ｌに対するマクロセルの概略図である。 第２９Ａ図は構成可能論理アレイのプログラミングの間
にプリロードを準備するマクロセル内のレジスタの接続
を示す図である。 第３０図は構成可能論理ブロック上の出力Ｘ２およびＹ
２に対するマクロセルの概略図である。 第３１図は構成可能論理ブロック上の出力Ｘ３およびＹ
３に対するマクロセルの概略図である。 第３２図は構成可能論理ブロック上の出力Ｘ４およびＹ
４に対するマクロセルの概略図である。 第３３図は、構成可能論理ブロックの組合わせ論理セク
ション内の第ルベル多重化において用いられる信号ＶＡ
ＩないしＶＡ４に対する入力多重化構造の図である。 第３４図は、構成可能論理ブロックの組合わせ論理セク
ション内の第ルベル多重化において用いられる信号ＶＢ
ＩないしＶＢ４のための入力多重化構造の概略図である
。 第３５図は、構成可能論理ブロックの組合わせ論理セク
ション内の第ルベル多重化において用いられる信号ＶＣ
ＩないしＶＣ４のための入力マルチプレクサ構造の概略
図である。 第３６図は構成可能論理ブロックの組合わせ論理セクシ
ョン内で第２レベル多重化において用いられる信号ＶＤ
ＩないしＶＨ４のための入力多重化構造の概略図である
。 第３７図は組合わせ論理の第３レベル多重化において用
いられるＶＨ１およびＶＨ２のための入力多重化構造の
図である。 第３８図は組合わせ論理内の第４レベル多重化信号ＶＦ
のための入力多重化構造の図である。 第３９図は特殊出力を設けることにおいて用いられる制
御信号ＶＧのための入力多重化構造の概略図である。 第４０Ａ図ないし第４０Ｈ図は一般目的制御線ＣＴＩな
いしＣｒ２に対する入力多重化をそれぞれ示す図である
。 第４１図は構成可能論理ブロックにおいて出力能動化制
御信号ＯＥＩないしＯＥ４を発生する回路の概略図であ
る。 第４２図は構成可能論理ブロック内でのクロック信号の
選択を示す図である。 第４３図は構成可能論理ブロック内のクロック能動化信
号の発生を示す概略図である。 第４４図は構成可能論理ブロック内のリセット信号の選
択を示す概略図である。 第４５図はこの発明に従う単純入力／出力セルの概略図
である。 第４６図はこの発明に従う複合入力／出力セルの概略図
である。 第４７図は複合入力／出力ブロックの入力および出力を
示す図である。 第４８図は単純入力／出力ブロックの入力および出力を
示す図である。 第４９図はシフトレジスタ構成における複合入力／出力
ブロックの接続を図式的に示す図である。 第５０図は次の（ｎｅｘｔ）近接の構成可能論理ブロッ
クの出力から所与の論理ブロックの入力への直接接続を
示す図である。 第５１図は近接構成可能論理ブロックから中央構成可能
論理ブロックの入力への直接接続を示す図である。 第５２図は中央構成可能論理ブロックの出力から近接の
および次の近接の構成可能論理ブロックへの直接接続を
示す図である。 第５３図は周辺構成可能論理ブロック上の出力Ｘ１ない
しＸ４の直接接続を示す図である。 第５４図は周辺構成可能論理ブロックの入力への直接接
続を示す図である。 第５５図は周辺構成可能論理ブロック上の入力Ｆ工ない
しＦ４への直接接続を示す図である。 第５６図は相互接続構造および構成可能論理ブロックの
間のプログラム可能接続を示す図である。 第５７図は相互接続構造および構成可能論理ブロックの
間の固定された接続を示す図である。 第５８図はアレイ内の構成可能論理ブロックから拘束さ
れない長い線へのプログラム可能接続を示す図である。 第５９図はＣＬＢから外側の長い線へのプログラム可能
接続を示す図である。 第６０図は長い線上の入力／出力ブロックおよび構成可
能論理ブロックの間の拡がりを示す図である。 第６１図は構成可能アレイの上部側上の入力／出力ブロ
ックおよび水平バス１の間のプログラム可能接続を示す
図である。 第６２図は構成可能アレイの底部側上の水平バス９およ
び入力／出力ブロックの間のプログラム可能接続を示す
図である。 第６３図はアレイの左側上での垂直バス１および入力／
出力ブロックの間のプログラム可能接続を示す図である
。 第６４図はアレイの右側上での垂直バス９および入力／
出力ブロックの間のプログラム可能相互接続を示す図で
ある。 第６５図は、アレイの上部側上の入力／出力ブロックの
入力および出力の、垂直バスへのプログラム可能接続と
同様に、クロックおよびリセット信号と複合論理ブロッ
クの接続を示す図である。 第６６図は、アレイの底部側上でのクロックおよびリセ
ット信号の入力／出力ブロックへの接続、およびこれら
の底部側入力／出力ブロックの垂直バスへの接続を示す
図である。 第６７図は、クロックおよびリセット信号の左鋼上の入
力／出力ブロックへの接続およびこれらの左側入力／出
力ブロックの水平バスへの接続を示す図である。 第６８図はアレイの右側上でのクロックおよびリセット
信号の入力／出力ブロックへの接続およびこれらの右側
入力／出力ブロックの水平バスへの接続を示す図である
。 第６９図はアレイの上および左側上の入力／出力ブロッ
ク上の制御信号入力の、近接の相互接続バスへの接続を
示す図である。 第７０図はアレイの右および底部側上の入力／出力ブロ
ックへの制御信号入力の、近接の相互接続バスへの接続
を示す図である。 図において、ＣＬＢは構成可能論理ブロックであり、Ｉ
ＯＢは入力／出力ブロックであり、２００は構成メモリ
であり、３００は基本セルである。

Claims (58)

    【特許請求の範囲】
  1. （１）ユーザ規定データ処理機能を特定するプログラム
    データをストアする構成メモリに結合された構成可能論
    理素子であって、 複数個のＪ入力信号を受取るための入力手段と、構成メ
    モリおよび受取るための入力手段に結合された、複数個
    のＪ入力信号のＫ信号のサブセットを選択するための、
    入力選択手段とを含み、そこでＫはＪより少ないかまた
    は等しく、それが構成メモリ内のプログラムデータに応
    答してのことであり、さらに、 構成メモリおよび入力選択手段に結合された、Ｋ信号の
    サブセットに応答してかつ構成メモリ内のプログラムデ
    ータに応答して複数個のＬ論理信号を発生するための、
    論理手段と、 論理手段および構成メモリに結合された、構成メモリ内
    のプログラムデータに応答して、複数個のＬ論理信号の
    Ｐ信号のサブセットを選択するための、出力選択手段と
    を含み、ここでＰはＬより少ないかまたは等しく、さら
    に、 素子出力信号としてＰ信号のサブセットを供給するため
    の出力手段を含み、出力手段がＰ信号のサブセットのＱ
    信号のサブセットのそれぞれのものを受取る複数個のＱ
    ３状態出力バッファを含み、そこでＱはＰより少ないか
    または等しく、またそれが、構成メモリ内のプログラム
    データにかつ複数個のＪ入力信号または複数個のＬ論理
    信号の少なくとも１つに応答して出力としてＱ信号のサ
    ブセットを供給するかまたは高インピーダンス状態を呈
    するためのものである、構成可能論理素子。
  2. （２）ユーザ規定データ処理機能を特定するプログラム
    データをストアする複数個の記憶素子を含む構成メモリ
    に結合された構成可能論理素子であって、 １組のＫ入力信号を供給するための入力手段と、入力手
    段および構成メモリ内の第１の組の記憶素子に結合され
    た、Ｋ入力信号の組の第１のサブセットに応答して、第
    １の組の記憶素子から１組のＰ信号および１組のＱ信号
    を選択するための、多重化手段と、 多重化手段および構成メモリ内の第２の組の記憶素子に
    結合された、Ｑ信号の組に応答して第２の組の記憶素子
    から特殊出力信号を選択するための、特殊出力手段と、 多重化手段および特殊出力手段に結合された、素子出力
    信号としてＰ信号の組および特殊出力信号から第１のサ
    ブセットを選択するための、出力手段とを含む、構成可
    能論理素子。
  3. （３）構成可能論理素子の第１の側が第１のバスと結合
    され、第２の側が第２のバスと結合され、第３の側が第
    ３のバスと結合され、かつ第４の側が第４のバスと結合
    され、かつそこで入力手段が、 第１、第２、第３および第４のバスにかつ構成メモリに
    結合された、構成メモリ内のプログラムデータに応答し
    て、第１、第２、第３および第４のバス上の選択された
    線上の信号からＫ入力信号の組の第１のサブセットを選
    択するための、手段を含む、請求項２に記載の構成可能
    論理素子。
  4. （４）素子の第１の側が第１のバスと結合され、第２の
    側が第２のバスと結合され、第３の側が第３のバスと結
    合され、かつ第４の側が第４のバスと結合され、かつ出
    力手段が、第１、第２、第３および第４のバスにかつ構
    成メモリに結合された、構成メモリ内のプログラムデー
    タに応答して、第１、第２、第３および第４のバス上の
    選択された線上に素子出力信号を供給するための、手段
    を含む、請求項２に記載の構成可能論理素子。
  5. （５）複数個の出力能動化信号を供給するための手段を
    さらに含み、かつ出力手段が、 それぞれの出力能動化信号に応答して、素子出力信号の
    それぞれのものを出力として供給するかまたは高インピ
    ーダンス状態を呈するための、素子出力信号のおよび複
    数個の出力能動化信号のそれぞれのものを受取る複数個
    の３状態出力バッファを含む、請求項２に記載の構成可
    能論理素子。
  6. （６）複数個の出力能動化信号を供給するための手段を
    さらに含み、出力手段が、 それぞれの出力能動化信号に応答して、出力として第１
    の組の素子出力信号のそれぞれのものを供給するかまた
    は高インピーダンス状態を呈するための、素子出力信号
    の第１の組のそれぞれのものおよびそれぞれの出力能動
    化信号を受取る複数個の３状態出力バッファと、 それぞれのものを出力として供給するための、第２の組
    の素子出力信号のそれぞれのものを受取る複数個の直接
    出力バッファとを含む、請求項２に記載の構成可能論理
    素子。
  7. （７）素子が複数個のバスと結合され、かつ出力手段が
    、 複数個の構成可能出力セルを含み、少なくとも１つのセ
    ルが複数個のバス内の各バスに結合され、かつ各セルが
    、 Ｐ信号の組および特殊出力信号を含む出力の組の第１の
    サブセットを受取るように、かつ構成メモリに接続され
    た、第１の信号を選択するための、第１の選択手段と、 第１の信号およびクロック信号を受取るように接続され
    た、クロック信号に応答して第１の信号をストアしかつ
    ストアされた信号を供給するための、記憶手段と、 ストアされた信号をおよび出力組の第２のサブセットを
    受取るように接続された、少なくとも１つの素子出力信
    号を選択するための、第２の選択手段と、 第２の選択手段から少なくとも１つの素子出力信号を受
    取るようにかつ複数個のバスの１つに接続された、１つ
    のバス上で少なくとも１つの素子出力信号を駆動するた
    めの、バッファ動作手段とを含む、請求項２に記載の構
    成可能論理素子。
  8. （８）出力論理セル内の第２の選択手段がさらに、入力
    手段に結合された、Ｋ入力信号の組の１つとしての供給
    のためのフィードバック信号を選択するための手段を含
    む、請求項７に記載の構成可能論理素子。
  9. （９）フィードバック信号がまた素子出力信号である、
    請求項８に記載の構成可能論理素子。
  10. （１０）構成メモリが、プログラムデータを初期化モー
    ドにおいてロードするための手段を含み、かつ出力セル
    内の第１の選択手段が、ロードするための手段に結合さ
    れかつ初期化モードに応答する、記憶手段にプログラム
    データをプリロードするために第１の信号としてロード
    するための手段から信号を選択するための、手段を含む
    、請求項７に記載の構成可能論理素子。
  11. （１１）出力能動化信号を供給するための手段をさらに
    含み、かつバッファ動作手段が、出力能動化信号に応答
    して１つのバスの１つの線上に出力として選択された素
    子出力信号を供給するかまたは高インピーダンス状態を
    呈するための、選択された素子出力信号および出力能動
    化信号を受取る３状態出力バッファと、 １つのバスの別の線上に出力として選択された素子出力
    信号を供給するための、選択された素子出力信号を受取
    る直接出力バッファとを含む、請求項７に記載の構成可
    能論理素子。
  12. （１２）ユーザ規定データ処理機能を特定するプログラ
    ムデータをストアする複数個の記憶素子を含む構成メモ
    リに結合された構成可能論理素子であって、 １組のＫ入力信号を供給するための入力手段と、入力手
    段および構成メモリ内の第１の組の記憶素子に結合され
    た、Ｋ入力信号の組の第１のサブセットに応答して、記
    憶素子の第１の組から１組のＰ信号を選択するための、
    多重化手段と、多重化手段に結合された、素子出力信号
    としてＰ信号の組から第１のサブセットを選択するため
    の出力手段とを含み、構成可能論理素子の第１の側が第
    １のバスと結合され、第２の側が第２のバスと結合され
    、第３の側が第３のバスと結合され、かつ第４の側が第
    ４のバスと結合され、入力手段が、 第１、第２、第３および第４のバスにおよび構成メモリ
    に結合された、構成メモリ内のプログラムデータに応答
    して、第１、第２、第３および第４のバス上の選択され
    た線上の信号からＫ入力信号の組の第１のサブセットを
    選択するための、手段を含む、構成可能論理素子。
  13. （１３）出力手段が、 第１、第２、第３および第４のバスにおよび構成メモリ
    に結合された、構成メモリ内のプログラムデータに応答
    して、第１、第２、第３および第４のバス上の選択され
    た線に素子出力信号を供給するための、手段を含む、請
    求項１２に記載の構成可能論理素子。
  14. （１４）複数個の出力能動化信号を供給するための手段
    をさらに含み、出力手段が、 それぞれの出力能動化信号に応答して出力として素子出
    力信号のそれぞれのものを供給するかまたは高インピー
    ダンス状態を呈するための、素子出力信号のおよび複数
    個の出力能動化信号のそれぞれのものを受取る複数個の
    ３状態出力バッファを含む、請求項１２に記載の構成可
    能論理素子。
  15. （１５）複数個の出力能動化信号を供給するための手段
    をさらに含み、かつ出力手段が、それぞれの出力能動化
    信号に応答して、出力として素子出力信号の第１の組の
    それぞれのものを供給するかまたは高インピーダンス状
    態を呈するための、第１の組の素子出力信号のそれぞれ
    のものおよびそれぞれの出力能動化信号を受取る複数個
    の３状態出力バッファと、 それぞれのものを出力として供給するための、素子出力
    信号の第２の組のそれぞれのものを受取る複数個の直接
    出力バッファとを含む、請求項１２に記載の構成可能論
    理素子。
  16. （１６）素子が複数個のバスと結合され、かつ出力手段
    が、 複数個の構成可能出力セルを含み、少なくとも１つのセ
    ルが複数個のバス内の各バスに結合され、かつ各セルが
    、 Ｐ信号の組の第２のサブセットを受取るように、かつ構
    成メモリに接続された、第１の信号を選択するための、
    第１の選択手段と、 第１の信号およびクロック信号を受取るように接続され
    た、クロック信号に応答して第１の信号をストアしかつ
    ストアされた信号を供給するための、記憶手段と、 ストアされた信号およびＰ信号の組の第３のサブセット
    を受取るように接続された、少なくとも１つの素子出力
    信号を選択するための、第２の選択手段と、 第２の選択手段から少なくとも１つの素子出力信号を受
    取るようにかつ複数個のバスの１つに接続された、１つ
    のバス上の少なくとも１つの素子出力信号を駆動するた
    めの、バッファ動作手段とを含む、請求項１２に記載の
    構成可能論理素子。
  17. （１７）出力論理セル内の第２の選択手段が、入力手段
    に結合された、Ｋ入力信号の組の１つとしての供給のた
    めのフィードバック信号を選択するための、手段をさら
    に含む、請求項１６に記載の構成可能論理素子。
  18. （１８）フィードバック信号がまた素子出力信号である
    、請求項１７に記載の構成可能論理素子。
  19. （１９）構成メモリがプログラムデータを初期化モード
    においてロードするための手段を含み、かつ出力セル内
    の第１の選択手段が、ロードするための手段に結合され
    かつ初期化モードに応答する、第１の信号としてロード
    するための手段から信号を選択して記憶手段にプログラ
    ムデータをプリロードするための、手段を含む、請求項
    １７に記載の構成可能論理素子。
  20. （２０）出力能動化信号を供給するための手段をさらに
    含み、かつバッファ手段が、 出力能動化信号に応答して１つのバスの１つの線上の出
    力として選択された素子出力信号を供給するかまたは高
    インピーダンス状態を呈するための、選択された素子出
    力信号および出力能動化信号を受取る３状態出力バッフ
    ァと、 １つのバスの別の線上の出力として選択された素子出力
    信号を供給するための、選択された素子出力信号を受取
    る直接出力バッファとを含む、請求項１７に記載の構成
    可能論理素子。
  21. （２１）ユーザ規定データ処理機能を特定するプログラ
    ムデータをストアする複数個の記憶素子を含む構成メモ
    リに結合された構成可能論理素子であって、 １組のＫ入力信号を供給するための入力手段と、入力手
    段および構成メモリ内の第１の組の記憶素子に結合され
    た、Ｋ入力信号の組の第１のサブセットに応答して、記
    憶素子の第１の組から１組のＰ信号を選択するための、
    多重化手段と、多重化手段に結合された、素子出力信号
    としてＰ信号の組から第１のサブセットを選択するため
    の、出力手段とを含み、 構成可能論理素子の第１の側が第１のバスに結合され、
    第２の側が第２のバスに結合され、第３の側が第３のバ
    スに結合され、かつ第４の側が第４のバスに結合され、
    かつ出力手段が、 第１、第２、第３および第４のバスにおよび構成メモリ
    に結合された、構成メモリ内のプログラムデータに応答
    して第１、第２、第３および第４のバス上の選択された
    線に素子出力信号を供給するための、手段を含む、構成
    可能論理素子。
  22. （２２）入力手段が、 第１、第２、第３および第４のバスにかつ構成メモリに
    結合された、構成メモリ内のプログラムデータに応答し
    て第１、第２、第３および第４のバス上の選択された線
    上の信号からＫ入力信号の組のサブセットを選択するた
    めの、手段を含む、請求項２１に記載の構成可能論理素
    子。
  23. （２３）複数個の出力能動化信号を供給するための手段
    をさらに含み、かつ素子出力信号を供給するための手段
    が、 第１、第２、第３および第４のバスの選択された線に接
    続された、かつ素子出力信号のそれぞれのものおよびそ
    れぞれの出力能動化信号を受取り、それぞれの出力能動
    化信号に応答して、素子出力信号のそれぞれのものを出
    力として供給するかまたは高インピーダンス状態を呈す
    るための、複数個の３状態出力バッファを含む、請求項
    ２１に記載の構成可能論理素子。
  24. （２４）複数個の出力能動化信号を供給するための手段
    をさらに含み、かつ素子出力信号を供給するための手段
    が、 第１、第２、第３および第４のバスの選択された線に接
    続された、かつ第１の組の素子出力信号のそれぞれのも
    のおよびそれぞれの出力能動化信号を受取り、それぞれ
    の出力能動化信号に応答して、出力として第１の組の素
    子出力信号のそれぞれのものを供給するかまたは高イン
    ピーダンス状態を呈するための、複数個の３状態出力バ
    ッファと、 第１、第２、第３および第４のバスのそれぞれのもの上
    の出力信号としてそれぞれのものを供給するための、素
    子出力信号の第２の組のそれぞれのものを受取る複数個
    の直接出力バッファとを含む、請求項２１に記載の構成
    可能論理素子。
  25. （２５）素子が複数個のバスと結合され、かつ供給する
    ための手段が、 複数個の構成可能出力セルを含み、少なくとも１つのセ
    ルが第１、第２、第３および第４のバスの各々に結合さ
    れ、かつ各セルが、 Ｐ信号の組の第２のサブセットを受取るように、かつ構
    成メモリに接続された、第１の信号を選択するための、
    第１の選択手段と、 第１の信号およびクロック信号を受取るように接続され
    た、クロック信号に応答して第１の信号をストアしかつ
    ストアされた信号を供給するための、記憶手段と、 ストアされた信号およびＰ信号の組の第３のサブセット
    を受取るように接続された、少なくとも１つの素子出力
    信号を選択するための、第２の選択手段と、 第２の選択手段から少なくとも１つの素子出力信号を受
    取るようにかつ複数個のバスの１つに接続された、１つ
    のバス上の少なくとも１つの素子出力信号を駆動するた
    めの、バッファ動作手段とを含む、請求項２１に記載の
    構成可能論理素子。
  26. （２６）出力論理セル内の第２の選択手段が、入力手段
    に結合された、Ｋ入力信号の組の１つとして供給するた
    めのフィードバック信号を選択するための、手段をさら
    に含む、請求項２５に記載の構成可能論理素子。
  27. （２７）フィードバック信号がまた素子出力信号である
    、請求項２６に記載の構成可能論理素子。
  28. （２８）構成メモリが初期化モードにおいてプログラム
    データをロードするための手段を含み、かつ出力セル内
    の第１の選択手段が、ロードするための手段に結合され
    かつ初期化モードに応答する、プログラムデータを記憶
    手段にプリロードするように第１の信号としてロードす
    るための手段から信号を選択するための、手段を含む、
    請求項２５に記載の構成可能論理素子。
  29. （２９）出力能動化信号を供給するための手段をさらに
    含み、かつバッファ動作手段が、出力能動化信号に応答
    して出力として選択された素子出力信号を１つのバスの
    １つの線上に供給するかまたは高インピーダンス状態を
    呈するための、選択された素子出力信号および出力能動
    化信号を受取る３状態出力バッファと、 １つのバスの別の線上の出力として選択された素子出力
    信号を供給するための、選択された素子出力信号を受取
    る直接出力バッファとを含む、請求項２５に記載の構成
    可能論理素子。
  30. （３０）ユーザ規定データ処理機能を特定するプログラ
    ムデータをストアする複数個の記憶素子を含む構成メモ
    リに結合された構成可能論理素子であって、 １組のＫ入力信号を供給するための入力手段と、入力手
    段および構成メモリ内の第１の組の記憶素子に結合され
    た、Ｋ入力信号の組の第１のサブセットに応答して、記
    憶素子の第１の組から１組のＰ信号を選択するための、
    多重化手段と、複数個の出力能動化信号を供給するため
    の出力能動化手段と、 多重化手段および出力能動化手段に結合された、Ｋ入力
    信号の組の第２のサブセットに応答して素子出力信号と
    してＰ信号の組から第１のサブセットを選択するための
    、出力手段とを含み、さらに、出力手段が、 それぞれの出力能動化信号に応答して、素子出力信号の
    第１の組のそれぞれのものを供給するかまたは高インピ
    ーダンス状態を呈するための、第１の組の素子出力信号
    のそれぞれのものおよびそれぞれの出力能動化信号を受
    取る複数個の３状態出力バッファと、 出力として第２の組の素子出力信号のそれぞれのものを
    供給するための、第２の組の素子出力信号のそれぞれの
    ものを受取る複数個の直接出力バッファとを含む、構成
    可能論理素子。
  31. （３１）素子の第１の側が第１のバスと結合され、第２
    の側が第２のバスと結合され、第３の側が第３のバスと
    結合され、第４の側が第４のバスと結合され、かつそこ
    で出力手段が、 第１、第２、第３および第４のバスにかつ構成メモリに
    結合された、構成メモリ内のプログラムデータに応答し
    て第１、第２、第３および第４のバス上の選択された線
    に素子出力信号を供給するための手段を含む、請求項３
    ０に記載の構成可能論理素子。
  32. （３２）構成可能論理素子の第１の側が第１のバスと結
    合され、第２の側が第２のバスと結合され、第３の側が
    第３のバスと結合され、かつ第４の側が第４のバスと結
    合され、かつそこで入力手段が、 第１、第２、第３および第４のバスにかつ構成メモリに
    結合された、構成メモリ内のプログラムデータに応答し
    て第１、第２、第３および第４のバス上の選択された線
    上の信号からＫ入力信号の組のサブセットを選択するた
    めの手段を含む、請求項３０に記載の構成可能論理素子
    。
  33. （３３）ユーザ規定データ処理機能を特定するプログラ
    ムデータをストアする複数個の記憶素子を含む構成メモ
    リに結合された構成可能論理素子であって、 Ｋ入力信号の組を供給するための入力手段と、入力手段
    および構成メモリ内の第１の組の記憶素子に結合された
    、Ｋ入力信号の組の第１のサブセットに応答して、記憶
    素子の第１の組から１組のＰ信号を選択するための、多
    重化手段と、多重化手段および複数個のバスに結合され
    た、複数個のバスへの素子出力信号としてＰ信号の組か
    ら第１のサブセットを選択するための、出力手段とを含
    み、 そこで出力手段が、 複数個の構成可能出力セルを含み、少なくとも１つのセ
    ルが複数個のバス内の各バスに結合され、かつ各セルが
    、 Ｐ信号の組の第２のサブセットを受取るように、かつ構
    成メモリに接続された、第１の信号を選択するための、
    第１の選択手段と、 第１の信号およびクロック信号をうとけるように接続さ
    れた、クロック信号に応答して第１の信号をストアしか
    つストアされた信号を供給するための、記憶手段と、 ストアされた信号およびＰ信号の組の第３のサブセット
    を受取るように接続された、少なくとも１つの素子出力
    信号を選択するための、第２の選択手段と、 第２の選択手段から少なくとも１つの素子出力信号を受
    取るように、かつ複数個のバスの１つに接続された、１
    つのバス上の少なくとも１つの素子出力信号を駆動する
    ための、バッファ手段とを含む、構成可能論理素子。
  34. （３４）出力論理セル内の第２の選択手段がさらに、入
    力手段に結合された、Ｋ入力信号の組の１つとしての供
    給のためにフィードバック信号を選択するための手段を
    含む、請求項３３に記載の構成可能論理素子。
  35. （３５）フィードバック信号がまた素子出力信号である
    、請求項３４に記載のの構成可能論理素子。
  36. （３６）構成メモリが、初期化モードにおいてプログラ
    ムデータをロードするための手段を含み、かつ出力セル
    内の第１の選択手段が、ローディングのための手段に結
    合されかつ初期化モードに応答し、記憶手段にプログラ
    ムデータをプリロードするために第１の信号としてロー
    ディングのための手段から信号を選択するための手段を
    含む、請求項３３に記載の構成可能論理素子。
  37. （３７）出力能動化信号を供給するための手段をさらに
    含み、かつそこでバッファ手段が、出力能動化信号に応
    答して１つのバスの１つの線上に出力として選択された
    素子出力信号を供給するかまたは高インピーダンス状態
    を呈するための、選択された素子出力信号および出力能
    動化信号を受取る３状態出力バッファと、 １つのバスの別の線上の出力として選択された素子出力
    信号を供給するための、選択された素子出力信号を受取
    る直接出力バッファとを含む、請求項３３に記載の構成
    可能論理素子。
  38. （３８）第２の選択手段が、 第１の段の出力を選択するための、ストアされた信号お
    よび第３のサブセットからの少なくとも１つの信号を受
    取る、第１の選択段と、さらに、第１の段の出力および
    第３のサブセットからの少なくとも１つの信号を受取る
    、第２の段の出力を選択するための、第２の選択段とを
    含み、そこで第２の段の出力が素子出力信号である、請
    求項３３に記載の装置。
  39. （３９）出力能動化信号を与えるための手段をさらに含
    み、かつそこでバッファ手段が、第１段出力および出力
    能動化信号を受取る、出力能動化信号に応答して第１段
    出力信号を１つのバスの１つの線上の出力として供給す
    るためのまたは高インピーダンス状態を呈するための、
    ３状態出力バッファと、 第２段出力を受取る、第２段出力をその１つのバスの別
    の線上の出力として与えるための、直接出力バッファと
    を含む、請求項３８に記載の構成可能論理素子。
  40. （４０）ユーザ規定データ処理機能を特定するプログラ
    ムデータをストアする複数個の記憶素子を含む構成メモ
    リに結合された構成可能論理素子であって、 １組のＫ入力信号を与えるための入力手段と、入力手段
    および構成メモリ内の第１の組の記憶素子に結合された
    、Ｋ入力信号の組の第１のサブセットに応答して、第１
    の組の記憶素子から１組のＰ信号を選択するための、多
    重化手段と、多重化手段に結合された、Ｋ入力信号の組
    の第２のサブセットに応答して素子出力信号としてＰ信
    号の組から第１のサブセットを選択するための、出力手
    段とを含み、さらに、 構成メモリが初期化モードにおいてプログラムデータを
    ロードするための手段を含み、さらに出力手段が、 Ｐ信号の組の１つの信号およびクロック信号を受取るよ
    うに接続された、クロック信号に応答して１つの信号を
    ストアしかつ素子出力信号としての選択のためにストア
    された信号を与えるための、記憶手段と、 記憶手段およびローディングのための手段に結合されか
    つ初期化モードに応答し、記憶手段にプログラムデータ
    をプリロードするために１つの信号の代わりにローディ
    ングのための手段から信号を与えるための手段とを含む
    、構成可能論理素子。
  41. （４１）構成可能論理アレイであって、 ユーザ規定データ処理機能を特定するプログラムデータ
    をストアするための構成記憶手段と、アレイ内に配列さ
    れた複数個の構成可能論理手段とを含み、構成可能論理
    手段の各々が複数個の入力および出力を有し、かつ構成
    記憶手段に結合され、セル入力信号に応答してそれぞれ
    の複数個の出力においてセル出力信号を発生し、それら
    がクロック信号を含み、構成記憶手段内のプログラムデ
    ータに応答してそれぞれの複数個の入力に与えられ、さ
    らに、 複数個の構成可能入力／出力手段を含み、各々が入力／
    出力パッドに結合されかつ入力および出力を有し、かつ
    構成記憶手段に結合され、構成記憶手段内のプログラム
    データに応答してそれぞれの入力／出力パッドおよびそ
    れぞれの入力および出力の間に構成可能インタフェース
    を設け、さらに、 複数個の構成可能論理手段、複数個の構成可能入力／出
    力手段および構成記憶手段に結合された複数個のバスを
    含む、構成記憶手段内のプログラムデータに応答して構
    成可能論理手段の入力および出力および構成可能入力／
    出力手段を接続して論理ネットワークにするための、構
    成可能相互接続手段を含み、さらに、 構成可能論理手段の所与の１つの第１の側は構成可能相
    互接続手段内の第１のバスと結合され、第２の側は構成
    可能相互接続手段内の第２のバスと結合され、第３の側
    は構成可能相互接続手段内の第３のバスと結合され、か
    つ第４の側は構成可能相互接続手段内の第４のバスと結
    合され、さらに、 第１、第２、第３および第４のバスの各々内の少なくと
    も１つの線が構成メモリ内のプログラムデータに応答し
    て所与の１つの構成可能論理手段によって選択可能な独
    立クロック信号を供給する、構成可能論理アレイ。
  42. （４２）構成可能論理アレイであって、 複数個の記憶素子を含む、ユーザ規定データ処理機能を
    特定する複数個の記憶素子内にプログラムデータをスト
    アするための、構成記憶手段と、アレイ内に配置された
    複数個の構成可能論理手段とを含み、構成可能論理手段
    の各々が複数個の入力および出力を有し、かつ構成記憶
    手段に結合され、それぞれの複数個の入力に供給される
    セル入力信号に応答してかつ構成記憶手段内のプログラ
    ムデータに応答して、それぞれの複数個の出力において
    セル出力信号を発生し、さらに、 複数個の構成可能入力／出力手段を含み、各々が入力／
    出力パッドに結合されかつ入力および出力を有し、かつ
    構成記憶手段に結合され、構成記憶手段内のプログラム
    データに応答してそれぞれの入力／出力パッドおよびそ
    れぞれの入力および出力の間に構成可能インタフェース
    を設け、さらに、 複数個の構成可能論理手段、複数個の構成可能入力／出
    力手段および構成記憶手段に結合された複数個のバスを
    含む、構成記憶手段内のプログラムデータに応答して構
    成可能論理手段のおよび構成可能入力／出力手段の入力
    および出力を接続して論理ネットワークにするための、
    構成可能相互接続手段を含み、さらに、 そこで構成可能論理手段の少なくとも１つが、構成可能
    相互接続手段に結合された、１組のＫ入力信号を供給す
    るための、入力手段と、 入力手段および構成可能記憶手段内の記憶素子の第１の
    組に結合された、第１の組の記憶素子から１組のＰ信号
    および１組のＱ信号を選択するための、それがＫ入力信
    号の組の第１のサブセットに応答してのことである、多
    重化手段と、 多重化手段および構成記憶手段内の記憶素子の第２の組
    に結合された、Ｑ信号の組に応答して記憶素子の第２の
    組から特殊出力信号を選択するための、特殊出力手段と
    、 多重化手段および特殊出力手段に結合された、構成可能
    相互接続手段への供給のためにＫ入力信号の組の第２の
    サブセットに応答して素子出力信号として、Ｐ信号の組
    および特殊出力信号から第１のサブセットを選択するた
    めの、出力手段とを含む、構成可能論理アレイ。
  43. （４３）構成可能論理手段の所与の１つの第１の側が構
    成可能相互接続手段内の第１のバスと結合され、第２の
    側が構成可能相互接続手段内の第２のバスと結合され、
    第３の側が構成可能相互接続手段内の第３のバスと結合
    され、かつ第４の側が構成可能相互接続手段内の第４の
    バスと結合され、かつそこで構成可能論理手段の所与の
    １つの入力手段が、 第１、第２、第３および第４のバスにかつ構成記憶手段
    に結合された、構成記憶手段内のプログラムデータに応
    答して第１、第２、第３および第４のバス上の選択され
    た線上の信号からＫ入力信号の組のサブセットを選択す
    るための手段を含む、請求項４２に記載の構成可能論理
    アレイ。
  44. （４４）構成可能論理手段の所与の１つの第１の側が構
    成可能相互接続手段内の第１のバスと結合され、第２の
    側が構成可能相互接続手段内の第２のバスと結合され、
    第３の側が構成可能相互接続手段内の第３の側と結合さ
    れ、かつ第４の側が構成可能相互接続手段内の第４のバ
    スと結合され、かつそこで構成可能論理手段の所与の１
    つの出力手段が、 第１、第２、第３および第４のバスにかつ構成記憶手段
    に結合され、構成記憶手段内のプログラムデータに応答
    して第１、第２、第３および第４のバス上の選択された
    線へ素子出力信号を供給するための手段を含む、請求項
    ４２に記載の構成可能論理アレイ。
  45. （４５）構成可能論理手段の所与の１つが複数個の出力
    能動化信号を供給するための手段をさらに含み、かつ構
    成可能論理手段の所与の１つ内の出力手段が、 それぞれの出力能動化信号に応答して構成可能相互接続
    手段に出力としてそれぞれのものを供給するかまたは高
    インピーダンス状態を呈するための、素子出力信号のそ
    れぞれのものおよびそれぞれの出力能動化信号を受取る
    複数個の３状態出力バッファを含む、請求項４２に記載
    の構成可能論理アレイ。
  46. （４６）構成可能論理手段の所与の１つが複数個の出力
    能動化信号を供給するための手段をさらに含み、かつ構
    成可能論理手段の所与の１つ内の出力手段が、 それぞれの出力能動化信号に応答して、出力として素子
    出力信号の第１の組のそれぞれのものを供給するかまた
    は構成可能相互接続手段に高インピーダンス状態を呈す
    るための、素子出力信号の第１の組のそれぞれのものお
    よびそれぞれの出力能動化信号を受取る複数個の３状態
    出力バッファと、 構成可能相互接続手段への出力としてそれぞれのものを
    供給するための、素子出力信号の第２の組のそれぞれの
    ものを受取る複数個の直接出力バッファとを含む、請求
    項４２に記載の構成可能論理アレイ。
  47. （４７）構成可能論理手段の所与の１つ内の出力手段が
    、 複数個の構成可能出力セルを含み、各セルが複数個のバ
    ス内の所与のバスに結合され、かつ各セルが、 Ｐ信号の組および特殊出力信号を含む出力組の第１のサ
    ブセットを受取るように、かつ構成記憶手段に接続され
    た、第１の信号を選択するための、第１の選択手段と、 第１の信号およびクロック信号を受取るように接続され
    た、クロック信号に応答して第１の信号をストアしかつ
    ストアされた信号を供給するための、記憶手段と、 ストアされた信号および出力組の第２のサブセットを受
    取るように接続された、少なくとも１つの素子出力信号
    を選択するための、第２の選択手段と、 第２の選択手段から少なくとも１つの素子出力信号を受
    取るようにかつ複数個のバスの１つに接続された、１つ
    のバス上の少なくとも１つの素子出力信号を駆動するた
    めの、バッファ手段とを含む、請求項４２に記載の構成
    可能論理アレイ。
  48. （４８）出力論理セル内の第２の選択手段が、入力手段
    に結合された、に信号の組の１つとしての供給のために
    フィードバック信号を選択するための、手段をさらに含
    む、請求項４７に記載の構成可能論理アレイ。
  49. （４９）フィードバック信号がまた素子出力信号である
    、請求項４８に記載の構成可能論理アレイ。
  50. （５０）構成記憶手段が初期化モードにおいてプログラ
    ムデータをロードするための手段を含み、かつ出力セル
    内の第１の選択手段が、ローディングのための手段に結
    合されたかつ初期化モードに応答する、記憶手段にプロ
    グラムデータをプリロードするために第１の信号として
    ローディングのための手段からの信号を選択するための
    手段を含む、請求項４７に記載の構成可能論理アレイ。
  51. （５１）構成可能論理手段の所与の１つ内の出力手段が
    出力能動化信号を供給するための手段をさらに含み、か
    つバッファ手段が、 出力能動化信号に応答して１つのバスの１つの線上に出
    力として選択された素子出力信号を供給するかまたは高
    インピーダンス状態を呈するための、選択された素子出
    力信号および出力能動化信号を受取る３状態出力バッフ
    ァと、 １つのバスの別の線上の出力として選択された素子出力
    信号を供給するための、選択された素子出力信号を受取
    る直接出力バッファとを含む、請求項４７に記載の構成
    可能論理アレイ。
  52. （５２）ユーザ規定データ処理機能を特定するプログラ
    ムデータをストアする複数個の記憶素子を含む構成メモ
    リに結合された構成可能論理素子であって、 １組のＫ入力信号を供給するための入力手段と、入力手
    段および構成メモリ内の記憶素子の第１の組に結合され
    た、Ｋ入力信号の組の第１のサブセットに応答して、記
    憶素子の第１の組から１組のＰ信号を選択するための、
    多重化手段と、入力手段に接続された、複数個のＫ入力
    信号の第２のサブセットに応答して複数個の出力能動化
    信号を供給するための、出力能動化手段と、多重化手段
    および出力能動化手段に結合された、Ｋ入力信号の組の
    第３のサブセットに応答して素子出力信号としてＰ信号
    の組から第１のサブセットを選択するための、出力手段
    とを含み、さらに、出力手段が、 それぞれの出力能動化信号に応答して素子出力信号の第
    １の組のそれぞれのものを出力として供給するかまたは
    高インピーダンス状態を呈するための、素子出力信号の
    第１の組のそれぞれのものおよびそれぞれの出力能動化
    信号を受取る複数個の３状態出力バッファとを含む、構
    成可能論理素子。
  53. （５３）出力として素子出力信号の第２の組のそれぞれ
    のものを供給するための、素子出力信号の第２の組のそ
    れぞれのものを受取る複数個の直接出力バッファをさら
    に含む、請求項５２に記載の構成可能論理素子。
  54. （５４）出力能動化手段が、 構成メモリ内の記憶素子の第２の組におよびＫ入力信号
    の組の第２のサブセットに接続された、Ｋ入力信号の組
    の第２のサブセットの機能に応答して共通出力能動化信
    号を発生するための手段を含み、その機能は構成メモリ
    内のプログラムデータにおいて特定され、さらに、 各々がそれぞれの３状態出力バッファに接続され、かつ
    共通出力能動化信号および少なくとも１つの論理入力を
    受取り、かつ構成メモリに結合され、それぞれの出力能
    動化信号として共通出力能動化信号または少なくとも１
    つの論理入力の１つを選択するための、複数個の選択手
    段を含む、請求項５２に記載の構成可能論理素子。
  55. （５５）ユーザ規定データ処理機能を特定するプログラ
    ムデータをストアする複数個の記憶素子を含む構成メモ
    リに結合された構成可能論理素子であって、 １組のＫ入力信号を供給するための入力手段と、入力手
    段および構成メモリ内の１組の記憶素子に結合された、
    Ｋ入力信号の組の第１のサブセットに応答して記憶素子
    の組から１組のＰ信号を、かつＫ入力信号の組の第２の
    サブセットに応答して記憶素子の組から１組のＱ信号を
    選択するための、多重化手段とを含み、そこでＫ入力信
    号の組の第１のサブセットはＫ入力信号の組の第２のサ
    ブセットよりも少ないメンバを含み、さらに、多重化手
    段および複数個のバスに結合された、Ｑ信号の組および
    Ｐ信号の組のユニオンのサブセットから複数個のバスへ
    の供給のために素子出力信号を選択するための、出力手
    段を含み、そこで出力手段が、 複数個の構成可能出力セルを含み、少なくとも１つのセ
    ルが複数個のバス内の各バスに結合され、かつ各セルが
    、 構成メモリ内のプログラムデータに応答して、第１の信
    号遅延で素子出力信号を与えるための、Ｐ出力信号の組
    の少なくとも１つのメンバを受けるように接続された第
    １の構成可能経路と、構成メモリ内のプログラムデータ
    に応答して、第１の信号遅延よりも長い第２の信号遅延
    で、素子出力信号を与えるための、Ｑ出力信号の組の少
    なくとも１つのメンバを受取るように接続された第２の
    構成可能経路と、 第１および第２の構成可能経路から素子出力信号を受取
    るようにかつ複数個のバスの１つに接続された、１つの
    バス上の素子出力信号を駆動するための、バッファ手段
    とを含む、構成可能論理素子。
  56. （５６）出力手段が、 Ｐ信号の組およびＱ信号の組のユニオンの第２のサブセ
    ットを受取るように接続された、第１の選択手段を含み
    、第２のサブセットはＱ信号の組の少なくとも１つのメ
    ンバを含み、かつそれは構成メモリに接続され、第１の
    信号を選択するためのものであり、さらに、第１の信号
    およびクロック信号を受取るように接続された、クロッ
    ク信号に応答して第１の信号をストアしかつストアされ
    た信号を供給するための、記憶手段と、 ストアされた信号およびＰ信号の組およびＱ信号の組の
    ユニオンの第３のサブセットを受取るように接続された
    、第２の選択手段を含み、第３のサブセットはＰ信号の
    組の少なくとも１つのメンバを含み、かつそれは構成メ
    モリに接続され、少なくとも１つの素子出力信号を選択
    するためのものであり、さらに、 そこで第１の構成可能経路が第２の選択手段を含み、か
    つ第２の構成可能経路が第１の選択手段、記憶手段、お
    よび第２の選択手段を含む、請求項５５に記載の装置。
  57. （５７）第２の選択手段が、 ストアされた信号および第３のサブセットからの少なく
    とも１つの信号を受取る、第１段出力を選択するための
    、第１の選択段と、 第１段出力およびＰ信号の組の少なくとも１つのメンバ
    を受取る、第２段出力を選択するための、第２選択段と
    を含み、そこで第２段出力が素子出力信号である、請求
    項５６に記載の装置。
  58. （５８）出力能動化信号を供給するための手段をさらに
    含み、かつそこでバッファ手段が、第１段出力および出
    力能動化信号を受取る、出力能動化信号に応答して１つ
    のバスの１つの線上の出力として第１段出力信号を供給
    するかまたは高インピーダンス状態を呈するための、３
    状態出力バッファと、 １つのバスの別の線上の出力として第２段出力を供給す
    るための、第２段出力を受取る直接出力バッファとを含
    む、請求項５７に記載の構成可能論理素子。
JP2106315A 1989-08-15 1990-04-20 構成可能論理素子 Pending JPH0379126A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US394,221 1989-08-15
US07/394,221 US5212652A (en) 1989-08-15 1989-08-15 Programmable gate array with improved interconnect structure

Publications (1)

Publication Number Publication Date
JPH0379126A true JPH0379126A (ja) 1991-04-04

Family

ID=23558055

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2106314A Pending JPH0379125A (ja) 1989-08-15 1990-04-20 構成可能論理アレイ
JP2106315A Pending JPH0379126A (ja) 1989-08-15 1990-04-20 構成可能論理素子
JP10631390A Expired - Fee Related JP3284223B2 (ja) 1989-08-15 1990-04-20 構成可能論理アレイ

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2106314A Pending JPH0379125A (ja) 1989-08-15 1990-04-20 構成可能論理アレイ

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP10631390A Expired - Fee Related JP3284223B2 (ja) 1989-08-15 1990-04-20 構成可能論理アレイ

Country Status (3)

Country Link
US (12) US5212652A (ja)
EP (2) EP0744835A3 (ja)
JP (3) JPH0379125A (ja)

Families Citing this family (369)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5225719A (en) * 1985-03-29 1993-07-06 Advanced Micro Devices, Inc. Family of multiple segmented programmable logic blocks interconnected by a high speed centralized switch matrix
US5451887A (en) * 1986-09-19 1995-09-19 Actel Corporation Programmable logic module and architecture for field programmable gate array device
US5644497A (en) * 1988-03-15 1997-07-01 Hyman; Edward Method and apparatus for compiling and implementing state-machine states and outputs for a universal cellular sequential logic array
US5212652A (en) * 1989-08-15 1993-05-18 Advanced Micro Devices, Inc. Programmable gate array with improved interconnect structure
US5255203A (en) * 1989-08-15 1993-10-19 Advanced Micro Devices, Inc. Interconnect structure for programmable logic device
US5644496A (en) * 1989-08-15 1997-07-01 Advanced Micro Devices, Inc. Programmable logic device with internal time-constant multiplexing of signals from external interconnect buses
US5231588A (en) * 1989-08-15 1993-07-27 Advanced Micro Devices, Inc. Programmable gate array with logic cells having symmetrical input/output structures
US5185706A (en) * 1989-08-15 1993-02-09 Advanced Micro Devices, Inc. Programmable gate array with logic cells having configurable output enable
WO1991010198A1 (en) * 1990-01-05 1991-07-11 Maspar Computer Corporation Router chip with quad-crossbar and hyperbar personalities
US5198705A (en) 1990-05-11 1993-03-30 Actel Corporation Logic module with configurable combinational and sequential blocks
US5144166A (en) * 1990-11-02 1992-09-01 Concurrent Logic, Inc. Programmable logic cell and array
US5389795A (en) * 1991-02-11 1995-02-14 Rye; Timothy W. Method and apparatus for directing air and optical signals to detect edge cracks and other absences of product
US5241224A (en) * 1991-04-25 1993-08-31 Altera Corporation High-density erasable programmable logic device architecture using multiplexer interconnections
JP3359932B2 (ja) * 1991-05-10 2002-12-24 株式会社東芝 プログラマブル・ロジック・ユニット回路及びプログラマブル・ロジック回路
US5550782A (en) * 1991-09-03 1996-08-27 Altera Corporation Programmable logic array integrated circuits
US5260611A (en) * 1991-09-03 1993-11-09 Altera Corporation Programmable logic array having local and long distance conductors
US5260610A (en) * 1991-09-03 1993-11-09 Altera Corporation Programmable logic element interconnections for programmable logic array integrated circuits
US6759870B2 (en) 1991-09-03 2004-07-06 Altera Corporation Programmable logic array integrated circuits
US20020130681A1 (en) 1991-09-03 2002-09-19 Cliff Richard G. Programmable logic array integrated circuits
US5412261A (en) * 1992-04-14 1995-05-02 Aptix Corporation Two-stage programmable interconnect architecture
US5258668A (en) * 1992-05-08 1993-11-02 Altera Corporation Programmable logic array integrated circuits with cascade connections between logic modules
JPH06125067A (ja) * 1992-10-12 1994-05-06 Mitsubishi Electric Corp 半導体集積回路及びその設計方法
US5384497A (en) * 1992-11-04 1995-01-24 At&T Corp. Low-skew signal routing in a programmable array
US5414638A (en) * 1992-12-18 1995-05-09 Aptix Corporation Programmable interconnect architecture
US6002268A (en) * 1993-01-08 1999-12-14 Dynachip Corporation FPGA with conductors segmented by active repeaters
US6130550A (en) * 1993-01-08 2000-10-10 Dynalogic Scaleable padframe interface circuit for FPGA yielding improved routability and faster chip layout
US5430734A (en) * 1993-02-12 1995-07-04 Metalithic Systems, Inc. Fault-tolerant waferscale integrated circuit device and method
JPH06243677A (ja) * 1993-02-19 1994-09-02 Hitachi Ltd 半導体記憶装置とメモリ装置及びその品種設定方法
US5396126A (en) * 1993-02-19 1995-03-07 At&T Corp. FPGA with distributed switch matrix
US5483178A (en) * 1993-03-29 1996-01-09 Altera Corporation Programmable logic device with logic block outputs coupled to adjacent logic block output multiplexers
US5648913A (en) * 1993-03-29 1997-07-15 Xilinx, Inc. Frequency driven layout system and method for field programmable gate arrays
WO1994028475A1 (en) * 1993-05-28 1994-12-08 Regents Of The University Of California Field programmable logic device with dynamic interconnections to a dynamic logic core
US5438295A (en) 1993-06-11 1995-08-01 Altera Corporation Look-up table using multi-level decode
GB2280293B (en) * 1993-07-19 1997-12-10 Hewlett Packard Co Architecture for programmable logic
US6051991A (en) * 1993-08-03 2000-04-18 Btr, Inc. Architecture and interconnect scheme for programmable logic circuits
US6462578B2 (en) 1993-08-03 2002-10-08 Btr, Inc. Architecture and interconnect scheme for programmable logic circuits
US6460131B1 (en) 1993-08-03 2002-10-01 Xilinx Inc. FPGA input output buffer with registered tristate enable
US5457410A (en) * 1993-08-03 1995-10-10 Btr, Inc. Architecture and interconnect scheme for programmable logic circuits
WO1995004402A1 (en) * 1993-08-03 1995-02-09 Xilinx, Inc. Microprocessor-based fpga
US5561607A (en) * 1993-10-12 1996-10-01 Harris Corporation Method of manufacture of multi-cell integrated circuit architecture
ATE214210T1 (de) * 1994-04-14 2002-03-15 Btr Inc Architektur und verbindungsschema für programmierbare logische schaltungen
US5426378A (en) * 1994-04-20 1995-06-20 Xilinx, Inc. Programmable logic device which stores more than one configuration and means for switching configurations
US5689195A (en) 1995-05-17 1997-11-18 Altera Corporation Programmable logic array integrated circuit devices
JP3494469B2 (ja) * 1994-05-26 2004-02-09 株式会社ルネサステクノロジ フィールドプログラマブルゲートアレイ
JP3168839B2 (ja) * 1994-09-09 2001-05-21 株式会社日立製作所 論理エミュレーションシステム及び等価回路生成方法
US5815726A (en) * 1994-11-04 1998-09-29 Altera Corporation Coarse-grained look-up table architecture
US5537057A (en) * 1995-02-14 1996-07-16 Altera Corporation Programmable logic array device with grouped logic regions and three types of conductors
US5631842A (en) * 1995-03-07 1997-05-20 International Business Machines Corporation Parallel approach to chip wiring
US6049223A (en) 1995-03-22 2000-04-11 Altera Corporation Programmable logic array integrated circuit with general-purpose memory configurable as a random access or FIFO memory
US5757207A (en) * 1995-03-22 1998-05-26 Altera Corporation Programmable logic array integrated circuit incorporating a first-in first-out memory
US5594363A (en) * 1995-04-07 1997-01-14 Zycad Corporation Logic cell and routing architecture in a field programmable gate array
GB9508932D0 (en) * 1995-05-02 1995-06-21 Xilinx Inc FPGA with parallel and serial user interfaces
US5850564A (en) 1995-05-03 1998-12-15 Btr, Inc, Scalable multiple level tab oriented interconnect architecture
CN1117432C (zh) 1995-05-03 2003-08-06 Btr公司 可缩放的多层互联结构
US5909126A (en) * 1995-05-17 1999-06-01 Altera Corporation Programmable logic array integrated circuit devices with interleaved logic array blocks
US5671432A (en) * 1995-06-02 1997-09-23 International Business Machines Corporation Programmable array I/O-routing resource
US5652529A (en) * 1995-06-02 1997-07-29 International Business Machines Corporation Programmable array clock/reset resource
US5631578A (en) * 1995-06-02 1997-05-20 International Business Machines Corporation Programmable array interconnect network
US5646546A (en) * 1995-06-02 1997-07-08 International Business Machines Corporation Programmable logic cell having configurable gates and multiplexers
US5646545A (en) * 1995-08-18 1997-07-08 Xilinx, Inc. Time multiplexed programmable logic device
US5784313A (en) 1995-08-18 1998-07-21 Xilinx, Inc. Programmable logic device including configuration data or user data memory slices
US5764080A (en) * 1995-08-24 1998-06-09 Altera Corporation Input/output interface circuitry for programmable logic array integrated circuit devices
US5943242A (en) 1995-11-17 1999-08-24 Pact Gmbh Dynamically reconfigurable data processing system
US5734582A (en) * 1995-12-12 1998-03-31 International Business Machines Corporation Method and system for layout and schematic generation for heterogeneous arrays
US5848285A (en) * 1995-12-26 1998-12-08 Cypress Semiconductor Corporation Macrocell having a dual purpose input register for use in a logic device
US5811989A (en) * 1995-12-29 1998-09-22 Cypress Semiconductor Corp. Programmable I/O cell with data conversion capability
US5786710A (en) * 1995-12-29 1998-07-28 Cypress Semiconductor Corp. Programmable I/O cell with data conversion capability
US5990502A (en) * 1995-12-29 1999-11-23 Lsi Logic Corporation High density gate array cell architecture with metallization routing tracks having a variable pitch
US5917337A (en) * 1995-12-29 1999-06-29 Cypress Semiconductor Corp. Programmable I/O cell with data conversion capability
US5760719A (en) * 1995-12-29 1998-06-02 Cypress Semiconductor Corp. Programmable I/O cell with data conversion capability
WO2002029600A2 (de) 2000-10-06 2002-04-11 Pact Informationstechnologie Gmbh Zellenarordnung mit segmentierterwischenzellstruktur
US7266725B2 (en) 2001-09-03 2007-09-04 Pact Xpp Technologies Ag Method for debugging reconfigurable architectures
US5869982A (en) * 1995-12-29 1999-02-09 Cypress Semiconductor Corp. Programmable I/O cell with data conversion capability
US6570404B1 (en) 1996-03-29 2003-05-27 Altera Corporation High-performance programmable logic architecture
US5977791A (en) 1996-04-15 1999-11-02 Altera Corporation Embedded memory block with FIFO mode for programmable logic device
US5894565A (en) * 1996-05-20 1999-04-13 Atmel Corporation Field programmable gate array with distributed RAM and increased cell utilization
US6147511A (en) * 1996-05-28 2000-11-14 Altera Corporation Overvoltage-tolerant interface for integrated circuits
JP2800781B2 (ja) * 1996-06-04 1998-09-21 日本電気株式会社 半導体集積回路の最適配置方法
US5742181A (en) * 1996-06-04 1998-04-21 Hewlett-Packard Co. FPGA with hierarchical interconnect structure and hyperlinks
US6624658B2 (en) 1999-02-04 2003-09-23 Advantage Logic, Inc. Method and apparatus for universal program controlled bus architecture
US6034547A (en) * 1996-09-04 2000-03-07 Advantage Logic, Inc. Method and apparatus for universal program controlled bus
US5781032A (en) * 1996-09-09 1998-07-14 International Business Machines Corporation Programmable inverter circuit used in a programmable logic cell
US6288568B1 (en) 1996-11-22 2001-09-11 Xilinx, Inc. FPGA architecture with deep look-up table RAMs
US6323682B1 (en) 1996-11-22 2001-11-27 Xilinx, Inc. FPGA architecture with wide function multiplexers
US6297665B1 (en) 1996-11-22 2001-10-02 Xilinx, Inc. FPGA architecture with dual-port deep look-up table RAMS
US5889413A (en) * 1996-11-22 1999-03-30 Xilinx, Inc. Lookup tables which double as shift registers
DE19651075A1 (de) 1996-12-09 1998-06-10 Pact Inf Tech Gmbh Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen
KR100211987B1 (ko) * 1996-12-12 1999-08-02 이계철 2.5Gbps급 (STM-16) 입출력 링크와 링 망 연동 기능을 통합한 동기식 교차 연결 장치
DE19654593A1 (de) 1996-12-20 1998-07-02 Pact Inf Tech Gmbh Umkonfigurierungs-Verfahren für programmierbare Bausteine zur Laufzeit
US6338106B1 (en) 1996-12-20 2002-01-08 Pact Gmbh I/O and memory bus system for DFPS and units with two or multi-dimensional programmable cell architectures
DE19654595A1 (de) 1996-12-20 1998-07-02 Pact Inf Tech Gmbh I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen
EP1329816B1 (de) 1996-12-27 2011-06-22 Richter, Thomas Verfahren zum selbständigen dynamischen Umladen von Datenflussprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o.dgl.)
DE19654846A1 (de) * 1996-12-27 1998-07-09 Pact Inf Tech Gmbh Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.)
US5880598A (en) * 1997-01-10 1999-03-09 Xilinx, Inc. Tile-based modular routing resources for high density programmable logic device
US5959466A (en) 1997-01-31 1999-09-28 Actel Corporation Field programmable gate array with mask programmed input and output buffers
US5936426A (en) 1997-02-03 1999-08-10 Actel Corporation Logic function module for field programmable array
DE19704044A1 (de) * 1997-02-04 1998-08-13 Pact Inf Tech Gmbh Verfahren zur automatischen Adressgenerierung von Bausteinen innerhalb Clustern aus einer Vielzahl dieser Bausteine
DE19704728A1 (de) * 1997-02-08 1998-08-13 Pact Inf Tech Gmbh Verfahren zur Selbstsynchronisation von konfigurierbaren Elementen eines programmierbaren Bausteines
US6542998B1 (en) 1997-02-08 2003-04-01 Pact Gmbh Method of self-synchronization of configurable elements of a programmable module
DE19704742A1 (de) 1997-02-11 1998-09-24 Pact Inf Tech Gmbh Internes Bussystem für DFPs, sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen, zur Bewältigung großer Datenmengen mit hohem Vernetzungsaufwand
US6201410B1 (en) 1997-02-26 2001-03-13 Xilinx, Inc. Wide logic gate implemented in an FPGA configurable logic element
US5920202A (en) * 1997-02-26 1999-07-06 Xilinx, Inc. Configurable logic element with ability to evaluate five and six input functions
US5889411A (en) * 1997-02-26 1999-03-30 Xilinx, Inc. FPGA having logic element carry chains capable of generating wide XOR functions
US5942913A (en) * 1997-03-20 1999-08-24 Xilinx, Inc. FPGA repeatable interconnect structure with bidirectional and unidirectional interconnect lines
US6204689B1 (en) 1997-02-26 2001-03-20 Xilinx, Inc. Input/output interconnect circuit for FPGAs
US5963050A (en) 1997-02-26 1999-10-05 Xilinx, Inc. Configurable logic element with fast feedback paths
US5914616A (en) * 1997-02-26 1999-06-22 Xilinx, Inc. FPGA repeatable interconnect structure with hierarchical interconnect lines
US6150837A (en) 1997-02-28 2000-11-21 Actel Corporation Enhanced field programmable gate array
US5977574A (en) * 1997-03-28 1999-11-02 Lsi Logic Corporation High density gate array cell architecture with sharing of well taps between cells
US5966522A (en) * 1997-03-28 1999-10-12 International Business Machines Corporation Multi-phase clock distribution method and system for complex integrated-circuit devices
US6034541A (en) * 1997-04-07 2000-03-07 Lattice Semiconductor Corporation In-system programmable interconnect circuit
EP0889413A3 (en) * 1997-06-30 2002-03-27 Sun Microsystems, Inc. System and method for interconnecting personal computer in computer workstation
US6011744A (en) * 1997-07-16 2000-01-04 Altera Corporation Programmable logic device with multi-port memory
US6034857A (en) * 1997-07-16 2000-03-07 Altera Corporation Input/output buffer with overcurrent protection circuit
US6020760A (en) * 1997-07-16 2000-02-01 Altera Corporation I/O buffer circuit with pin multiplexing
US6028447A (en) * 1997-07-24 2000-02-22 Lucent Technologies Inc. FPGA having predictable open-drain drive mode
US8686549B2 (en) 2001-09-03 2014-04-01 Martin Vorbach Reconfigurable elements
US6130551A (en) * 1998-01-19 2000-10-10 Vantis Corporation Synthesis-friendly FPGA architecture with variable length and variable timing interconnect
US6097212A (en) * 1997-10-09 2000-08-01 Lattice Semiconductor Corporation Variable grain architecture for FPGA integrated circuits
US6289494B1 (en) 1997-11-12 2001-09-11 Quickturn Design Systems, Inc. Optimized emulation and prototyping architecture
US6069490A (en) * 1997-12-02 2000-05-30 Xilinx, Inc. Routing architecture using a direct connect routing mesh
DE19861088A1 (de) 1997-12-22 2000-02-10 Pact Inf Tech Gmbh Verfahren zur Reparatur von integrierten Schaltkreisen
US6127843A (en) * 1997-12-22 2000-10-03 Vantis Corporation Dual port SRAM memory for run time use in FPGA integrated circuits
US6137308A (en) * 1998-01-20 2000-10-24 Cypress Semiconductor Corporation Programmable interconnect matrix architecture for complex programmable logic device
DE19807872A1 (de) 1998-02-25 1999-08-26 Pact Inf Tech Gmbh Verfahren zur Verwaltung von Konfigurationsdaten in Datenflußprozessoren sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstruktur (FPGAs, DPGAs, o. dgl.
US7146441B1 (en) 1998-03-16 2006-12-05 Actel Corporation SRAM bus architecture and interconnect to an FPGA
US6038627A (en) * 1998-03-16 2000-03-14 Actel Corporation SRAM bus architecture and interconnect to an FPGA
US6049487A (en) * 1998-03-16 2000-04-11 Actel Corporation Embedded static random access memory for field programmable gate array
US6772387B1 (en) 1998-03-16 2004-08-03 Actel Corporation Cyclic redundancy checking of a field programmable gate array having an SRAM memory architecture
US6064225A (en) * 1998-03-20 2000-05-16 Lucent Technologies Inc. Global signal distribution with reduced routing tracks in an FPGA
US7389487B1 (en) 1998-04-28 2008-06-17 Actel Corporation Dedicated interface architecture for a hybrid integrated circuit
US6467017B1 (en) 1998-06-23 2002-10-15 Altera Corporation Programmable logic device having embedded dual-port random access memory configurable as single-port memory
US6549035B1 (en) 1998-09-15 2003-04-15 Actel Corporation High density antifuse based partitioned FPGA architecture
US6215326B1 (en) 1998-11-18 2001-04-10 Altera Corporation Programmable logic device architecture with super-regions having logic regions and a memory region
US6191612B1 (en) * 1998-11-19 2001-02-20 Vantis Corporation Enhanced I/O control flexibility for generating control signals
US6218857B1 (en) * 1998-11-24 2001-04-17 Vantis Corporation Variable sized line driving amplifiers for input/output blocks (IOBs) in FPGA integrated circuits
US6467073B1 (en) * 1998-12-10 2002-10-15 Cypress Semiconductor Corp. Method and apparatus for the automated generation of single and multistage programmable interconnect matrices with automatic routing tools
US6311316B1 (en) 1998-12-14 2001-10-30 Clear Logic, Inc. Designing integrated circuit gate arrays using programmable logic device bitstreams
US6204686B1 (en) * 1998-12-16 2001-03-20 Vantis Corporation Methods for configuring FPGA's having variable grain blocks and shared logic for providing symmetric routing of result output to differently-directed and tristateable interconnect resources
US6262933B1 (en) 1999-01-29 2001-07-17 Altera Corporation High speed programmable address decoder
WO2002013000A2 (de) 2000-06-13 2002-02-14 Pact Informationstechnologie Gmbh Pipeline ct-protokolle und -kommunikation
US6407576B1 (en) * 1999-03-04 2002-06-18 Altera Corporation Interconnection and input/output resources for programmable logic integrated circuit devices
AU3188000A (en) * 1999-03-11 2000-09-28 Easic Corporation Integrated circuit technology
AU5805300A (en) 1999-06-10 2001-01-02 Pact Informationstechnologie Gmbh Sequence partitioning in cell structures
GB2351824B (en) 1999-07-02 2004-03-31 Altera Corp Embedded memory blocks for programmable logic
US6625796B1 (en) * 1999-08-30 2003-09-23 Altera Corporation Apparatus and method for programming a set of programmable logic devices in parallel
US6555398B1 (en) * 1999-10-22 2003-04-29 Magic Corporation Software programmable multiple function integrated circuit module
US6553447B1 (en) 1999-11-09 2003-04-22 International Business Machines Corporation Data processing system with fully interconnected system architecture (FISA)
US6415424B1 (en) * 1999-11-09 2002-07-02 International Business Machines Corporation Multiprocessor system with a high performance integrated distributed switch (IDS) controller
US7185293B1 (en) * 1999-11-29 2007-02-27 Cellot, Inc. Universal hardware device and method and tools for use therewith
US6320412B1 (en) 1999-12-20 2001-11-20 Btr, Inc. C/O Corporate Trust Co. Architecture and interconnect for programmable logic circuits
US6388464B1 (en) 1999-12-30 2002-05-14 Cypress Semiconductor Corp. Configurable memory for programmable logic circuits
US6864710B1 (en) 1999-12-30 2005-03-08 Cypress Semiconductor Corp. Programmable logic device
JP3735855B2 (ja) * 2000-02-17 2006-01-18 日本電気株式会社 半導体集積回路装置およびその駆動方法
US6861869B1 (en) 2000-03-06 2005-03-01 Actel Corporation Block symmetrization in a field programmable gate array
US6567968B1 (en) * 2000-03-06 2003-05-20 Actel Corporation Block level routing architecture in a field programmable gate array
US7233167B1 (en) * 2000-03-06 2007-06-19 Actel Corporation Block symmetrization in a field programmable gate array
US6268743B1 (en) 2000-03-06 2001-07-31 Acatel Corporation Block symmetrization in a field programmable gate array
US6285212B1 (en) 2000-03-06 2001-09-04 Actel Corporation Block connector splitting in logic block of a field programmable gate array
US6536028B1 (en) * 2000-03-14 2003-03-18 Ammocore Technologies, Inc. Standard block architecture for integrated circuit design
US6637017B1 (en) * 2000-03-17 2003-10-21 Cypress Semiconductor Corp. Real time programmable feature control for programmable logic devices
US6608500B1 (en) 2000-03-31 2003-08-19 Cypress Semiconductor Corp. I/O architecture/cell design for programmable logic device
US6356110B1 (en) 2000-04-03 2002-03-12 Altera Corporation San Jose Ca Multifunction memory array in a programmable logic device
US6462577B1 (en) 2000-04-28 2002-10-08 Altera Corporation Configurable memory structures in a programmable logic device
US6857043B1 (en) * 2000-04-28 2005-02-15 Altera Corporation Shift register implementations of first-in/first-out memories utilizing a double increment gray code counter
US6411124B2 (en) 2000-04-28 2002-06-25 Altera Corporation Programmable logic device logic modules with shift register capabilities
US6529040B1 (en) * 2000-05-05 2003-03-04 Xilinx, Inc. FPGA lookup table with speed read decoder
US6697957B1 (en) 2000-05-11 2004-02-24 Quickturn Design Systems, Inc. Emulation circuit with a hold time algorithm, logic analyzer and shadow memory
US6470484B1 (en) * 2000-05-18 2002-10-22 Lsi Logic Corporation System and method for efficient layout of functionally extraneous cells
US7015719B1 (en) 2000-09-02 2006-03-21 Actel Corporation Tileable field-programmable gate array architecture
US6937063B1 (en) 2000-09-02 2005-08-30 Actel Corporation Method and apparatus of memory clearing with monitoring RAM memory cells in a field programmable gated array
US6870396B2 (en) 2000-09-02 2005-03-22 Actel Corporation Tileable field-programmable gate array architecture
US7426665B1 (en) 2000-09-02 2008-09-16 Actel Corporation Tileable field-programmable gate array architecture
US6476636B1 (en) 2000-09-02 2002-11-05 Actel Corporation Tileable field-programmable gate array architecture
US8058899B2 (en) 2000-10-06 2011-11-15 Martin Vorbach Logic cell array and bus system
US6470485B1 (en) * 2000-10-18 2002-10-22 Lattice Semiconductor Corporation Scalable and parallel processing methods and structures for testing configurable interconnect network in FPGA device
US8103496B1 (en) 2000-10-26 2012-01-24 Cypress Semicondutor Corporation Breakpoint control in an in-circuit emulation system
US8149048B1 (en) 2000-10-26 2012-04-03 Cypress Semiconductor Corporation Apparatus and method for programmable power management in a programmable analog circuit block
US8176296B2 (en) * 2000-10-26 2012-05-08 Cypress Semiconductor Corporation Programmable microcontroller architecture
US6724220B1 (en) 2000-10-26 2004-04-20 Cyress Semiconductor Corporation Programmable microcontroller architecture (mixed analog/digital)
US7765095B1 (en) 2000-10-26 2010-07-27 Cypress Semiconductor Corporation Conditional branching in an in-circuit emulation system
US6724810B1 (en) 2000-11-17 2004-04-20 Xilinx, Inc. Method and apparatus for de-spreading spread spectrum signals
US6990555B2 (en) * 2001-01-09 2006-01-24 Pact Xpp Technologies Ag Method of hierarchical caching of configuration data having dataflow processors and modules having two- or multidimensional programmable cell structure (FPGAs, DPGAs, etc.)
US7210129B2 (en) 2001-08-16 2007-04-24 Pact Xpp Technologies Ag Method for translating programs for reconfigurable architectures
US7581076B2 (en) 2001-03-05 2009-08-25 Pact Xpp Technologies Ag Methods and devices for treating and/or processing data
US9037807B2 (en) 2001-03-05 2015-05-19 Pact Xpp Technologies Ag Processor arrangement on a chip including data processing, memory, and interface elements
US7444531B2 (en) 2001-03-05 2008-10-28 Pact Xpp Technologies Ag Methods and devices for treating and processing data
US7844796B2 (en) 2001-03-05 2010-11-30 Martin Vorbach Data processing device and method
GB2374242B (en) * 2001-04-07 2005-03-16 Univ Dundee Integrated circuit and related improvements
US6720796B1 (en) 2001-05-06 2004-04-13 Altera Corporation Multiple size memories in a programmable logic device
US6653862B2 (en) * 2001-05-06 2003-11-25 Altera Corporation Use of dangling partial lines for interfacing in a PLD
US6895570B2 (en) * 2001-05-06 2005-05-17 Altera Corporation System and method for optimizing routing lines in a programmable logic device
US6605962B2 (en) 2001-05-06 2003-08-12 Altera Corporation PLD architecture for flexible placement of IP function blocks
US7054741B2 (en) * 2002-02-11 2006-05-30 Landnet Corporation Land software tool
EP2224330B1 (de) 2001-06-20 2012-05-09 Krass, Maren Verfahren und gerät zum partitionieren von grossen rechnerprogrammen
US7996827B2 (en) 2001-08-16 2011-08-09 Martin Vorbach Method for the translation of programs for reconfigurable architectures
US7139292B1 (en) * 2001-08-31 2006-11-21 Cypress Semiconductor Corp. Configurable matrix architecture
US7434191B2 (en) 2001-09-03 2008-10-07 Pact Xpp Technologies Ag Router
US8686475B2 (en) 2001-09-19 2014-04-01 Pact Xpp Technologies Ag Reconfigurable elements
US7406674B1 (en) 2001-10-24 2008-07-29 Cypress Semiconductor Corporation Method and apparatus for generating microcontroller configuration information
US6751783B1 (en) * 2001-10-30 2004-06-15 Lsi Logic Corporation System and method for optimizing an integrated circuit design
US8078970B1 (en) 2001-11-09 2011-12-13 Cypress Semiconductor Corporation Graphical user interface with user-selectable list-box
US8042093B1 (en) 2001-11-15 2011-10-18 Cypress Semiconductor Corporation System providing automatic source code generation for personalization and parameterization of user modules
US7774190B1 (en) 2001-11-19 2010-08-10 Cypress Semiconductor Corporation Sleep and stall in an in-circuit emulation system
US7770113B1 (en) 2001-11-19 2010-08-03 Cypress Semiconductor Corporation System and method for dynamically generating a configuration datasheet
US8069405B1 (en) 2001-11-19 2011-11-29 Cypress Semiconductor Corporation User interface for efficiently browsing an electronic document using data-driven tabs
US7844437B1 (en) 2001-11-19 2010-11-30 Cypress Semiconductor Corporation System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit
US6971004B1 (en) 2001-11-19 2005-11-29 Cypress Semiconductor Corp. System and method of dynamically reconfiguring a programmable integrated circuit
US7577822B2 (en) 2001-12-14 2009-08-18 Pact Xpp Technologies Ag Parallel task operation in processor and reconfigurable coprocessor configured based on information in link list including termination information for synchronization
EP1456994B1 (en) * 2001-12-18 2018-02-07 Analog Devices, Inc. Programmable data encryption engine for advanced encryption standard algorithm
EP1968193B1 (en) * 2002-01-17 2011-07-27 Sicronic Remote KG, LLC Utilization of unused IO block for core logic functions
WO2003060747A2 (de) 2002-01-19 2003-07-24 Pact Xpp Technologies Ag Reconfigurierbarer prozessor
US8127061B2 (en) 2002-02-18 2012-02-28 Martin Vorbach Bus systems and reconfiguration methods
US6738961B2 (en) * 2002-02-28 2004-05-18 Hewlett-Packard Development Company, L.P. Computer readable medium and a method for representing an electronic circuit as a routing-resource graph
US8914590B2 (en) 2002-08-07 2014-12-16 Pact Xpp Technologies Ag Data processing method and device
US8103497B1 (en) 2002-03-28 2012-01-24 Cypress Semiconductor Corporation External interface for event architecture
US6680871B1 (en) 2002-03-29 2004-01-20 Altera Corporation Method and apparatus for testing memory embedded in mask-programmable logic device
US6742172B2 (en) 2002-03-29 2004-05-25 Altera Corporation Mask-programmable logic devices with programmable gate array sites
US6938236B1 (en) 2002-03-29 2005-08-30 Altera Corporation Method of creating a mask-programmed logic device from a pre-existing circuit design
US6886143B1 (en) 2002-03-29 2005-04-26 Altera Corporation Method and apparatus for providing clock/buffer network in mask-programmable logic device
US7308608B1 (en) 2002-05-01 2007-12-11 Cypress Semiconductor Corporation Reconfigurable testing system and method
US6774667B1 (en) 2002-05-09 2004-08-10 Actel Corporation Method and apparatus for a flexible chargepump scheme for field-programmable gate arrays
US6810513B1 (en) * 2002-06-19 2004-10-26 Altera Corporation Method and apparatus of programmable interconnect array with configurable multiplexer
US7028281B1 (en) * 2002-07-12 2006-04-11 Lattice Semiconductor Corporation FPGA with register-intensive architecture
AU2003286131A1 (en) 2002-08-07 2004-03-19 Pact Xpp Technologies Ag Method and device for processing data
US7657861B2 (en) 2002-08-07 2010-02-02 Pact Xpp Technologies Ag Method and device for processing data
US7434080B1 (en) 2002-09-03 2008-10-07 Actel Corporation Apparatus for interfacing and testing a phase locked loop in a field programmable gate array
WO2004038599A1 (de) 2002-09-06 2004-05-06 Pact Xpp Technologies Ag Rekonfigurierbare sequenzerstruktur
US7761845B1 (en) 2002-09-09 2010-07-20 Cypress Semiconductor Corporation Method for parameterizing a user module
US7043703B2 (en) * 2002-09-11 2006-05-09 Lsi Logic Corporation Architecture and/or method for using input/output affinity region for flexible use of hard macro I/O buffers
US7769893B2 (en) * 2002-10-08 2010-08-03 Koninklijke Philips Electronics N.V. Integrated circuit and method for establishing transactions
US7209867B2 (en) * 2002-10-15 2007-04-24 Massachusetts Institute Of Technology Analog continuous time statistical processing
DE10347975B4 (de) * 2002-10-24 2008-10-09 Siemens Ag Einrichtung der programmierbaren Logik
US6813754B2 (en) * 2002-11-05 2004-11-02 Lattice Semiconductor Corporation Placement processing for programmable logic devices
US6727726B1 (en) 2002-11-12 2004-04-27 Actel Corporation Field programmable gate array architecture including a buffer module and a method of distributing buffer modules in a field programmable gate array
US7111110B1 (en) 2002-12-10 2006-09-19 Altera Corporation Versatile RAM for programmable logic device
US6907595B2 (en) * 2002-12-13 2005-06-14 Xilinx, Inc. Partial reconfiguration of a programmable logic device using an on-chip processor
US6920627B2 (en) * 2002-12-13 2005-07-19 Xilinx, Inc. Reconfiguration of a programmable logic device using internal control
US6943580B2 (en) * 2003-02-10 2005-09-13 Altera Corporation Fracturable lookup table and logic element
US7800401B1 (en) * 2003-02-10 2010-09-21 Altera Corporation Fracturable lookup table and logic element
US7134097B2 (en) * 2003-03-06 2006-11-07 Hewlett-Packard Development Company, L.P. Method and apparatus for a configurable metal register
US7255437B2 (en) * 2003-10-09 2007-08-14 Howell Thomas A Eyeglasses with activity monitoring
US6864712B2 (en) * 2003-04-28 2005-03-08 Stmicroelectronics Limited Hardening logic devices
US7058918B2 (en) * 2003-04-28 2006-06-06 Dafca, Inc. Reconfigurable fabric for SoCs using functional I/O leads
US6838902B1 (en) 2003-05-28 2005-01-04 Actel Corporation Synchronous first-in/first-out block memory for a field programmable gate array
US6825690B1 (en) 2003-05-28 2004-11-30 Actel Corporation Clock tree network in a field programmable gate array
US7225422B2 (en) * 2003-06-19 2007-05-29 International Business Machines Corporation Wire trimmed programmable logic array
WO2005001724A2 (en) 2003-06-23 2005-01-06 Altera Corporation Method for programming a mask-programmable logic device and device so programmed
US7234125B1 (en) 2003-06-23 2007-06-19 Altera Corporation Timing analysis for programmable logic
US7796464B1 (en) 2003-06-27 2010-09-14 Cypress Semiconductor Corporation Synchronous memory with a shadow-cycle counter
US7098685B1 (en) * 2003-07-14 2006-08-29 Lattice Semiconductor Corporation Scalable serializer-deserializer architecture and programmable interface
US6990010B1 (en) * 2003-08-06 2006-01-24 Actel Corporation Deglitching circuits for a radiation-hardened static random access memory based programmable architecture
JP4700611B2 (ja) 2003-08-28 2011-06-15 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト データ処理装置およびデータ処理方法
US7622947B1 (en) * 2003-12-18 2009-11-24 Nvidia Corporation Redundant circuit presents connections on specified I/O ports
WO2005062212A1 (en) * 2003-12-18 2005-07-07 Koninklijke Philips Electronics N.V. Template-based domain-specific reconfigurable logic
US7865542B2 (en) 2003-12-29 2011-01-04 Xilinx, Inc. Digital signal processing block having a wide multiplexer
US7860915B2 (en) 2003-12-29 2010-12-28 Xilinx, Inc. Digital signal processing circuit having a pattern circuit for determining termination conditions
US7853636B2 (en) * 2003-12-29 2010-12-14 Xilinx, Inc. Digital signal processing circuit having a pattern detector circuit for convergent rounding
US7849119B2 (en) * 2003-12-29 2010-12-07 Xilinx, Inc. Digital signal processing circuit having a pattern detector circuit
US7840627B2 (en) * 2003-12-29 2010-11-23 Xilinx, Inc. Digital signal processing circuit having input register blocks
US7853632B2 (en) * 2003-12-29 2010-12-14 Xilinx, Inc. Architectural floorplan for a digital signal processing circuit
US7853634B2 (en) * 2003-12-29 2010-12-14 Xilinx, Inc. Digital signal processing circuit having a SIMD circuit
US7840630B2 (en) * 2003-12-29 2010-11-23 Xilinx, Inc. Arithmetic logic unit circuit
US7844653B2 (en) * 2003-12-29 2010-11-30 Xilinx, Inc. Digital signal processing circuit having a pre-adder circuit
US7870182B2 (en) * 2003-12-29 2011-01-11 Xilinx Inc. Digital signal processing circuit having an adder circuit with carry-outs
US7882165B2 (en) 2003-12-29 2011-02-01 Xilinx, Inc. Digital signal processing element having an arithmetic logic unit
US7207020B1 (en) 2004-02-09 2007-04-17 Altera Corporation Method and apparatus for utilizing long-path and short-path timing constraints in an electronic-design-automation tool
DE102004006769B3 (de) * 2004-02-11 2005-08-11 Infineon Technologies Ag Auslesevorrichtung
US7284222B1 (en) * 2004-06-30 2007-10-16 Tabula, Inc. Method and apparatus for identifying connections between configurable nodes in a configurable integrated circuit
US7049845B1 (en) 2004-03-02 2006-05-23 Xilinx, Inc. Programmable delay line using configurable logic block
US7295049B1 (en) 2004-03-25 2007-11-13 Cypress Semiconductor Corporation Method and circuit for rapid alignment of signals
US6975139B2 (en) 2004-03-30 2005-12-13 Advantage Logic, Inc. Scalable non-blocking switching network for programmable logic
US7132852B2 (en) * 2004-04-14 2006-11-07 Altera Corporation Routing architecture with high speed I/O bypass path
US7698118B2 (en) * 2004-04-15 2010-04-13 Mentor Graphics Corporation Logic design modeling and interconnection
US7478355B2 (en) * 2004-05-21 2009-01-13 United Microelectronics Corp. Input/output circuits with programmable option and related method
US7282950B1 (en) * 2004-11-08 2007-10-16 Tabula, Inc. Configurable IC's with logic resources with offset connections
US7312630B2 (en) 2004-06-30 2007-12-25 Tabula, Inc. Configurable integrated circuit with built-in turns
KR100605600B1 (ko) * 2004-07-27 2006-07-28 주식회사 하이닉스반도체 반도체 메모리 소자
US7460529B2 (en) 2004-07-29 2008-12-02 Advantage Logic, Inc. Interconnection fabric using switching networks in hierarchy
US8069436B2 (en) 2004-08-13 2011-11-29 Cypress Semiconductor Corporation Providing hardware independence to automate code generation of processing device firmware
US7743085B2 (en) * 2004-11-08 2010-06-22 Tabula, Inc. Configurable IC with large carry chains
US7332976B1 (en) 2005-02-04 2008-02-19 Cypress Semiconductor Corporation Poly-phase frequency synthesis oscillator
US7530033B2 (en) 2005-03-15 2009-05-05 Tabula, Inc. Method and apparatus for decomposing functions in a configurable IC
US7230467B1 (en) 2005-03-24 2007-06-12 Cirrus Logic, Inc. Constant edge generation circuits and methods and systems using the same
US7501341B1 (en) 2005-05-05 2009-03-10 Xilinx, Inc. Interconnect array formed at least in part with repeated application of an interconnect pattern
US7400183B1 (en) 2005-05-05 2008-07-15 Cypress Semiconductor Corporation Voltage controlled oscillator delay cell and method
JP4508947B2 (ja) * 2005-05-30 2010-07-21 Ｏｋｉセミコンダクタ株式会社 半導体装置の自動設計方法および自動設計装置
KR100828792B1 (ko) * 2005-06-30 2008-05-09 세이코 엡슨 가부시키가이샤 집적 회로 장치 및 전자 기기
JP4661400B2 (ja) * 2005-06-30 2011-03-30 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4010333B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4158788B2 (ja) * 2005-06-30 2008-10-01 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4151688B2 (ja) * 2005-06-30 2008-09-17 セイコーエプソン株式会社 集積回路装置及び電子機器
JP2007012869A (ja) 2005-06-30 2007-01-18 Seiko Epson Corp 集積回路装置及び電子機器
KR100826695B1 (ko) 2005-06-30 2008-04-30 세이코 엡슨 가부시키가이샤 집적 회로 장치 및 전자 기기
US7567479B2 (en) * 2005-06-30 2009-07-28 Seiko Epson Corporation Integrated circuit device and electronic instrument
US20070016700A1 (en) * 2005-06-30 2007-01-18 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4010332B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4010335B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
US7764278B2 (en) * 2005-06-30 2010-07-27 Seiko Epson Corporation Integrated circuit device and electronic instrument
US7755587B2 (en) * 2005-06-30 2010-07-13 Seiko Epson Corporation Integrated circuit device and electronic instrument
US20070001975A1 (en) * 2005-06-30 2007-01-04 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP2007012925A (ja) * 2005-06-30 2007-01-18 Seiko Epson Corp 集積回路装置及び電子機器
US20070001984A1 (en) * 2005-06-30 2007-01-04 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4010336B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4830371B2 (ja) * 2005-06-30 2011-12-07 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4186970B2 (ja) * 2005-06-30 2008-11-26 セイコーエプソン株式会社 集積回路装置及び電子機器
US7593270B2 (en) 2005-06-30 2009-09-22 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4010334B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
US20070001974A1 (en) * 2005-06-30 2007-01-04 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4661401B2 (ja) * 2005-06-30 2011-03-30 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4345725B2 (ja) * 2005-06-30 2009-10-14 セイコーエプソン株式会社 表示装置及び電子機器
US7561478B2 (en) 2005-06-30 2009-07-14 Seiko Epson Corporation Integrated circuit device and electronic instrument
US7564734B2 (en) * 2005-06-30 2009-07-21 Seiko Epson Corporation Integrated circuit device and electronic instrument
US20070001970A1 (en) * 2005-06-30 2007-01-04 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4552803B2 (ja) * 2005-08-10 2010-09-29 ソニー株式会社 半導体集積回路
JP4665677B2 (ja) 2005-09-09 2011-04-06 セイコーエプソン株式会社 集積回路装置及び電子機器
US8832326B1 (en) * 2005-11-01 2014-09-09 Xilinx, Inc. Circuit and method for ordering data words
US8463836B1 (en) 2005-11-07 2013-06-11 Tabula, Inc. Performing mathematical and logical operations in multiple sub-cycles
US8085067B1 (en) 2005-12-21 2011-12-27 Cypress Semiconductor Corporation Differential-to-single ended signal converter circuit and method
EP1974265A1 (de) 2006-01-18 2008-10-01 PACT XPP Technologies AG Hardwaredefinitionsverfahren
US7378868B2 (en) * 2006-01-19 2008-05-27 Altera Corporation Modular I/O bank architecture
US7423453B1 (en) 2006-01-20 2008-09-09 Advantage Logic, Inc. Efficient integrated circuit layout scheme to implement a scalable switching network used in interconnection fabric
JP4586739B2 (ja) * 2006-02-10 2010-11-24 セイコーエプソン株式会社 半導体集積回路及び電子機器
US8395903B1 (en) * 2006-02-10 2013-03-12 Xilinx, Inc. Interconnect pattern for semiconductor packaging
US7797497B1 (en) * 2006-03-08 2010-09-14 Tabula, Inc. System and method for providing more logical memory ports than physical memory ports
US8067948B2 (en) 2006-03-27 2011-11-29 Cypress Semiconductor Corporation Input/output multiplexer bus
US7930666B1 (en) 2006-12-12 2011-04-19 Tabula, Inc. System and method of providing a memory hierarchy
US20080200132A1 (en) * 2007-02-15 2008-08-21 United Microelectronics Corp. Method for producing layout of semiconductor integrated circuit with radio frequency devices
US8386976B2 (en) * 2007-02-15 2013-02-26 United Microelectronics Corp. Method for producing layout of semiconductor integrated circuit with radio frequency devices
US20080240230A1 (en) * 2007-03-29 2008-10-02 Horizon Semiconductors Ltd. Media processor with an integrated TV receiver
US8092083B2 (en) 2007-04-17 2012-01-10 Cypress Semiconductor Corporation Temperature sensor with digital bandgap
US7737724B2 (en) * 2007-04-17 2010-06-15 Cypress Semiconductor Corporation Universal digital block interconnection and channel routing
US8516025B2 (en) 2007-04-17 2013-08-20 Cypress Semiconductor Corporation Clock driven dynamic datapath chaining
US9564902B2 (en) 2007-04-17 2017-02-07 Cypress Semiconductor Corporation Dynamically configurable and re-configurable data path
US8130025B2 (en) 2007-04-17 2012-03-06 Cypress Semiconductor Corporation Numerical band gap
US8040266B2 (en) 2007-04-17 2011-10-18 Cypress Semiconductor Corporation Programmable sigma-delta analog-to-digital converter
US8026739B2 (en) 2007-04-17 2011-09-27 Cypress Semiconductor Corporation System level interconnect with programmable switching
US8266575B1 (en) 2007-04-25 2012-09-11 Cypress Semiconductor Corporation Systems and methods for dynamically reconfiguring a programmable system on a chip
US8065653B1 (en) 2007-04-25 2011-11-22 Cypress Semiconductor Corporation Configuration of programmable IC design elements
US9720805B1 (en) 2007-04-25 2017-08-01 Cypress Semiconductor Corporation System and method for controlling a target device
US8049569B1 (en) 2007-09-05 2011-11-01 Cypress Semiconductor Corporation Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes
US7650585B1 (en) * 2007-09-27 2010-01-19 Xilinx, Inc. Implementing a user design in a programmable logic device with single event upset mitigation
US8020780B2 (en) * 2007-11-30 2011-09-20 Honeywell International Inc. Thermostatic control system having a configurable lock
US7893772B1 (en) 2007-12-03 2011-02-22 Cypress Semiconductor Corporation System and method of loading a programmable counter
US8863067B1 (en) 2008-02-06 2014-10-14 Tabula, Inc. Sequential delay analysis by placement engines
US7816947B1 (en) 2008-03-31 2010-10-19 Man Wang Method and apparatus for providing a non-volatile programmable transistor
US8166435B2 (en) * 2008-06-26 2012-04-24 Tabula, Inc. Timing operations in an IC with configurable circuits
US8438522B1 (en) 2008-09-24 2013-05-07 Iowa State University Research Foundation, Inc. Logic element architecture for generic logic chains in programmable devices
US8661394B1 (en) 2008-09-24 2014-02-25 Iowa State University Research Foundation, Inc. Depth-optimal mapping of logic chains in reconfigurable fabrics
US8751990B2 (en) * 2008-12-19 2014-06-10 L3 Communications Integrated Systems, L.P. System for determining median values of video data
US8479133B2 (en) * 2009-01-27 2013-07-02 Xilinx, Inc. Method of and circuit for implementing a filter in an integrated circuit
US8543635B2 (en) * 2009-01-27 2013-09-24 Xilinx, Inc. Digital signal processing block with preadder stage
US9448964B2 (en) 2009-05-04 2016-09-20 Cypress Semiconductor Corporation Autonomous control in a programmable system
US7999570B2 (en) 2009-06-24 2011-08-16 Advantage Logic, Inc. Enhanced permutable switching network with multicasting signals for interconnection fabric
US8255702B1 (en) 2009-12-03 2012-08-28 Altera Corporation Programmable logic device with improved security
CN101865977B (zh) * 2010-05-27 2015-11-25 复旦大学 基于查找表结构的fpga可编程逻辑单元的遍历测试方法
US8913601B1 (en) * 2010-10-01 2014-12-16 Xilinx, Inc. Programmable integrated circuit and method of asynchronously routing data in a circuit block of an integrated circuit
CN102410683A (zh) * 2010-12-31 2012-04-11 秦贯丰 一种用碟式双面刮面换热器制取流态化冰浆的方法及装置
US20120268162A1 (en) * 2011-04-21 2012-10-25 Microchip Technology Incorporated Configurable logic cells
US9450585B2 (en) 2011-04-20 2016-09-20 Microchip Technology Incorporated Selecting four signals from sixteen inputs
KR20130006942A (ko) * 2011-06-27 2013-01-18 삼성전자주식회사 재구성 가능한 논리 장치
US8519740B2 (en) 2012-01-06 2013-08-27 Altera Corporation Integrated circuits with shared interconnect buses
US9490811B2 (en) * 2012-10-04 2016-11-08 Efinix, Inc. Fine grain programmable gate architecture with hybrid logic/routing element and direct-drive routing
US9525419B2 (en) * 2012-10-08 2016-12-20 Efinix, Inc. Heterogeneous segmented and direct routing architecture for field programmable gate array
US8645892B1 (en) * 2013-01-07 2014-02-04 Freescale Semiconductor, Inc. Configurable circuit and mesh structure for integrated circuit
EP2894572B1 (en) * 2014-01-09 2018-08-29 Université de Rennes 1 Method and device for programming a FPGA
US9509217B2 (en) 2015-04-20 2016-11-29 Altera Corporation Asymmetric power flow controller for a power converter and method of operating the same
US10686447B1 (en) * 2018-04-12 2020-06-16 Flex Logix Technologies, Inc. Modular field programmable gate array, and method of configuring and operating same
DE102019006293A1 (de) * 2019-09-05 2021-03-11 PatForce GmbH Switchbox

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4536859A (en) * 1981-08-31 1985-08-20 Sharp Kabushiki Kaisha Cross-coupled inverters static random access memory
US4675673A (en) * 1984-01-27 1987-06-23 Oliver Douglas E Programmable pin driver system
US4870302A (en) * 1984-03-12 1989-09-26 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
US4668880A (en) * 1984-03-26 1987-05-26 American Telephone And Telegraph Company, At&T Bell Laboratories Chain logic scheme for programmed logic array
US4609986A (en) * 1984-06-14 1986-09-02 Altera Corporation Programmable logic array device using EPROM technology
US4688072A (en) * 1984-06-29 1987-08-18 Hughes Aircraft Company Hierarchical configurable gate array
US4724531A (en) * 1984-07-18 1988-02-09 Hughes Aircraft Company Gate array with bidirectional symmetry
US4642487A (en) * 1984-09-26 1987-02-10 Xilinx, Inc. Special interconnect for configurable logic array
US4713557A (en) * 1984-09-26 1987-12-15 Xilinx, Inc. Bidirectional buffer amplifier
US4706216A (en) * 1985-02-27 1987-11-10 Xilinx, Inc. Configurable logic element
US4677318A (en) * 1985-04-12 1987-06-30 Altera Corporation Programmable logic storage element for programmable logic devices
US4691161A (en) * 1985-06-13 1987-09-01 Raytheon Company Configurable logic gate array
US4845633A (en) * 1985-12-02 1989-07-04 Apple Computer Inc. System for programming graphically a programmable, asynchronous logic cell and array
US4775942A (en) * 1985-12-09 1988-10-04 International Business Machines Corporation Seed and stitch approach to embedded arrays
US4772811A (en) * 1986-07-04 1988-09-20 Ricoh Company, Ltd. Programmable logic device
US4910417A (en) * 1986-09-19 1990-03-20 Actel Corporation Universal logic module comprising multiplexers
US4758745B1 (en) * 1986-09-19 1994-11-15 Actel Corp User programmable integrated circuit interconnect architecture and test method
US5015885A (en) * 1986-09-19 1991-05-14 Actel Corporation Reconfigurable programmable interconnect architecture
EP0264334B1 (en) * 1986-10-16 1994-12-28 Fairchild Semiconductor Corporation Synchronous array logic circuit
US5089973A (en) * 1986-11-07 1992-02-18 Apple Computer Inc. Programmable logic cell and array
US4786904A (en) * 1986-12-15 1988-11-22 Zoran Corporation Electronically programmable gate array having programmable interconnect lines
US4855669A (en) * 1987-10-07 1989-08-08 Xilinx, Inc. System for scan testing of logic circuit networks
US5023606A (en) * 1988-01-13 1991-06-11 Plus Logic, Inc. Programmable logic device with ganged output pins
US4847612A (en) * 1988-01-13 1989-07-11 Plug Logic, Inc. Programmable logic device
US4931946A (en) * 1988-03-10 1990-06-05 Cirrus Logic, Inc. Programmable tiles
US4987319A (en) * 1988-09-08 1991-01-22 Kawasaki Steel Corporation Programmable input/output circuit and programmable logic device
US4937475B1 (en) * 1988-09-19 1994-03-29 Massachusetts Inst Technology Laser programmable integrated circuit
US5452231A (en) * 1988-10-05 1995-09-19 Quickturn Design Systems, Inc. Hierarchically connected reconfigurable logic assembly
WO1990004233A1 (en) * 1988-10-05 1990-04-19 Mentor Graphics Corporation Method of using electronically reconfigurable gate array logic and apparatus formed thereby
US5203005A (en) * 1989-05-02 1993-04-13 Horst Robert W Cell structure for linear array wafer scale integration architecture with capability to open boundary i/o bus without neighbor acknowledgement
US5212652A (en) * 1989-08-15 1993-05-18 Advanced Micro Devices, Inc. Programmable gate array with improved interconnect structure
US5128871A (en) * 1990-03-07 1992-07-07 Advanced Micro Devices, Inc. Apparatus and method for allocation of resoures in programmable logic devices
US5258668A (en) * 1992-05-08 1993-11-02 Altera Corporation Programmable logic array integrated circuits with cascade connections between logic modules
US5331226A (en) * 1992-07-23 1994-07-19 Xilinx, Inc. Logic cell for field programmable gate array having optional input inverters
US5365125A (en) * 1992-07-23 1994-11-15 Xilinx, Inc. Logic cell for field programmable gate array having optional internal feedback and optional cascade
US5291079A (en) * 1992-07-23 1994-03-01 Xilinx, Inc. Configuration control unit for programming a field programmable gate array and reading array status
US5319254A (en) * 1992-07-23 1994-06-07 Xilinx, Inc. Logic cell which can be configured as a latch without static one's problem

Also Published As

Publication number Publication date
EP0415542A3 (en) 1991-10-02
JPH0379125A (ja) 1991-04-04
US5422823A (en) 1995-06-06
US5740069A (en) 1998-04-14
JP3284223B2 (ja) 2002-05-20
US6128770A (en) 2000-10-03
US5359536A (en) 1994-10-25
US5212652A (en) 1993-05-18
US5490074A (en) 1996-02-06
US5469368A (en) 1995-11-21
US6567969B1 (en) 2003-05-20
JPH0378317A (ja) 1991-04-03
US5598346A (en) 1997-01-28
EP0415542A2 (en) 1991-03-06
EP0744835A3 (en) 1996-12-04
US5587921A (en) 1996-12-24
US5586044A (en) 1996-12-17
US5329460A (en) 1994-07-12
EP0744835A2 (en) 1996-11-27

Similar Documents

Publication Publication Date Title
JPH0379126A (ja) 構成可能論理素子
US5260881A (en) Programmable gate array with improved configurable logic block
US5233539A (en) Programmable gate array with improved interconnect structure, input/output structure and configurable logic block
US5255203A (en) Interconnect structure for programmable logic device
JP2614169B2 (ja) プログラム可能アレイ論理装置およびプログラム可能論理装置
US7109752B1 (en) Configurable circuits, IC's, and systems
US6650142B1 (en) Enhanced CPLD macrocell module having selectable bypass of steering-based resource allocation and methods of use
US5231588A (en) Programmable gate array with logic cells having symmetrical input/output structures
US6069490A (en) Routing architecture using a direct connect routing mesh
US8305110B2 (en) Non-sequentially configurable IC
US5317698A (en) FPGA architecture including direct logic function circuit to I/O interconnections
US6798239B2 (en) Programmable gate array having interconnecting logic to support embedded fixed logic circuitry
US7157933B1 (en) Configurable circuits, IC's, and systems
EP0450811B1 (en) Integrated circuit
US5396126A (en) FPGA with distributed switch matrix
US8193830B2 (en) Configurable circuits, IC's, and systems
US8674721B2 (en) Controllable storage elements for an IC
JPH11510038A (ja) 分散型ｒａｍを有しかつセルの利用率が高められた、フィールドプログラマブルゲートアレイ
US6429681B1 (en) Programmable logic device routing architecture to facilitate register re-timing