JPH0378317A - 構成可能論理アレイ - Google Patents
構成可能論理アレイInfo
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Abstract
め要約のデータは記録されません。
Description
かつより特定的には、論理ブロックのアレイと入力/出
力ブロックとからなり、相互接続構造を伴うプログラム
可能ゲートアレイに関し、それらの各々はオンチップメ
モリ内にストアされた構成プログラムによって構成可能
である。
ム可能装置であり、ユーザのシステム設計に応じて作ら
れる3つの型の構成可能素子を含む。その3つの素子は
(1)構成可能論理ブロック(CL B)のアレイと、
(2)周囲の周辺の入力/出力ブロック(IOB)とを
有し、それらはすべて(3)融通性のあるプログラム可
能相互接続ネットワークによってリンクされる。
においてプログラム可能RAMセルを構成することによ
って実現される。これらのRAMセルはCLBS IO
Bおよび相互接続によって行なわれる論理的機能性を制
御する。その構成はPGA設計ソフトウェアツールを用
いて実現される。
ジョイ(SAN 1ose、 Ca1i!ornia)
のクシリンクス(Xilinx)によって初めて商業的
に導入されたということが一般的に受入れられている。
を初めに導入し、かつ集積回路プログラム可能ゲートア
レイの第2世代XC3000フアミリをより最近導入し
た。関連のプログラム可能論理装置技術と同様に、20
00シリーズの説明は、クシリンクスによって刊行され
た[プログラム可能ゲートアレイ設計ハンドブック(T
I(E PROGRAMMABLE GATE ARR
AY DESIGHHANDBOOK ) J初版の1
−1ないし1−31頁に見い出される。XC3000フ
アミリのためのアーキテクチャは、クシリンクスによっ
て刊行されたrXc3000論理セルアレイファミリ
(IC3000LOGICCEL[、ARRAY FA
M[LY) Jという題の技術データハンドブックの1
−31頁において提示される。これらのクシリンクスの
刊行物の各々は先行技術の説明を提供するものとしてこ
の出願において引用により援用される。
特許第4.642.487号、第4,706.216号
、第4,713,557号および第4,758.985
号によってさらに例証され、それらの各々はクシリンク
ス・インコーホレーテッドに譲渡されている。プログラ
ム可能ゲートアレイアーキテクチャおよびそれの実現化
例の詳細な説明を述べるものとしてこれらの米国特許が
引用により援用される。
は、構成可能相互接続、構成可能人力/出力ブロックの
リング、および構成可能論理ブロックのアレイからなる
。プログラム可能ゲートアレイのための融通性およびデ
ータ処理能力を与えるのはこれらの3つの主要な特徴物
の組合わせである。しかしながら、先行技術のプログラ
ム可能ゲートアレイは、相互接続構造、入力/出力プロ
ツク構造、および構成可能論理ブロック構造の各々にお
いて成る制限を被る。
化する、プログラム可能ゲートアレイ上のネットワーク
を形成する能力を与えなければならない。先行技術の相
互接続システムは、論理ネットワーク内の構成可能ブロ
ックに対する接続を相対的に小さな領域内に強制する傾
向があった。
)構成可能論理ブロック間のみに直接接続を与える。
または他の態様では非対称的レイアウトで配置され、そ
れはチップを横切る成る方向での信号の流れを強制する
。これは、多数の入力または出力を必要とする応用に対
して、相互接続構造上の密集を引き起こす。また、これ
は、これらの非対称的に設計された論理セルアレイのう
ちの1つを含む印刷回路基板レイアウトが論理セルアレ
イの一方側上に入力を、かつ他方上に出力を準備するこ
とを強制する。
ソースネットワークの数を制限される。
出力ブロックは、装置に対して意図される様々な応用の
ために必要とされる融通性を与えるために、相対的に複
雑なマクロセルである。しかしながら、これらの複雑な
マクロセルは入力/出力ブロックの多くの構成内で用い
られない資源を含む。さらに、その複雑さのためにブロ
ックは相対的に遅(、論理セル間の多くのバッファ、マ
ルチプレクサおよびレジスタおよび入力/出力パッドを
介する通過を必要とする。さらに、入力/出力ブロック
は、多くの入力および出力を含む応用のための装置にお
いて周辺論理ブロック上の密集を引き起こす。
響を与える制限を被る。先行技術の論理ブロックは相対
的に小さな組の入力変数に関して動作された。こうして
、広いゲート機能(function)、たとえば16
ビツト命令をデコードすること、または広い多重化機能
が、多くの構成可能ブロックをカスケードにすることを
必要とした。こうして、大変簡単な機能がアレイ内で多
くの数の構成可能論理ブロックを用い得た。さらに、ブ
ロックをカスケードにするとき、論理ブロック間の直接
相互接続の数の制限に起因して、信号の多(はプログラ
ム可能−船釣接続を横切って伝送されなければならない
。これは、用いられるプログラム可能相互接続点の数の
ために遅延を引き起こす。
ために、ブロックをカスケードにすることは非実務的に
なる。
4つの入力信号が論理機能のために用いられる。5変数
(マamiable)ゲート機能を得るために、構成可
能論理ブロックは入力機構の共用を用いた。入力のこの
共用は、先行技術においてこれらの5変数機能のための
論理的融通性を大きく制限する。
とされる相対的に複雑な構造のために、先行技術の構成
可能論理ブロックはまた速度の不利益をも被った。簡単
な機能のために用いられているブロックのために、必要
とされる複雑な構造のために論理は相対的に遅い速度で
伝播されるであろう。
および論理的能力を準備するプログラム可能ゲートアレ
イを提供することが望ましい。
ためのアーキテクチャを提供し、それは、装置上の構成
可能論理ブロックおよび入力/出力ブロックのより大き
な利用を可能とするネットワークを作ることの融通性を
改良する。
であり、それはユーザ規定データ処理機能を特定するプ
ログラムデータをストアする構成メモリを含む。加えて
、複数個の構成可能論理ブロックが0列およびR行から
なるアレイに配置される。各構成可能論理ブロックは構
成メモリに結合されかつ、それぞれの入力での入力信号
に応答して、および構成記憶装置内のプログラムデータ
に応答して、それぞれの出力において出力信号を発生す
るための複数個の入力および出力を有する。
入力/出力パッドおよび構成記憶装置に結合され、かつ
少なくとも1つの入力および少な(とも1つの出力を有
する。構成可能人力/出力ブロックはプログラムデータ
に応答してそれぞれのパッドおよびそれぞれの入力およ
び出力の開に構成可能インタフェースを与える。構成可
能相互接続は構成可能論理ブロック、構成可能人力/出
力ブロックへかつ構成記憶装置へ結合され、構成記憶装
置内のプログラムデータに応答して、構成可能論理ブロ
ックの入力および出力ならびに構成可能人力/出力ブロ
ックを接続して論理ネットワークにする。
成可能論理ブロックの入力および出力に関して対称的に
配置される。こうして、CLBの入力が4つの側から抽
出され得て、かつ出力がそれぞれのCLBの4つの側に
駆動され得て、対称的な相互接続構造になる。
LBの列に沿う複数個の垂直バスを含む。
クを経路づけするように構成可能である。
数個のスイッチングマトリックスを含み、各々は1組の
水平接続および1組の垂直接続を有し、構成記憶装置内
のプログラムデータに応答して水平または垂直接続のう
ちのそれぞれのものを相互接続する。水平バス内の複数
個の水平導電性セグメントがスイッチングマトリックス
の水平接続間で接続される。構成可能論理ブロックおよ
び入力/出力ブロックのそれぞれの入力および出力に結
合される複数個のプログラム可能相互接続点がプログラ
ムデータに応答してそれぞれの水平セグメントに対する
接続可能性を与える。同様に、垂直バス内の複数個の垂
直導電性セグメントが近接のスイッチングマトリックス
の垂直接続間で接続される。プログラム可能相互接続点
が構成可能論理ブロックおよび人力/出力ブロックのそ
れぞれの入力および出力をプログラムデータに応答して
それぞれの垂直セグメントと相互接続する。この発明の
1つの局面に従えば、垂直および水平セグメントが、垂
直または水平バス“i”内のスイッチングマトリックス
からバス′i+2”内のスイッチマトリックスへ延在す
ることを特徴とし、それゆえ各セグメントは論理ブロッ
クの2つの列または行にかかる。
する複数個の水平および垂直の長い導電性線をさらに特
徴とする。各長い線は複数個のプログラム可能相互接続
点に接続され、構成可能論理セルのそれぞれの入力また
は出力を構成メモリ内のプログラムデータに応答してそ
れぞれの長い線と相互接続する。長い線は、3状態バツ
フアによってそれぞれの長い線に与えられる構成可能論
理ブロックの出力を結合するプログラム可能相互接続点
を有することを特徴とする。
い(uncommi Red)水平および垂直の長い線
を特徴とする。各拘束されない長い線は第1の複数個の
プログラム可能相互接続点に接続され、プログラムデー
タに応答して構成可能論理ブロックまたは入力/出力ブ
ロックのそれぞれの出力をそれぞれの長い線と相互接続
し、かつ第2の複数個のプログラム可能相互接続点に接
続され、それぞの拘束されない長い線をスイッチングマ
トリックスに結合される水平または垂直セグメントと相
互接続する。
/出力ブロックの入力に構成可能論理ブロックまたは入
力/出力ブロックの出力を相互接続する複数個の直接接
続をさらに含む。直接接続は、近接の入力/出力ブロッ
クまたは構成可能論理ブロックの間に接続される少なく
とも第1のサブセットと、構成可能論理ブロックまたは
入力/出力ブロックの出力および次の近接の構成可能論
理ブロックまたは入力/出力ブロックの間に接続される
第2のサブセットを含むことを特徴とする。
のCLBに直接接続される。
ブロックの各行または列と相関の入力/出力ブロックの
グループを特徴とする。各グループ内に、少なくとも1
つの複合(complex)入力/出力ブロックが含ま
れかつ少なくとも1つの単純(limple)入力/出
力ブロックが含まれる。複合人力/出力ブロックは多く
の応用のために必要とされる融通性のある機能性を与え
、一方単純人力/出カブロックは構成可能アレイ内への
またはそこからの速いアクセス経路を与える。
び内部相互接続への3状態可能出力バツフアを特徴とし
、それらはプログラムデータおよび/または構成可能論
理アレイ内で発生される制御信号に応答して制御される
。
出力信号のそれぞれのものおよび3状態制御信号を受取
る複数個の3状態バツフアを含む。
理ブロックからの出力としてそれぞれの出力信号を供給
するかまたは高インピーダンス状態を与える。3状態制
御信号は構成記憶装置内のプログラムデータおよび構成
可能論理ブロックへの入力に応答して発生される。
して通じる水平および垂直セングメントに結合されたバ
イパス経路を有する構成可能再電力付与バッファ (c
on[igutable repovering bu
ffe+s)である。また、相互接続を介して供給がな
されて、信号源からアレイ内のすべてのCLBへ制御信
号が与えられる。
越える多数の改良を特徴とする特定的には、構成可能論
理ブロックは狭いゲートおよび広いゲート機能の混合を
準備し、それは広いゲート機能に対してのみ速度の不利
益を被る。また、構成可能論理ブロックは対称的であり
、各ブロックの4つの側止で入力を受入れかつ4つの側
止で出力を供給する。出力構造それ自体が、構成可能相
互接続に接続される出力を3状態にするための、および
他の構成可能論理ブロックへの信号を直接駆動するため
の能力を与える。
が構成プログラムに応答して独立して構成可能である。
セルは独立して構成可能である。
て、出力マクロセルの各々内のレジスタは構成可能論理
ブロック内の組合わせ論理に関して独立的にアクセス可
能である。これは、これらのレジスタが組合わせ論理に
関して独立的であるネットワーク内において用いられる
ことを可能とする。
入力信号を受取りかつサブセットに信号を選択する入力
多重化ツリーを有するとして構成可能論理ブロックが特
徴づけられ得て、そこにおいてKはJよりも少ないかま
たは等しい。組合わせ論理が構成メモリおよび入力多重
化ツリーに結合され、K信号およびプログラムデータに
応答して複数個のし論理信号を発生する。4つの独立出
力マクロセルが含まれ、それらの各々は複数個のし論理
信号から出力信号を選択する。
た出力信号を駆動するための3状態可能出力バツフアを
含む。また、各出力マクロセルは、3状態可能出力バツ
フアから独立して選択された信号を駆動するための、他
の構成可能論理ブロックへの直接接続上へ信号を駆動す
るための、第2の出力バッファを含む。
構成可能論理ブロックの4つの側のいずれからでも供給
され得ることを特徴とする。
される64ビツトからなるプログラムデータ内の第1の
ルックアップテーブルで実現される。8ビツトアレイが
対にされ、それゆえ入力多重化ツリーによって供給され
るに信号のサブセットからの3つの独立して供給される
信号が、8ビツトアレイの4つの対の各々をアドレスす
るために用いられる。各対の2つの出力はクロスマルチ
プレクサに結合され、それはプログラムデータに応答し
て構成可能であり、対の2つの8ビツトアレイによって
供給される2つの出力を直接通過させるか、またはサブ
セットに信号からの第4の独立して供給される信号に応
答して一次出力として2つの出力のうちの1つを選択す
る。クロスマルチプレクサの出力は2つのマルチプレク
サからなる第3の多重化レベルを介して供給され、各々
かに信号のサブセットのうちのそれぞれのものによって
独立して制御可能である。多重化の第3のレベルの出力
がそれから多重化の第4のレベルに供給され、それはに
信号のサブセットのうちの1つによって制御され、6つ
の入力に応答して64ビツトアレイの完全なルックアッ
プ機能(IunNion)である出力を供給する。
プログラムデータ内の特殊16ビツトアレイをさらに含
む。16−1マルチプレクサへの制御入力は上記で参照
される4つのクロスマルチプレクサのパススルー出力で
ある。これらの入力の各々は4つの独立変数の関数(a
!unction)である。16−1マルチプレクサ
の出力は特殊出力を供給し、それは16独立変数の制限
されたルックアップ関数を提供する。特殊出力は第5レ
ベルマルチプレクサ内で第4レベルマルチプレクサの出
力と結合され、それはに信号のサブセットの入力信号に
応答して、またはプログラムデータによって制御される
。
能力を特徴とする。構成可能論理アレイのプログラミン
グの間に、構成可能論理ブロックの出力マクロセル内の
記憶素子の各々が、あたかもそれが構成メモリ内の位置
であるかのようにデータを受取るように能動化される。
は先行技術を越える多数の改良を特徴とする特定的には
、アーキテクチャはアレイ内の構成可能論理ブロックの
各行および列と相関の入力/出力ブロックのグループを
準備する。グループの各々は、複数個の複合人力/出力
ブロックを有することをさらに特徴とし、それらは構成
可能論理アレイおよび外側装置の間のインタフェースを
実現するための融通性のある構造をもたらし、かつもし
特定の応用によって要求されれば、装置の外側から構成
可能論理アレイへの早い経路を提供する少なくとも1つ
の単純人力/出力ブロックを含む。
信号を構成可能相互接続構造上に駆動するための少なく
とも1つの3状態可能出力バツフア、および装置内の構
成可能論理ブロックへの直接接続を駆動するための第2
のバッファを有することを特徴とする。
素子を含む。直接接続は1つの複合人力/出力セルの入
力記憶素子から装置の周囲の周辺の次の近接の複合人力
/出力に与えられる。複合人力/出力セルの出力記憶素
子は類似して接続される。こうして、複合人力/出力ブ
ロック内の記憶素子が構成可能データ経路にリンクされ
得て、そこにおいてそれらはシフトレジスタまたは他の
類似の回路として動作され得る。
カル読み戻し機能、および埋込レジスタ機能を提供する
ようにさらに構成される。 この発明に従えば、入力/
出力ブロックは、プログラム可能相互接続構造内の長い
線からの制御信号発生をさらに特徴とする。これは、動
的態様で構成可能人力/出力ブロヅクの動作および構成
を制御するための構成可能論理アレイ内のネットワーク
の使用を可能とする。また、長い線はアレイの周囲の周
辺に完全に信号を伝播させるように構成され、それゆえ
入力/出力ブロックのすべてを制御するために共通の信
号が用いられ得る。
行技術において利用可能なそれらを越えてプログラム可
能ゲートアレイの融通性および性能を大きく改良する。
h)を有するネットワークを支持する相互接続構造、複
数ソースネットワーク、および構成可能論理ブロックへ
の対称的接続によって達成される。
、アレイ内の資源の効率的使用、広いゲート機能、速度
不利益を伴わない狭いゲート機能およびアレイ内の対称
的ネットワークの実現化を支持する。
構造内の資源の効率的な利用を支持し、単純人力/出力
ブロックを介する速い信号の伝播とアレイ内への複合人
力/出力ブロックを介する高機能信号伝播とを可能とし
、かつ入力/出力構造のための制御信号の源における融
通性を改良した。
明および特許請求の範囲の再検討で見い出されるであろ
う。
が与えられる。
トアレイの基本的レイアウトおよびプログラミング構造
が説明される。次に、相互接続構造の詳細な説明が第4
図ないし第24図を参照して述べられる。プログラム可
能ゲートアレイ内で用いられる構成可能論理ブロックの
実現化例が第25図ないし第44図を参照して説明され
る。プログラム可能ゲートアレイ内で用いられる構成可
能論理ブロックの実現化例が第45図ないし第49図を
参照して説明される。
に、入力/出力ブロックおよび構成可能論理ブロックの
間の直接接続が第50図ないし第55図を参照して説明
される。構成可能論理ブロックおよび入力/出力セルの
、相互接続構造の残りに対する接続の説明が第56図な
いし第70図を参照してこれに続く。
この発明に従うプログラム可能ゲートアレイのレイアウ
トを示す。この出願におけるプログラム可能ゲートアレ
イを説明するために用いられる表記法もまた第1図にお
いて与えられる。
アレイは、図の上方左側角に示される太い線での四角形
の記号によって示される構成可能論理ブロックのアレイ
からなる。アレイ内の各構成可能論理ブロックは行およ
び列の番号で明示され、それらはすなわち、アレイの上
方左側角において、構成可能論理ブロックはRICI、
RIC2と明示され、かつそれはアレイの下方右側角ま
で続き、そこにおいて構成可能論理ブロックはR8C8
と明示される。
0のパッドがある。パッド2ないし13.16ないし2
7.29ないし40.43ないし54.57ないし68
.71ないし82.85ないし96および99ないし1
10は、図面の上方左側角に示される記号によって表わ
される構成可能人力/出力ブロックへ結合される。パッ
ド1.14.15.28,41.42.55. 56.
69゜70.83.84.79および98は、構成可
能人力/出力ブロック以外の機能のために用いられ、そ
れらはたとえば電力、接地、大域クロックおよびリセッ
ト信号入力、およびプログラミングモード制御信号であ
る。これらの種々雑多なパッドの接続は先行技術のプロ
グラム可能ゲートアレイにおいてなされたそれに類似で
あり、かつここでさらには説明されない。
いしVBUS9とHBUSlないしHBUS9と明示さ
れた9つの水平バスからなる。垂直バス1および垂直バ
ス9の、水平バス2ないし8との交点はセグメントボッ
クスを有することを特徴とし、それらは下記に説明され
るようにそれぞれの水平バスと垂直バスとの間のプログ
ラム可能相互接続を提供する。同様に、水平バス1およ
び水平バス9の、垂直バス2ないし8との交点もまたセ
グメントボックスを特徴とし、それらは水平および垂直
バスの間のプログラム可能相互接続を提供する。
れぞれの水平および垂直バスの間の相互接続のために設
けられるスイッチングマトリックスを特徴とする。セグ
メントボックスおよびスイッチングマトリックスの配置
は、図面の下方左側角に示される記号を用いて第1図に
概略的に示される。スイッチングマトリックスおよびセ
グメントボックスの詳細な構造は下記に説明される。
モリ内に特定されるユーザのシステム設計に応じて作ら
れる3つの型の構成可能素子を含む。
のアレイ、周囲のまわりの構成可能人力/出力ブロック
(IOB)、およびプログラム可能相互接続ネットワー
クである。
ラム可能RAMセルを構成することによってプログラム
可能ゲートアレイにおいて実現される。これらのRAM
セルはCLB、IOBおよび相互接続によって行なわれ
る論理機能性を制御する。構成メモリのローディングは
当該技術において周知である1組の設計ソフトウェアツ
ールを用いて実現される。
ケージビンの間のプログラム可能インタフェースを与え
る。CLBのアレイはユーザ特定論理機能を行なう。相
互接続は特定CLBまたはIOBの間の直接接続、およ
びブロック間で論理信号を搬送するネットワークを形成
するようにプログラムされた一般的接続(a gene
ral connect)からなる。
ログラムされたルックアップテーブルによって決められ
る。機能的オプションはプログラム制御マルチプレクサ
によって行なわれる。ブロック間の相互接続ネットワー
クはプログラム可能相互接続点(P I F)によって
結合される金属セグメントからなる。
ークはプログラムデータによって活性化され、それは構
成メモリセルの内部分布アレイ内にロードされる。構成
ピットストリームがパワーアップで装置内にロードされ
、かつコマンドでリロードされ得る。
可能ゲートアレイの概略図である。プログラム可能ゲー
トアレイは構成メモリ200と呼ばれる複数個の分布さ
れたメモリセルを含む。線201上のプログラムデータ
が線203上のクロック信号に応答してシフトレジスタ
202内にロードされる。検出論理204が201上の
データからプリアンプルを読出すことによってシフトレ
ジスタが一杯であるときを決める。シフトレジスタが一
杯であるとき、検出論理204はフレームポインタ論理
206に線205を介して信号を送り、それは線207
を横切ってフレームポインタ信号を発生する。制御論理
208は線209上の装置へのモード入力に応答して、
構成メモリ2゜Oのローディングの間にフレームポイン
タをかっ線210を横切って検出論理204を制御する
。
組織される。プログラムデータがシフトレジスタ内にロ
ードされると、フレームポインタF1が活性化されて第
1のフレームを構成メモリ内にロードする。シフトレジ
スタにデータの第2のフレームがロードされるとき、F
2に対するフレームポインタが活性化され、第2のフレ
ームF2をロードし、かつそれは全体の構成メモリがロ
ードされてしまうまで続く。制御論理208は線210
上にプログラム済信号(a program done
signal)を発生する。
3図に示される。それは高い信頼性とノイズ免疫性のた
めに特別に設計されている。基本セル300はパストラ
ンジスタ302に結合されるデータ入力線301を含む
。パストランジスタ302のゲートは線303上の読出
または書込制御信号に結合される。パストランジスタ3
02の出力は線304に結合される。線304はインバ
ータ305の入力へかつインバータ306の出力へ結合
される。インバータ305の出力は線307に結合され
、それはインバータ306の入力に戻って結合される。
力を与える。こうして、基本セル300は2つのCMO
Sインバータおよびパストランジスタからなる。パスト
ランジスタはセルデータを書込みおよび読出しするため
に用いられる。セルは構成の間のみに書込まれかつプロ
グラミングモードにおける読み戻しの間のみに読出され
る。通常の動作の間に、パストランジスタはオフ状態で
ありかつセルの安定性に影響しない。メモリセル出力Q
およびΦは完全な接地およびvcoレベルを用い、かつ
継続的直接制御を与える。
セルで実現され得る。たとえば、EPROMXE2 P
ROM、プログラム可能抵抗性リンク、またはFerr
o RAMなどの不揮発性メモリが用いられ得る。
外部メモリからビットの流れをダウンロードすることに
よって上記で説明されたように構成される。構成プロセ
スは先行技術のプログラム可能ゲートアレイにおいて用
いられたそれらと同じであり、1つの例外は構成可能論
理ブロックを参照して下記に論じられる。
直バスの相互接続が第4図ないし第24図を参照して説
明される。
垂直バスは25の線を有する。線1ないし4および15
ないし17は長い線であり、それらは全体のアレイを横
切って走る。線5ないし14は双方向性一般的相互接続
セグメントからなり、それらは下記に説明されるように
スイッチングマトリックスおよびセグメントボックスを
介して結合される。線18ないし25はアレイの全体の
長さを走る拘束されない長い線である。
水平バスは23の線バスであり、そこにおいて線1ない
し4および15は長い線であり、線5ないし14は双方
向性一般的相互接続セグメントであり、かつ線16ない
し32は拘束されない長い線である。長い線、双方向性
一般的相互接続セグメントおよび拘束されない長い線の
間の区別は下記に詳細に述べられる。
び垂直バスが相互接続の手段を必要とする。これは水平
バスと垂直バスとの交点において起こる。交点での線の
間の相互接続はプログラム可能相互接続点、スイッチマ
トリックスおよびセグメントボックスを介してなされる
。
スの配置を示す。
2ないし8と水平バス2ないし8との交点に位置づけら
れることが理解される。第6図は構成可能論理ブロック
R3C5、R3C4、R4C5およびR4C4に近接の
(adjacent)水平バス4上のスイッチマトリッ
クスの配置を示す。スイッチマトリックスが双方向性一
般的相互接続構造の線5ないし14上にのみ位置づけら
れることが理解される。こうして、双方向性一般的相互
接続構造は長さにおいて2つの構成可能論理ブロックで
あるセグメントからなり、この場合垂直バス3上に位置
づけられるスイッチマトリックス600から、双方向性
一般的相互接続の垂直バス5上の線5ないし9内に位置
づけられるスイッチマトリックス601へかかる。スイ
ッチマトリックス602は線10ないし14のセグメン
トに結合され、それらは垂直バス2から垂直バス4へお
よび垂直バス4から垂直バス6へ延在する。垂直バス2
および6は第6図において示されない。
クスの配置を用いて、双方向性一般的相互接続への接続
が、スイッチマトリックスを介して通過することなく、
アレイ上の2つの構成可能論理ブロックに等しい幅を横
切る信号の伝播を可能とすることが理解される。これは
スイッチマトリックスに起因するより少ない遅延を伴う
ネットワークを可能とする。
ないし8との間の完全な交点を示し、そこにおいて円は
構成メモリ内のメモリセルによって制御される双方向性
プログラム可能相互接続点を示す。
との、および偶数番号の垂直バスと偶数番号の水平バス
との交点のための構造である。第8図は垂直および水平
バスの間の偶数−奇数および奇数−偶数交点のための構
造である。
であることが理解される。水平線2は垂直線2および3
に接続可能である。水平線3は垂直線2および3に接続
可能である。水平線4は垂直線1および4に接続可能で
ある。
に結合される。スイッチマトリックスの右側701は線
5を与え、それは垂直線14に接続可能である。スイッ
チマトリックスの右側7゜1からの水平線6出力は垂直
線13に接続可能である。スイッチマトリックスからの
水平線7はプログラム可能相互接続点(P I F)を
介して垂直線12に結合される。スイッチマトリックス
の側701からの水平線8はPIFを介して垂直線11
に結合される。スイッチマトリックスの右側701から
の水平線9出力がPIFを介して垂直線10に結合され
る。
し14は、PIPを介して、示される構成内の垂直バス
線5ないし9および10ないし14内で双方向性一般的
相互接続セグメントに接続可能である。水平バス双方向
性セグメントの線10ないし13は示されるようにPI
Fを介して奇数番号の拘束されない長い線19.21.
23および25に接続可能である。
く、交点を介して通過する。
9.21および23はPIPを介して示されるように垂
直双方向性相互接続セグメント10ないし13に接続可
能である。
水平バスとの、それぞれの、相互接続が第8図に示され
る。第7図に示される交点のように、第8図の交点構造
における水平線はPIFおよびスイッチマトリックスを
介して垂直線に接続可能である。
ある。水平の長い線4は垂直の長い線1および4に接続
可能である。
るように双方向性一般的相互接続5ないし14に、かつ
偶数番号の拘束されない長い線18.20.22および
24に接続可能である。双方向性一般的相互接続10な
いし14は垂直双方向性一般的相互接続5ないし9へ、
および垂直および水平バスの両方において線10ないし
14の近接のセグメントへスイッチングマトリックスを
介して接続可能である。水平バス上の偶数番号の拘束さ
れない長い線16.18.20および22は示されるよ
うに垂直双方向性セグメント6ないし9に接続可能であ
る。
ないし8および垂直バス1および9との交点を示す。第
10図は水平バス1および9の、奇数番号の垂直バス3
ないし7との交点を示す。
直の長い線1ないし4に接続可能である。
クスを介して垂直相互接続5ないし9に接続可能である
。双方向性一般的相互接続1oないし14は垂直双方向
性一般的相互接続1oないし14に接続可能である。ま
た、双方向性一般的相互接続10ないし13は奇数番号
の拘束されない長い線19.21.23および25に接
続可能である。
.21および23は示されるように双方向性一般的相互
接続セグメント1oないし13に接続可能である。
工ないし4はそれぞれ垂直線工ないし4に接続可能であ
る。双方向性一般的相互接続セグメント5ないし9は垂
直セグメント5ないし9へかつ示されるように偶数番号
の拘束されない長い線18.20.22および24へ接
続可能である。
は水平および垂直方向の両方においてセグメントボック
スに接続される。水平バス上の偶数番号の拘束されない
長い線16.18.20および22は示されるように垂
直双方向性一般的相互接続セグメント6ないし9に接続
可能である。
されるように、水平バス内の線1ないし14はそれぞれ
垂直バス内の線1ないし14に接続可能である。垂直バ
ス上の偶数番号の拘束されない長い線18.20.22
および24は水平双方向性一般的相互接続セグメント6
ないし9に接続可能である。水平バス上の偶数番号の拘
束されない長い線16.18.20および22は垂直線
6ないし9に接続可能である。
の例において、水平線1は垂直線1および4に接続可能
である。水平線2は垂直線2および3に接続可能である
。水平線3ないし14はそれぞれ垂直線3ないし14に
接続可能である。垂直バス上の偶数番号の拘束されない
長い線18.20.22および24は水平線6ないし9
に接続可能である。水平バス上の偶数番号の拘束されな
い長い線16.18.20および22は垂直線6ないし
9に接続可能である。
線工ないし14はそれぞれ垂直線工ないし14に接続可
能である。また、水平線3は垂直線2に接続可能であり
、かつ水平線4は垂直線1に接続可能である。水平線6
ないし9はまた垂直バス上の偶数番号の拘束されない長
い線18.20.22および24に接続可能である。水
平バス上の偶数番号の拘束されない長い線16.18.
20および22は垂直線6ないし9に接続可能である。
線工ないし14はそれぞれ垂直線工ないし14に接続可
能である。水平線6ないし9はまた垂直バス上の偶数番
号の拘束されない長い線18.20.22および24に
接続可能である。水平バス上の偶数番号の拘束されない
長い線16.18.20および22は垂直線6ないし9
に接続可能である。
よび垂直バス1、水平バス1および垂直バス9、水平バ
ス9および垂直バス9、ならびに水平バス9および垂直
バス1の交点において用いられ得る。それは、それがす
べての4つの角において用いられることができる単一の
レイアウトであるという利点を有し、一方では信号を長
い線1ないし4からチップの周囲の周辺に完全に経路づ
けする能力を達成する。理解されるように、水平線工な
いし14はそれぞれ垂直線1ないし14に接続可能であ
る。水平線1は垂直線4に接続可能であり、水平線2は
垂直線3に接続可能であり、水平線3は垂直線2に接続
可能であり、かつ水平線4は垂直線1に接続可能である
。また、水平線14は垂直線5に接続可能であり、水平
線13は垂直線6に接続可能であり、水平線12は垂直
線7に接続可能であり、水平線11は垂直線8に接続可
能であり、水平線10は垂直線9に接続可能であり、水
平線9は垂直線10に接続可能であり、水平線8は垂直
線11に接続可能であり、水平線7は垂直線12に接続
可能であり、水平線6は垂直線13に接続可能であり、
かつ水平線5は垂直線14に接続可能である。また水平
線6ないし9は垂直バス上の偶数番号の拘束されない長
い線18.20.22および24に接続可能である。水
平バス上の偶数番号の長い線16.18.20.22は
垂直線6ないし9に接続可能である。
および17は上記で説明された交点のいずれにおいても
接続可能でない。むしろ、それらはローカルクロック/
クロック能動、大域クロック、および大域リセット信号
のために用いられるように設計されており、かつ第15
図および第16図に示される特殊接続構造を有する。第
15図は垂直線16および17上の大域クロックおよび
大域リセット信号の接続を示す。大域クロック信号が入
力バッファ1500から線1501に供給される。線1
501はすべての垂直バスにおいて線16に直接接続さ
れる。類似して、大域リセット信号は大域リセットバッ
ファ1502において供給される。大域リセットバッフ
ァの出力は線1503上ですべての垂直バス上の線17
に供給される。垂直バスの線16および17は、第15
図において概略的に示される入力/出力ブロックへおよ
び構成可能論理ブロックの各々へ直接接続される。図面
を簡単にするために、構成可能論理ブロックへの直接接
続はアレイの上方左側角において数個のブロックに対し
てのみ示される。
論理ブロックへの接続を示す。垂直バスnの線16およ
び17は列n内の構成可能論理ブロックの大域クロック
GKおよび大域リセットGR入力に結合され、n=1な
いし8である。垂直バス9において、線16および17
は示されるように入力/出力ブロックにのみ接続される
。
域またはオルタネートバッファへの構成可能経路を示す
。パッド1510が線1511を横切ってバッファ15
12を介して線1513に接続されることが理解される
。線1513はパストランジスタ1514を介してIO
B入力経路1515へまたはパストランジスタ1516
を介して線1517上をバッファ入力回路へ通過させら
れる。構成記憶装置内のメモリセル1518はどのパス
トランジスタ(1514または1516)が能動化され
るかを制御する。
。l0B2および9の入力■は8−1マルチプレクサ1
521への入力として線1518および1519上に信
号を供給するように接続される。l0BIIOでのクロ
ック入力ピンがマルチプレクサ1521への入力として
第15B図に示されるように線1520に接続される。
の線14および15もまた構成可能マルチプレクサ15
21への入力として結合される。
X4はマルチプレクサ1521への入力と同様に直接接
続される。近接のCLBからマルチプレクサ1521へ
の、線1524を横切る直接リンクは、チップ上での大
域クロックの発生のための加えられた融通性を提供する
。
523へのクロック信号を供給するようにマルチプレク
サ1521を制御する。
。それは、入力/出力ブロックまたは構成可能論理ブロ
ックのためのローカルクロックの機能を行なうように、
またはクロック能動化信号として設計される。水平バス
内の線15は、構成可能論理ブロックおよびオルタネー
トバッファからの出力を含む様々な源へ接続可能である
。水平バス内の線15は水平オルタネートバッフ716
00へ接続可能であり、それは線1601上に信号を発
生する。バッファ1602などの双方向性バッファは各
水平バスと相関である。各双方向性バッファはそれぞれ
の水平バス内の線15に線1601から接続される構成
可能3状態バツフアを含む。また、それぞれの水平バス
上で線15から接続される構成可能3状態バツフアは線
1601へ出力を供給する。構成可能3状態バツフアは
構成メモリ内でメモリセルによって各々制御される。
4上に信号を発生する。各垂直バッファ上の線15は双
方向性バッファ、たとえばバッファ1605、に接続さ
れる。各双方向性バッファはそれぞれの垂直バス内で線
1604から線15へ接続される第1の3状態バツフア
と、それぞれの垂直バス内で線15から線1605に接
続される3状態バツフアとを有する。3状態バツフアの
各々は構成メモリ内の記憶セルから制御可能である。垂
直バス1および9内の線15はチップの左側および右側
上の入力/出力ブロックにそれぞれ接続される。同様に
、水平バス1および9内の線15は示されるようにチッ
プの上部および底部上の入力/出力ブロックに接続され
る。
び構成可能論理ブロックの線15への接続を示す。各複
合10B1606はそれの近接の垂直または水平バス上
で線15に直接接続されるに入力を有する。各単純l0
B1607はPIPを介して水平および垂直バスの線1
5へ入力信号を供給できる。
K2、K3およびに4と明示された入力を有する。入力
に1はブロックの上方で水平バス内の線15に接続され
る。入力に2はブロックの右へと垂直バス内の線15へ
直接接続される。入力に3はブロックの下方の水平バス
内の線15へ直接接続される。入力に4はブロックの左
へと垂直バスへ直接接続される。同様に、各構成可能論
理ブロックは出力Y1、Y2、Y3およびY4を有する
。出力Y1はPIFを介してブロックの上方の水平バス
内の線15へ接続可能である。出力Y2はPIFを介し
てブロックの右へと垂直バス内の線15へ接続可能であ
る。出力Y3はPIFを介してブロックの下方の水平バ
ス内の線15へ接続可能である。出力Y4はPIFを介
してブロックの左へと垂直バス内の線15へ接続可能で
ある。
び水平オルタネートバッファへ接続される線1601は
、装置ピンを含む多数の源から入力を受取り得て、かつ
PIFを介して相互接続する。線1601上の信号が水
平バスに近接のすべての構成可能論理ブロックおよび入
力/出力ブロックに供給され得るが、チップの左側およ
び右側上の入力/出力ブロックは例外である。同様に、
線1604上の信号がチップを横切って大域的に供給さ
れ得るが、チップの頂部および底部上の入力/出力ブロ
ックへそれが直接接続され得ないという例外を伴う。
生され得て、線1604への双方向性バッファ1608
を介する垂直バス2の線15に供給される。線1604
から、それはチップ上のどこへでも供給されることがで
きる。類似のネットが水平バスに沿って形成され得る。
レジスタでもが5つの源のうちの1つからクロックを受
取ることを可能とする。源は垂直バス線16上に与えら
れる大域クロックGK、およびローカルクロックに1、
K2、K3およびに4を含み、それらは4つの近接の相
互接続バス上の線15に接続される。
源からのクロックを受取り得る。第1の源はそれのGK
大入力の近接の垂直バス内の線16であり、かつ入力/
出力ブロックの位置に依存して水平または垂直バスのい
ずれか上の線15へPIPを介して接続可能な構成可能
I10ブロック上の入力Kからである。
のうちの1つから得られる信号を搬送することができる
。4つの源は、オルタネートバッファ、近接の構成可能
論理ブロック、近接の入力/出力ブロックおよび異なる
バスの線15へ信号を与えた構成可能論理ブロックであ
り、それは順に双方向性バッファを介してレベル160
1または1604へ接続されている。
めに用いられれば、そのバッファに接続する長い線が、
長い線へ高インピーダンス状態を与えるように双方向性
バッファがどこに構成されるかについて独立的であるか
、またはそれらが源としてオルタネートバッファを用い
得るかのいずれかであり得る。
力構造を示す。垂直オルタネートバッファ1603への
入力は構成可能マルチプレクサ1611の出力において
線1610上で供給される。
B1613における出力信号としての供給のために接続
される。マルチプレクサ1611への入力は、第16D
図および第16E図に示される回路によって発生される
発振器信号O8Cを含む。また、l0B1612からの
入力信号は線1614を横切るマルチプレクサ1611
への代替入力である。垂直クロック入力信号が、第15
B図に示されるように構成されるl0B1616からマ
ルチプレクサ1611への入力として線1615上に供
給される。
長い線5および15もまたマルチプレクサ1611への
入力として接続される。マルチプレクサ1611への最
終入力は線1617を横切る行8、列8内の構成可能論
理ブロックの出力X2からの直接リンクである。
ためのメモリセル1618を含む。
る入力構造を示す。水平オルタネートバッファはメモリ
セル1620での信号に応答して3状態可能である。水
平オルタネートバッファ1600への入力は構成可能マ
ルチプレクサ1622の出力において線1621上に供
給される。構成可能マルチプレクサ1622への入力は
、線1623上の水平クロック入力信号、およびそれぞ
れ入力/出力構造1626および1627からの線16
24および1625上の入力信号を含む。
5は同様にマルチプレクサ1622への入力として接続
可能である。最終的に、行8、列1内の構成可能論理ブ
ロックからの直接リンク、出力x4がマルチプレクサ1
622への入力として線1628を横切って結合される
。
レクサ1611への1つの入力としてのO8C信号を供
給するオンチップ発振器が第16D図に示される。O8
C信号がマルチプレクサ1630の出力において供給さ
れ、それはメモリセル1631によって制御される。マ
ルチプレクサ1630への入力は線1632上の信号を
含み、それは反転バッファ1633の出力に供給される
。
あり、それは発振器増幅器1635の出力において供給
される。発振器増幅器1635への入力はl0B163
6において供給される。l0B1637は線1634に
直接結合される。線1634は反転バッファ1638を
介して線1639上のクロック入力としてレジスタ16
40に供給される。レジスタ1640は、それのQ出力
から反転バッファ1642を介してD入力としてレジス
タ1640に結合される結合線によって2による除算回
路として接続される。レジスタ1640のQ出力がマル
チプレクサ1630への第2の入力として線1643上
に供給される。
ド1637は線1が50に結合され、かつパッド163
6は線1651に結合される。抵抗器R1が線1650
および1651の間に接続される。線1651はコンデ
ンサC1を介してGROUNDへ、かつ水晶1652を
介して線1653に結合される。線1653はコンデン
サC2を介してGROUNDへ、かつ抵抗器R2を介し
て線1650へ結合される。
を確実にするために設けられる。2:1マルチプレクサ
1630の出力がこの選択を与え、かつ装置構成の間に
セットされる。発振器/インバータが用いられないとき
、経路1637および1636は標準IOBとして振舞
うように第15B図に示されるように構成可能である。
安定になることを可能にする。
7図に示され、かつ代替の構造が第18図に示される。
グメント、たとえば長い線1700および1701に対
してPIFがパストランジスタを用いて実現されること
を示す。こうして、パストランジスタ1703は線17
02および1701の間の相互接続を提供する。パスト
ランジスタ1704は線1700および1702の間の
相互接続を準備する。構成記憶装置からのメモリセル1
705は線の間の双方向性経路を設けるようにパストラ
ンジスタ1073を制御する。同様に、メモリセル17
06は双方向性経路を設けるようにパストランジスタ1
704を制御する。これらの相互接続点は図面に示され
るような円形記号1707を用いてこの文書を通じて示
される。
7図の右側上に示される。
する線上の双方向性接続を提供するという点において有
利である。しかしながら、この構造はメモリ集中である
。それゆえ、第18図に示される代替の実現化例が所与
の実現化例においてメモリを節約するために用いられ得
る。第18図の実現化例は、PIPがマルチソースマル
チプレクサ1800として実現化され得ることを示す。
源3を有し得て、かつ構成記憶装置内のメモリセル18
02に応答して行先線1801を選択する。マルチプレ
クサ実現化例を用いて、2つのメモリセルが3つまたは
4つの源の間からの選択を提供し得る。マルチプレクサ
1800を用いる回路に対する均等の記号が1803で
示される。
が原線のいずれかの1つから行先線への接続を可能とす
るが逆は同じでないということが理解されるべきである
。さらに、ただ1つの原線が所与の動作に対して活性化
され得る。
化例を示す。各スイッチマトリックスは、1ないし5と
明示された上部上の5つの接続、6ないし10と明示さ
れた右側上の5つの接続、1工ないし15と明示された
底部上の5つの接続および16ないし20と明示された
左側上の5つの接続を有する。
P 1−6を介して線6に対して、PIPI−11を
介して線上1に対して、かつPIPI−15を介して線
15に対して接続可能である。
で線7へ、PIF2−14で線14へ、かつP I F
2−15で線15へ接続可能である。
で線8へ、PIF3−13で線13へかつPIPI−1
4で線14へ接続可能である。
で線9へ、PIF4−12で線12へ、かつPIF4−
13で線13へ接続可能である。
10へ、PIF5−11で線11へ、かつPIF5−1
2で線12へ接続可能である。
線6ないし10の接続は以下のものを含む。
6を介して線16へ、かつP I F6−20を介して
線20へ接続可能である。
−19を介して線19へ、かつPIF7−20を介して
線20へ接続可能である。
8で線18へ、かつPIF8−19で線(ニスT−4板
白) 19へ接続可能である。
−17で線17へ、かつPIF9−18で線18へ接続
可能である。
o−16で線16へ、かつPIFIO−17で線17へ
接続可能である。
−15を介する線15への線20の接続、PIF19−
14を介する線14への線19の接続、PIPI8−1
3を介する線13への線18の接続、PIF17−12
を介する線12への線17の接続、およびPIF16−
11を介する線11への線16の接続を含む。
ering butler)を示し、それは各スイッチ
ングマトリックスに対する水平セグメントおよび垂直セ
グメントとともに用いられる。再電力付与バッファはそ
れが多数のPIFを介して通過した後に信号を再形成す
るために用いられる。各再電力付与バッファは経路づけ
されているネットに対して遅延を加える。こうして、短
いネットのために、設計者は再電力付与バッファを用い
ることを避けようとするであろう。
線Xで示される双方向性−船釣相互接続セグメントのう
ちの1つ上で接続され、そこにおいてXは水平または垂
直バス内の線5ないし14のう・ちの1つである。線X
は点2000において再電力付与バッファの左側に入る
。点2000は第1の3状態バツフア2001への入力
として供給される。3状態バツフア2001の出力は点
2002に接続され、それは線Xに戻って再電力付与バ
ッファの出力で供給される。点2002はまた3状態バ
ツフア2003の入力に供給される。
信号の供給のために点200.0において接続される。
00および2002の間に供給される。第1のメモリセ
ルM1および第2のメモリセルM2が再電力付与バッフ
ァの動作を制御する。メモリセルM1の真の出力がAN
Dゲート2005に与えられる。メモリセルM2の補の
出力がANDゲート2005への第2の入力として与え
られる。ANDゲート2005の出力はバッファ200
3への3状態能動化入力である。同様に、メモリセルM
1の反転された出力はANDゲート2006への第1の
入力おいて供給される。ANDゲー)2006への第2
の入力はメモリセル2002の反転された出力である。
る3状態制御信号である。メモリセルM2の真の出力が
パストランジスタ2004を制御するために供給される
。
Xに沿ういずれかの方向で伝播する信号の再電力付与の
ために供給することが理解される。
数ソースネットのために用いられるとき、パストランジ
スタ2004は再電力付与バッファをバイパスすること
を可能とする。
クスのための再電力付与バッファの線の位置は特定の応
用の必要性に合うように決められるべきである。
周囲を介して通過し、かつCLBまたはIOBを介して
進まない、いかなるネットワーク経路のために現在のC
MO3技術のために用いられるべきである。
イッチマトリックスのための相互接続オプションを示す
。その図面はスイッチマトリックスを介する接続工ない
し20の各々の可能な相互接続を示すグラフ的表現であ
る。こうして、接続1の可能な相互接続は上方左側角に
示される。同様に、接続20の可能な相互接続が下方右
側角に示される。
のための相互接続アレイを示す。セグメントボックスは
代替のスイッチマトリックス設計であり、周辺バスのた
めに適合されていることが理解される。各セグメントボ
ックスは20の入力接続を有し、図面に示されるように
各側止に5つがある。入力接続20および6は直接接続
され、入力接続19および7が接続され、入力18およ
び8が接続され、入力17および9が接続され、かつ入
力16および10が接続される。入力1および15はP
IPを介して入力20および6を接続する線に接続可能
である。入力2および14はそれぞれのPIFを介して
入力9および7を接続する線に接続可能である。入力3
および13はPIPを介して入力18および8を接続す
る線に接続可能である。入力4および12はPIPを介
して入力17および9を接続する線に接続可能である。
よび10を接続する線に接続可能である。
に示される。この実現化例において、入力1および15
は直接接続され、入力2および14が直接接続され、入
力3および13が直接接続され、入力4および12が直
接接続され、かつ入力5および11が直接接続される。
接続する線に接続可能であり、入力19および7は入力
2および14を接続する線へPIFを介して接続可能で
ある。入力18および8はPIPを介して入力3および
13を接続する線に接続可能である。
接続する線に接続可能である。最後に入力16および1
0はPIPを介して入力5および11を接続する線に接
続可能である。
メントボックスへの可能な相互接続をグラフ的に示す。
クスに対しておよび水平バス上のセグメントボックスに
対して等しく適合する。
ックへの接続を強調することなしに、プログラム可能ゲ
ートアレイの基本的相互接続構造が説明された。したが
って、それらの接続を説明するために、構成可能論理ブ
ロックおよび入力/出力ブロックの詳細な説明が続く。
ックの相互接続構造への接続が述べられる。
ロックの詳細な実現化例が第25図ないし第44図を参
照して述べられる。概要ブロック図が第25図において
提示される。
合わせ機能および制御発生器2501を含み、それはバ
ス2502−1.2502−2.2502−3および2
502−4によって概略的に示される4つの側から入力
を受取る。組合わせ機能および制御発生器2501は4
つの独立して構成可能な出力ポート2503−1.25
03−2.2503−3および2503−4と交信する
。
2.2504−3および2504−4を介して組合わせ
機能および制御発生器2501へ、かつそこから信号を
受取りかつフィードバック信号を供給する。各出力ポー
トは、それぞれの出力バス2505−1.2505−2
.2505−3および2505−4によって図式的に示
されるように、複数個の出力信号を供給する。
ック2500の対称を示す。入力信号がブロックのすべ
ての4つの側から受取られ得て、同様に、出力信号がブ
ロックの4つの側のいずれにも供給され得る。さらに、
下記に示されるように、入力バス2502からの入力信
号がバス2505−1.2505−2.2505−3ま
たは2505−4を介して出力信号を発生するために用
いられ得る。類似の融通性が構成可能論理ブロック内の
他の入力バスのすべてから提供される。
おいて示される。また、入力および出力のための表記法
が与えられる。バスの上側に沿う入力信号はAIないし
Dl、EMl、ENI、FMl、FNI、G1、Hlお
よびに1と明示されることが理解される。出力はXlお
よびYlと明示される。類似して、添字2がチップの右
側に与えられ、添字3がチップの底部に与えられ、かつ
添字4がチップの左側に与えられる。チップの左側上に
、大域リセットおよび大域クロック信号のための付加的
な入力GRおよびGKが設けられる。
しA4およびB1ないしB4は長い線の入力である。入
力C1ないしC4およびDlないしB4は論理信号のた
めの双方向性一般的相互接続セグメントに結合された入
力である。
ないしEN4、およびFNIないしFN4は直接接続入
力である。入力G1ないしG4およびHlないしH4は
制御信号のための双方向性−般的相互接続セグメントへ
の入力である。
能のために用いられるバス線15からの長い線の入力で
ある。
て供給される。直接接続構造がXlないしX4に接続さ
れる。−船釣相互接続構造が出力Y1ないしY4に結合
される。
重化ツリーを介してアドレスされる64ビットRAM、
第28図に示されるように特殊出力マルチプレクサを介
してアドレスされる16の付加的なビットのRAM、第
29図ないし第32図に示される4つの独立出力マクロ
セル、および第35図ないし第44図において示される
多重化ツリーへの論理入力の発生のためにおよび制御信
号のために用いられる多重化構造からなる。
リーによって与えられる。上記で述べたように、64ビ
ツトの構成メモリ2700にプログラムデータがストア
される。第ルベル多重化構造は64ビットRAMを8つ
の8ビツトセクシヨンに分割する。各8ビツトセクシヨ
ンは8:1マルチプレクサ、2701−1ないし270
1−8に結合される。8ビツトマルチプレクサは対に結
合され、それらはマルチプレクサ2701−1および2
701−2に対する3つの共通のアドレス信号vA1、
VBI、vCl、マルチプレクサ2701−3および2
701−4に対する信号VA2、VB2、VO2、マル
チプレクサ2701−5および2071−6に対する信
号VA3、VB3、VO3、かつ最後に、マルチプレク
サ2701−7および2701−8に対する信号VA4
、VB4、およびVO2を共用する。
発生される。出力FAIないしFA4がそれぞれマルチ
プレクサ2701−1.2701−3.2701−5お
よび2701−7から与えられる。出力FBIないしF
B4がそれぞれマルチプレクサ2701−2.2701
−4.2701−6および2701−8から供給される
。
2−1に供給される。FA2/FB2がクロスマルチプ
レクサ2702−2に供給される。
供給される。FA4−FB4がクロスマルチプレクサ2
702−4に供給される。
は各々、構成メモリ内でそれぞれのメモリセル2703
−1ないし2703−4に結合され、それぞれの制御変
数VDIないしVB4を受取る。
FDIを発生する。クロスマルチプレクサ2702−1
は出力FC2およびFD2を発生する。クロスマルチプ
レクサ2702−3は出力FC3およびFD3を発生す
る。クロスマルチプレクサ2702−4は出力FC4お
よびFD4を発生する。
2703−1がゼロに等しければ、そのとき入力FAI
は出力PCIに接続され、かつ入力FBIは出力FDI
に接続される。クロスマルチプレクサ2702−1に結
合される制御変数■D1はメモリセル2703−1が0
のとき何の効果も有さないであろう。こうして、クロス
マルチプレクサは信号FAIおよびFBIのためのパス
スルー経路を設けるのみであり、それゆえ出力FC1お
よびFDIは3つの制御信号VAIないしvClの2つ
の独立変数である。
、そのとき制御入力vD1が能動化される。もしvDl
が0ならば、そのとき入力FAIは出力PCIおよびF
DIの両方に接続される。
BIが出力PCIおよびFDIの両方に接続される。こ
うして、メモリセル2703−1が真であるとき、論理
信号vD1は第4の変数として働き、それゆえ出力PC
I/FDI上の信号が4つの変数vA1ないしVDIの
独特の組合わせ関数に等しい。
の機能は、制御信号VD2ないしVD4が入力多重化構
造から独立して供給されることを除けば、2702−1
のそれと同一である。また、各メモリセル2703−2
ないし2703−4はプログラミングの間に個々に構成
される。
サ2704−1への入力として供給される。同様に、信
号FC3およびFe2は第3レベルマルチプレクサ27
04−2へ供給される。論理信号VEIおよびVF6は
それぞれマルチプレクサ2704−1および2704−
2を制御する。
4−2のFE2は5変数の論理関数を表わす。
705への入力として供給される。マルチプレクサ27
05は信号VFによって制御されかつ6変数に応答して
出力Fを発生する。
給される。マルチプレクサ2706への第2の入力は特
殊出力信号Gである。マルチプレクサ2706は独立変
数VGに応答して制御されかつ出力信号Hを発生する。
て発生される。特殊出力段は構成メモリ内で16ビツト
のRAM2800からなる。16ビツトは、16:1マ
ルチプレクサ2801に結合される。16:1マルチプ
レクサへの制御入力は第7図のクロスマルチプレクサ2
702−1ないし2702−4によって発生される信号
FDIないしFD4を含む。16の制御信号VAIない
し■D1、VA2ないしVD2、VA3ないしVD3、
およびVA4ないしVD4はCLBの外から入力多重化
構造によって独立的に供給され得るので、特殊出力Gは
16変数の広いゲート機能を表わす。こうして、16変
数の制限された関数はG出力において利用可能である。
ードにされる64ビツトを用いて16人力変数の64状
態をデコードする能力を与える。
図ないし32図に示される。第29図のマクロセルは構
成可能論理ブロックの出力x1およびYlに結合される
。マクロセルへの入力はFCl、FEl、HおよびFD
Iを含む。入力FC1、FElおよびHはマルチプレク
サ2900に結合される。マルチプレクサ2900の出
力DQ1はレジスタ2901へのD入力として供給され
る。レジスタ2901の出力Q1はマルチプレクサ29
02に入力として結合される。マルチプレクサ2902
への2つの付加的な入力はPCIおよびFBIを含む。
る。線2903は組合わせ関数へのフィードバックとし
て信号QFIを供給する。同様に、直接接続のための出
力信号X1を駆動するための出力バッファ2904にそ
れが直接結合される。
る。マルチプレクサ2905への第2の入力は信号FD
Iである。マルチプレクサ2905の出力TYIは3状
態出力バツフア2906へ結合される。バッファ290
6の出力は相互接続構造への接続のためのY1信号であ
る。3状態バツフア2906は下記で説明されるように
構成可能論理ブロック内で発生される制御信号OE 1
1;よって制御される。
にプリロードされる能力をさらに有する。
信号DQ1がマルチプレクサ2908に与えられる。マ
ルチプレクサ2908への第2の入力はプログラムデー
タである。マルチプレクサ2908は制御信号P RO
G RA M D ON E +、:よッテ制御すレ
ル。PROGRAM DONEが偽であるとき、プロ
グラムデータがレジスタ2901のD入力へ選択されて
通過する。他の態様では、信号DQIが供給される。同
様に、レジスタ2901はゲート2909の出力でクロ
ック動作される。ゲート2909はフレームポインタお
よびANDゲート2910の出力でOR機能を与える。
内で発生されたクロック信号CKおよびPROGRAM
DONEの逆を含む。こうして、プログラミング段
の間に、クロック信号が不能化されかつフレームポイン
タがプログラムデータでレジスタ2901をクロック動
作するために用いられる。プログラミングが完了した後
、クロック信号がレジスタ2901へ直接通って供給さ
れる。
がマクロセルの各々において用いられる。
示す。−第30図のマクロセル2への入力は、Fe2、
FE2、HおよびFD2を含む。Fe2、FE2、およ
びHはマルチプレクサ3000を介して供給されて信号
DQ2を発生する。DQ2はレジスタ3001に与えら
れる。レジスタ3001の出力Q2はマルチプレクサ3
002への入力として供給される。マルチプレクサ30
02への他の入力はFe2およびFE2を含む。マルチ
プレクサ3002の出力QF2はフィードバックとして
線3003上に、かつ直接接続へ信号X2を供給する出
力バッファ3004へ直接与えられる。
給される。マルチプレクサ3005への第2の入力は信
号FD2である。マルチプレクサ3005の出力TY2
は3状態出力バツフア3006へ入力として供給され、
それは信号Y2を駆動する。3状態バツフア3006は
制御信号OE2によって制御される。
する。それの入力は信号FC3、FEI、Dl、Hlお
よびFD3を含む。入力FC3、FElおよびDlはマ
ルチプレクサ3100を介して結合されて信号DQ3を
供給する。信号DQ3はレジスタ3101に供給される
。レジスタ3101の出力Q3はマルチプレクサ310
2への入力とし供給される。マルチプレクサ3102へ
の2つの他の入力はFe2およびHを含む。マルチプレ
クサ3102の出力QF3は線3103上にフィードバ
ックとして、かつバッファ3104に直接供給され、そ
れは信号X3を駆動する。また、線3103上の信号が
マルチプレクサ3105に供給される。マルチプレクサ
3105への第2の入力は信号FD3である。マルチプ
レクサ3105の出力TY3は信号Y3を駆動する3状
態バツフア3106に供給される。3状態バツフア31
06は信号OE3によって制御される。
2図に示される。それは第31図のマクロセルに類似で
ある。入力信号はFe2、FE2、D2、HおよびFD
4を含む。信号FC4、FE2およびD2はマルチプレ
クサ3200を介して供給されて信号DQ4を供給する
。信号DQ4はレジスタ3101を介して供給されて出
力信号Q4を発生する。出力信号Q4はマルチプレクサ
3202に供給される。マルチプレクサ3202への他
の入力はFe2およびHを含む。マルチプレクサ320
2の出力は線3203上の信号QF4であり、それはフ
ィードバックとして供給され、かつ信号X4を駆動する
ためにバッファ3204に結合される。線3203上の
信号がまたマルチプレクサ3205に供給される。マル
チプレクサ3205への第2の入力は信号FD4である
。マルチプレクサ3205は信号TY4を発生し、それ
は3状態バツフア3206に結合される。3状態バツフ
ア3206は信号OE4によって制御され、かつ構成可
能セルの出力Y4を駆動する。
能を提供することである。したがって、より大きな対称
性を提供するために、マクロセル1およびマクロセル2
は、それぞれ入力マルチプレクサ2900および300
0において入力信号D3およびD4の付加を可能とする
ように変更され得る。さらに、登録されたまたは組合わ
せのいずれかの機能において信号Hを与える能力はマク
ロセルの各々において可能とされ得る。同じことが信号
FEIおよびFE2に対して真である。しかながら、好
ましい実施例においてダイの利用を最適化するために、
第29図ないし第32図に示されるマクロセルが採用さ
れた。第29図ないし32図において3:1マルチプレ
クサを4:2マルチプレクサに置換えることによって完
全な対称が得られるであろう。
組合わせ論理の出力を駆動するために用いられなかった
としてさえ、レジスタ3101および3201の利用に
対して準備することに注目するべきである。これは、入
力D1およびB2が出力マクロセル内のレジスタに直接
結合されることを可能とすることによって与えられる。
、クロック、クロック能動化およびリセット制御を含む
。さらに、図面に示されるマルチプレクサの各々が、明
白にダイナミック制御信号が示されない限り、構成プロ
グラム内のメモリセルによって制御される。こうして、
マクロセルの構成は装置のプログラミングの間に設定さ
れる。
3レベルからの信号および出力信号Hを受取ることに注
目されたい。
源から駆動されることを可能とすることにも注目された
い。これは構成可能論理ブロックが一時に8に上る出力
を発生する能力を与える。
8つのバス線を駆動するように供給され、それらの1つ
は拘束されない長い線である。出力x1ないしx4はア
レイ内の隣接の(adjacent)および次の隣接の
構成可能論理セルまたは入力/出力セルに高速信号経路
を与える。
ロックのための入力多重化が第33図において示される
。その構造は入力として信号A1、A2、FD2および
QF2を受取る第1の4:1マルチプレクサ3300を
含む。マルチプレクサ3300の出力は入力として3:
1マルチプレクサ3301に供給される。マルチプレク
サ3301への2つの付加的な入力はFM2およびFN
2を含む。マルチプレクサ3301の出力は線3302
上の信号DA3である。多重化ツリーへの他の入力は2
:1マルチプレクサ3303に供給される信号C1およ
びQFIを含む。2:1マルチプレクサ3303の出力
は線3304上の信号DA1である。入力C1およびQ
FIはまた第2の入力マルチプレクサ3310に供給さ
れ、それは線3311上に出力DA2を供給する。
クサ3305に供給される。出力E1が線3306上に
供給される。入力D1が線3307に結合される。
いて供給される。マルチプレクサ3308への4つの入
力は信号D1、El、DAIおよびDA3を含む。
る。マルチプレクサ3309への入力は信号D1、El
、DAIおよびDA3を含む。
る。マルチプレクサ3312への入力はDl、B3、D
A2およびDA3を含む。
出力に供給される。マルチプレクサ3313への入力は
Dl、El、DA2およびDA3を含む。第33図に示
されるマルチプレクサのすべてが構成メモリ内のメモリ
セルによって制御される。
生され、それは入力が異なるという点を除いて、第33
図のMUXツリーに同一である。
はFN3、FM3、A3、A4、FD3、QF3、C2
、QF2、EM2、EN2、およびB2を含む。したが
って、第34図の多重化ツリーによって発生される制御
信号のいずれの1つでもが11人力のうちの1つから選
択される。
号MCIないしVO2およびvDlないしVD4を発生
する多重化ツリーを示す。第35図の多重化ツリーへの
入力はFN4、FM4、B1、B2、FD4、OF4、
C3、OF3、EM3、EN3およびB3を含む。
3、B4、FDI、QFI、C4、OF4、EM4、E
N4およびB4を含む。
CIないしVG4、VDIないしVD4が、入力変数の
共用を必要としない入力多重化ツリーを用いて発生され
ることが第33図ないし第36図の再検討から理解され
る。さらに、出力の各々が1−16独立変数の関数を可
能とする独立入力変数から抽出され得る。さらに、入力
が構成可能論理ブロックのすべての4つの側から抽出さ
れ、それはアレイ上のネットワークの対称的実現化を可
能にする。
VF2、VFおよびVGの発生を示す。
びCT2へおよび入力信号C1およびC3へ応答して信
号vE1およびVF2を発生する。
れ、それは入力としてすべての4つの入力変数CT1、
CT2、C1、C3を受取る。信号VE2が、入力とし
−(CT2、CT1、C1およびC3を受取る4:1マ
ルチプレクサ3701の出力において発生される。
、CT4およびCT5は下記に説明される第40A図な
いし第40E図において発生される。
の出力で発生される。マルチプレクサ3800は入力C
T3、CT4、C2およびC4を受取る4:1マルチプ
レクサである。
900の出力で発生され、それは入力信号CT5、VC
CおよびGROUNDを受取る。
T1ないしCT8の発生を示す。第40A図はマルチプ
レクサ4001を介する入力G1およびG2に応答して
の信号CTIの発生を示す。
レクサ4002を介する信号CT2の発生を示す。
レクサ4003を介する信号CT3の発生を示す。
レクサ4004を介する信号CT4の発生を示す。
レクサ4005による信号GT5の発生を示す。
レクサ4006による信号CT6の発生を示す。
レクサ4007による信号CT7の発生を示す。
レクサ4008による信号CT8の発生を示す。
において用いられる出力能動化信号OE1ないしOF2
の発生を示す。信号OE1ないしOF2の各々はそれぞ
れのマルチプレクサ4100.4101.4102およ
び4103によって独立的に供給される。マルチプレク
サ4100.4101.4102および4103への入
力は■。。および線4104上の共通OE制御信号を含
む。線4104上の信号は4:1マルチプレクサ410
5の出力において発生される。4:1マルチプレクサ4
1−05が構成メモリ4106内の4つのメモリセルに
結合される。マルチプレクサ4105は信号CT5およ
びCT6によって制御される。こうして、各出力能動化
信号がこのVCCを出力信号として選択することによっ
て静的に能動化されるように構成され得る。その代わり
には、それは線4104上の共通OE制御信号に応答し
て動的に能動化または不能化され得る。プログラミンク
のさらなる独立が、出力能動化として用いるための独立
ダイナミック信号を与えることによって達成され得る。
マクロセル内のレジスタをクロック動作するために用い
られる。この信号は2:1マルチプレクサ4200の出
力において発生される。2:1マルチプレクサ4200
への入力は6:1マルチプレクサ4202の出力におい
て線4201上に供給される信号の真のおよび補のもの
を含む。
バス線15から信号に1ないしに4、大域クロック線か
ら入力GK、および制御信号CT7を入力として受取る
。第42図のマルチプレクサは構成メモリ内のメモリセ
ルによって構成される。
クロック能動化信号の発生を示す。クロック能動化信号
はマルチプレクサ4300の出力において発生される。
を含み、それは3:1マルチプレクサ4302の出力に
おいて供給される。マルチプレクサ4300への第2の
入力はvo。信号である。こうして、クロック能動化信
号はVCCへの接続によって永続的に能動化され得る。
および制御信号CT7を含む。
ジスタに供給されるリセット信号R3Tの発生を示す。
される。ORゲート4400への入力は線4401上の
信号を含み、それはマルチプレクサ4402の出力にお
いて発生される。ORゲート4400への他の入力は大
域リセット信号GRである。マルチプレクサ4402へ
の2つの入力はCT8およびGROUNDを含む。
によって永久的に抑制され得る。大域リセットはいつも
許容される。
互接続構造へのブロックのすべての4つの側止の対称的
インタフェースを準備する。さらに、狭いゲート機能に
対する速度不利益を被ることなく広いゲーティングおよ
び狭いゲーティング機能を可能とする。さらに、広いゲ
ート機能は構成可能論理ブロックを用いる論理設計を複
雑にする入力信号の共用を必要としない。
力/出力ブロックは第45図に示される単純ブロックと
第46図に示される複合ブロックからなる。各人力/出
力ブロック(IOB)は構成メモリ内のメモリセルに結
合され、それの状態はIOBの構成を制御する。−船釣
には、IOBがデータが2つの方向、すなわち(i)入
力/出力パッドからプログラム可能一般的接続および特
定CLBへ、(i i)プログラム可能一般的接続およ
び特定CLBからパッドへ、通過することを可能とする
。
条件付けの型を設定する。パッドは物理的パッケージピ
ンにボンドされてもされなくてもよい。
る単純IOBは組合わせ入力および出力のみを有する。
加えて入力レジスタ/ラッチおよび出力レジスタを備え
る。複合IOBはまたパッケージピンにおいてユーザ入
力レジスタ読み戻しを与えるために内部リンクを、かつ
データが近接IOBのレジスタに転送されることを可能
とする近接の複合IOBへの直接リンクを有する。
りも少ない、または同じ数のパッケージピンを有するパ
ッケージ内に入れられ得ることに注意されたい。もしI
OBパッドよりも少ないパッケージピンがあれば、その
ときいくつかのIOBが装置パッケージピンにリンクさ
れなくてもよく、かつそれゆえ内部装置使用のための埋
込■OBとなる。
上の単純IOBおよび複合IOBの数がダイの大きさお
よび速度の束縛に起因して変わってもよい。さらに、も
し所望であれば、PGAはすべて単純IOBまたはすべ
て複合IOBを含んでもよい。
間に構成可能相互接続を設ける。相互接続構造はマルチ
プレクサ4501への入力として出力信号を供給する。
て相互接続バスへ入力信号Iを供給する。入力信号DI
はバッファ4504の線4505上の出力において近接
の構成可能論理ブロックに結合される。
れる。各IOBはバス上の長い線から供給される少なく
とも1つの入力を有し、それはそ、の上にIOBが置か
れるチップの側に対して垂直である。また、それは、側
部に対して平行に走るバス上の双方向性−船釣相互接続
線へおよび側部に平行なバス上の拘束されない長い線へ
接続される。IOBはまた2つの直接接続入力を有する
。
6に供給される。3状態バツフア4506は当該技術に
おいて周知であるスルーレート制御回路4507を有す
る。バッファ4506は線4508上の3状態出力信号
TOによって制御される。
供給される。マルチプレクサ4509への入力は電源V
0゜、IOBへの相互接続構造からの制御入力として供
給される信号OEMの真のおよび補のもの、およびGR
OUNDである。
切って出力パッド4500に供給される。
12を介してプログラムデータに応答して構成される受
動プルアップ回路4511である。
力からvccに結合される。
して供給される。バッファ4514の出力PIが出力バ
ッファ4504へのおよび出力バッファ4502への入
力として線4515上に供給される。出力バッファ45
02は線4516上の3状態入力信号TIによって制御
される3状態バツフアである。線4516上の3状態入
力信号TIはマルチプレクサ4517の出力において発
生される。マルチプレクサ4517への入力はVcc、
IOブロックへの入力として供給される制御信号IEN
の真のおよび補のもの、およびGROUNDである。
々構成メモリ内のメモリセルによって制御される。
の源から抽出され、それらは、IOパッドに結合される
パッケージピン、線4510上の出力バッファの出力P
O1または受動プルアップ回路によって作られるハイレ
ベルである。
する。■。。が選択されるとき、バッファ4502は永
続的に能動化される。GROUNDが選択されるとき、
バッファ4502は永続的に不能化され、かつプログラ
ム可能ゲートアレイの動作の間に切換わらず、それは無
駄な電流ドレインを引き起こし得る。マルチプレクサ4
517がそれの真のまたは補の形のいずれかにおいてI
EN信号を選択するように構成されるとき、バッファ4
502は動的に制御される。
つの入力を有する。入力のうちの2つは直接接続として
近くの構成可能論理ブロックから来て、残余のものはプ
ログラム可能−船釣相互接続構造から来る。
GROUNDから来る。vo。が選択されるとき、バッ
ファ4506は永続的に能動化される。GROUNDが
選択されるとき、バッファ4506は永続的に不能化さ
れる。それの真のまたは補の形のいずれかにおいて、O
ENが選択されるとき、バッファ4506が動的に制御
される。
メモリセル4511によって制御される。
ンが、それが応用において用いられないとき、浮動しな
いことを確実にする。
4600から相互接続への線4601および4602を
横切る、および入力マルチプレクサ4603に結合され
る相互接続からIOパッド4600への、構成可能デー
タ経路を設ける。加えて、IOBが前の時計と反対回り
の近接の複合IOBに結合されて線4604および46
05において入力信号QPIおよびQP2を受取る。ま
た、IOBは出力として信号Q1およびQ2を線460
6および4607上で次の時計回りの近接の複合IOB
に供給する。
09への入力としてIOパッド4600から接続される
。入力バッファは線4610上で信号PIを駆動する。
される。マルチプレクサ4611への第2の入力はマル
チプレクサ4613の出力4612である。マルチプレ
クサ4613への入力は信号QPIおよびQP2を含む
。
れて線4614上に信号D1を供給する。
に供給される。レジスタ/ラッチ4615はマルチプレ
クサ4617の出力4616によってクロック動作され
る。マルチプレクサ4617への入力は制御信号GK、
におよびCENを含み、それらはIOBへの入力として
供給される。レジスタ/ラッチはさらに大域リセット人
力4618を含み、それはGR信号を受取り、それはJ
OBへの入力である。また、クロック能動化入力信号L
HIが線4619上でレジスタ/ラッチ4615に供給
される。この信号LHIはマルチプレクサ4620の出
力に供給される。マルチプレクサ4620への入力はC
EN信号およびvo。を含む。
4622への入力として線4621上に、マルチプレク
サ4623への入力として、および線4606上にQ1
出力信号として、およびマルチプレクサ4640への入
力として、供給される。
のPI倍信号ある。マルチプレクサ4622への第3の
入力は下記で説明される線4624上の出力レジスタの
出力である。マルチプレクサ4622の出力は線462
5に供給される。線4625は、直接接続に線4602
を駆動するバッファ4626への入力として、かつ線4
601上で長い線への接続を駆動する3状態バツフアで
あるバッファ4627への入力として結合される。
よって制御される。線4628上の信号が4:1マルチ
プレクサ4629の出力において供給される。4:1マ
ルチプレクサ4629への入力はvcc信号、それの真
のおよび補の形のIENlおよびGROUNDを含む。
の出力において線4630上の信号Oを受取るように接
続される。線4630上の信号Oがマルチプレクサ46
23への第2の入力として供給される。マルチプレクサ
4623の出力がマルチプレクサ4631への入力とし
て供給される。
サ4632の出力において供給される。マルチプレクサ
4632への入力はQPIおよびQP2信号である。マ
ルチプレクサ4631の出力は線4633上のD2信号
である。D2信号は出力レジスタ4634へのデータ入
力として結合される。
号GRへ結合される。それは線4636上の信号に2に
よってクロック動作され、それはマルチプレクサ463
7の出力において発生される。マルチプレクサ4637
への入力は大域クロックGK、に信号およびCEN信号
を含む。クロック能動化信号LH2が線4638上でレ
ジスタ4634に供給される。線4638上の信号LH
2の源はマルチプレクサ4639であり、それは入力と
してCEN信号およびVCCを受取る。
は出力Q2を駆動し、かつ線4624に供給され、それ
はマルチプレクサ4640への第1の入力としてかつマ
ルチプレクサ4622への入力として結合される。マル
チプレクサ4640への第2の入力は線4621上のレ
ジスタ/ラッチ4615の出力Q1である。マルチプレ
クサ4640への第3の入力は線4630上の信号Oで
ある。
力信号POである。それは3状態出力バツフア4642
を介してIOパッド4600に供給される。3状態バツ
フアは当該技術で周知であるスルーレート制御回路46
43を含む。さらに、パストランジスタ4644および
抵抗器4645がバッファ4642の出力におけるVC
Cへのプルアップ経路を設ける。このプルアップ経路は
受動プルアップ回路4646に応答して能動化され、そ
れは構成メモリセルによって実現される。
号TOによって制御される。信号がマルチプレクサ46
48の出力において発生され、それは4つの入力を受取
る。その入力は■。CXGROUNDおよび信号OEN
の真のおよび補のものを含む。
給される。制御信号IEN、CENおよびOENはそれ
ぞれのマルチプレクサ4650.4651および465
2の出力において供給され、それらの各々は一般的相互
接続から2つの入力を受取る。
動的制御のための能力を与える。
路の動的制御のための能力を与える。
として用いられ得る。
3および4654の出力において抽出される。マルチプ
レクサ4653および4654への入力の2つは下記で
述べられるように相互接続構造から抽出され、かつ第3
のものが接地に結合される。信号SLIは、IOBの入
力レジスタが、パッドからかまたは近接の時計と反対回
りの複合IOBのいずれかから、QPlまたはQP2を
介して、データでロードされることを可能とする。
3の出力または次の近接の時計と反対回りIOBのいず
れかからの、QPlまたはQP2を介する、データがロ
ードされることを可能とする。
セルに応答してラッチまたはレジスタとしてのいずれか
で動作するように構成され得る。
が線4616上のクロック信号に1の立上がり端縁上で
出力Qに転送される。素子がラッチとして動作するとき
、Dでのいかなるデータ変化も信号に1がハイの間にQ
で見られる。K1がロー状態に戻るとき、出力Qがそれ
の現在の状態に凍結され、かつD上のいかなる変化もQ
の状態に影響しないであろう。
メモリセルの状態に従う、早いまたは遅い立上がり時間
のいずれかを出力が有することを可能にする。
クサ4631および4611の例外を除いて、構成メモ
リ内のメモリセル(1つまたは複数)によって制御され
る。これらの2つのマルチプレクサは信号SLIおよび
SL2によって制御される。
0からの信号を受取り、かつそれをバッファ4609を
介して通過させて線4610上に信号PIを発生する。
入力として供給され、それは制御信号SLIによって制
御される。マルチプレクサ4611への第2の入力がマ
ルチプレクサ4613の出力から抽出され、それは前の
時計と反対回りの近接の複合IOBの入力レジスタまた
は出力レジスタのいずれかからの信号の供給を可能にす
る。信号SLIが回路内のいずれの線にも接続されない
とき、それはロー状態にデフォルトして信号PIが通過
することを可能にする。
ト4615へのデータ入力である。こうして、入力記憶
素子でのデータのソースはIOパッド、出力バッファ°
4642、受動プルアップ回路4646によって発生さ
れるハイ状態、または近接の複合IOBの入力または出
力レジスタのいずれかである。入力レジスタ/ラッチの
内容が信号LHIを主張する(assθrt)ことによ
って凍結され得る。入力経路はまたマルチプレクサ46
22を含み、それは出力バッファ4627および462
6を駆動する。マルチプレクサ4622への入力は、線
4610からの信号PI、記憶素子4615の出力での
信号Q1および出力レジスタ4634の出力での信号Q
2を含む。こうして、相互接続構造への入力信号が入力
レジスタ、線PI上の組合わせ信号から、または出力レ
ジスタから抽出され得る。これは、IOパッドから抽出
されたレジスタされたまたは組合わせの信号のためのオ
プションを可能にする。それはまた同期された出力信号
を可能にし、それは入力レジスタ出力Q1から出力レジ
スタ4634を介してかつ線4624を横切って入力駆
動マルチプレクサ4622へ戻る信号を駆動することに
よって抽出され得る。
レクサ4640への入力として利用可能であり、それは
信号POを駆動する。これはユーザ応用の一部として入
力信号の読み戻しを容易にする。さらに、入力レジスタ
の出力での信号Q1は同期経路を作るために2:1マル
チプレクサ4623へ、かつ次の近接の時計回りの複合
IOBへの結合のための出力ピンQ1への入力として結
合される。
信号0は近接のCLBからまたはパッド4600へ経路
づけするためのプログラム可能−船釣相互接続構造から
来る。4623および4631からなる多重化ツリーを
介して、出力レジスタへの入力が近接の時計と反対回り
の複合IOBからの信号QPIおよびQP2から、線4
621上の入力レジスタQ1の出力または信号Oから抽
出され得る。出力信号を出力バッファ4642に供給す
る信号POが出力レジスタ4634の出力Q2、入力レ
ジスタ4615の出力Q1から、またはマルチプレクサ
4603の出力から組合わせ信号0を供給する線463
0からのいずれかから抽出され得る。
することによって凍結され得る。
の両方を線4608を横切って駆動する。
ンドされないとき埋込構造として用いられ得る。
Bの入力および出力を示す。これらの図面は、以下のセ
クションにおいて説明される相互接続構造を再調査する
ときに参照され得る。
02上の信号に対応する。信号Iは第46図の線460
1上の信号に対応する。信号Oはマルチプレクサ460
3の出力に対応する。他の明示された信号は第46図で
与えられる信号と明確に相互に関連し得る。
供給される信号である。信号lは線4503上に供給さ
れる信号である。信号0はマルチプレクサ4501の出
力に対応する。IENおよびOEN信号は第45図に明
確に示される入力制御信号である。
よびQ2の動作を概念的に示す。プログラム可能ゲート
アレイにおいて、IOBは装置の周囲のまわりに配置さ
れる。それらは時計回りのデータの流れの方向を可能と
するように結合され、それゆえ入力QPIおよびQP2
は次の近接の時計と反対回りの複合IOHの出力Q1お
よびQ2に結合される。出力Q1およびQ2が次の近接
時計回りの複合IOBへの入力QPIおよびQP2とし
て結合される。この態様で、複合IOBはストリングに
ともに接続され得て、シフトレジスタまたはそれに類似
の構造の実現化を可能とする。
それは他の態様では所与の応用において用いられないか
もしれない。
続する手段を設ける。それは2つの主要カテゴリに分割
され、それらは直接接続およびプログラム可能一般的接
続と呼ばれる。プログラム可能一般的接続は長い線、双
方向性−船釣相互接続および拘束されない長い線を含む
。
ラムされた接続はネットと呼ばれる。ネットは単一また
は複数の源および単一または複数の行先を有し得る。ネ
ットを作るために用いられる相互接続資源の型はソフト
ウェア経路材はアルゴリズムおよびネットに対して許容
される伝播遅延に対する利用可能性から決められる。許
容される伝播遅延はユーザの応用によって規定される。
示される。第50図および第51図は組合わせて、8つ
の近隣のCLBの出力X1ないしX4から供給される入
力EMIないしEM4、ENlないしEN4、FMIな
いしFM4およびFNlないしFN4として供給される
すべての直接接続を示す。第50図において、次の近接
のCLBの入力FMIないしFM4およびFNIないし
FN4への接続が示される。こうして、行i−2列jの
CLBからの接続x4は列j内の行iのCLBの入力F
NIに結合される。列j内の行i−2のCLHの出力X
2は入力FM3に結合される。
結合される。行i列j+2のCLBの出力x3は入力F
M4に結合される。列j内の行i+2のCLBの出力X
4は中央CLBの入力FMIに結合される。行i+2か
つ列jの出力X2は中央CLBの入力FN3に結合され
る。行iかつ列j−2のCLBの出力X3は入力FN4
に結合される。列j−2内の行iのCLBの出力X1は
入力FM2に結合される。
Bの出力X4は行iおよび列j内の中央CLBの入力E
NIに結合される。行i−1および列j内のCLBの出
力X2は中央CLB内の入力EM3に結合される。行i
かつ列j+1内のCLBの出力X1は中央CLBの入力
EN2へ結合される。行i列j+1内のCLBの出力X
3は入力EM4に結合される。
結合される。列Jにおける行i+1内のCLBの出力X
4は入力EMIに結合される。行iかつ列j−1内のC
LBの出力X3は入力EN4に結合される。行11列j
−1内のCLB内の出力X1は入力EM2に結合される
。
央でのCLBが8つの近隣CLBに直接結合されること
を示すということに注目されたい。
るいかなる方向でものデータの流れの方向を許容する。
行i−1.列j+1;行i+1、列j+1;行i−1、
列j−1;および行i+1列j−1でのCLBが第50
図および第51図に示される4つの外のCLBの代わり
に接続され得る。これは8つの近隣のものに装置を介す
る対角の相互接続経路を与える。しかしながら、直接接
続構造を伴う行または列を横切る能力は装置を横切って
信号を転送することの向上された速度をもたらすことが
見い出された。
央CLB上の出力x1ないしX4の接続を示す。
の入力FMI、行i−1;列j内のCLBの入力EMI
、行i+1、列j内のCLBの入力ENI;および行
i+2、列jのCL、B内の入力FNIへ接続される。
、行11列j−1内のCLBの入力EN2;行11列
j+1内のCLB内の入力EM2 ;および行11列j
+2内のCLB内の入力FM2に結合される。出力X2
は行i−2およびi−1、列j内のそれぞれのCLB内
の入力FN3およびEN3、かつ行i+1およびi+2
、列jのCLB内の入力EM3およびF1aにそれぞれ
結合される。最後に、出力x3は、行i列j−2および
j−1内のCLBの入力FM4およびEM4へそれぞれ
、および行i列j+1およびj+2内のCLB内の入力
EN4およびFN4へそれぞれ結合される。
53図ないし第55図に示される。図面の左側に沿うI
OBを有して図面が示され、それゆえ示される周辺CL
Hの列は列1および2である。しかしながら、その接続
は、列1および2ではなく行1および2、列1および2
ではなく列7および8、および列1および2ではな(行
7および8上に周辺CLBがある構造に対しても同様に
適合する。接続は適切なところでただ回転される。
起因して様々な構成に接続され得る。角のCLBおよび
すべての他の周辺CLBのアレイ上のIOBへの特定的
な直接接続が第1表に示される。
IC2FM4 Xi第53図は列1行
iにおけるCLBの接続を示し、i“は3と6との間で
ある。また、列2行iのCLBの接続も示される。
示された近接の複合IOBに直接結合される。
行または列ごとに3つのブロックにグループ分けされる
ことに注目されたい。こうして、行iに対して第53図
に示されるように、3つのIOB Ril、Ri2お
よびRi3がある。R11およびRi3は複合IOBで
あり、一方Ri2は単純IOBである。各々は相関のピ
ンへの出力信号としての供給のための複数個の信号を受
取るマルチプレクサを有する。これらの入力は参照Oに
よって示される。
内の出力へ、CLB C2R1内の入力EM2へかつ
CLB C3Ri内の入力FM2へ直接結合される。
i−1内のCLBの入力FN3およびFM3へそれぞれ
直接結合される。また、出力X2が列1行Ri+lおよ
びRi+2内のCLB内の入力EM3およびFM3へそ
れぞれ直接結合される。
内の端子0へかつCLB C2R1およびC3Riの
FM4およびFN4人力へそれぞれ直接接続される。
i 2(7)O端子へ直接、かつCLB ClR1−
2およびClR1−1のFMIおよびEMIへ直接それ
ぞれ結合される。また、CLB ClR1の出力X4
は列1行i+1およびi+2内のCLBのENIおよび
FNI入力へそれぞれ直接結合される。
O端子へ、かつCLB CIRtのEN2端子へ直接
結合される。出力X1がまたCLBC3RiおよびC4
R1のEM2およびFM2人力へそれぞれ結合される。
2およびC2Ri−1の入力FN3およびEN3に直接
結合される。C2R1の出力X2はまたCLB C2
R1+1およびC2R1+2の2M3およびFM3人力
に結合される。
のO端子へ、CLB ClR1のEM4人力へCLB
C3RfのEN4人力へかっCLBC4Riの入力
FN4へ直接結合される。
i−2およびC2Ri−1の入力FMIおよびEMlに
直接接続される。出力X4はまたCLB C2R1+
1およびC2R1+2の入力EN1およびFNIへそれ
ぞれ結合される。加えて、CLB C2R1の出力X
4は単純IOB Ri2の0端子に直接接続される。
NIないしEN4が第54図に示される。
るように結合される。入力ENIがCLBCIRi−1
の出力x4を受取るように結合される。入力EM2は複
合IOB Ri3から入力を受取るように結合される
。入力EN2はCLBC2Riの出力X1を受取るよう
に結合される。
るように結合される。入力EN3はCLBCIRi+1
の出力X2を受取るように結合される。入力EM4はC
LB C2R1の出力X3を受取るように結合される
。入力EN4は複合IOB Rilからの入力を受取
るように結合される。
のFMIないしFM4およびFNIないしFN4人力が
示される。
がCLB ClR1およびC2R1のFN1人力にそ
れぞれ接続される。CLB ClR1−2およびC2
Ri−2(7)出力x2がCLB ClR1およびC
2R1の入力FM3に直接接続される。
ClR1およびC2R1のFN2人力へそれぞれ直
接接続される。CLB C3RiおよびC4R1の出
力X3がClR1およびC2RiのFM4人カへ直接接
続される。
がCLB ClR1およびC2R1のFN3人力へそ
れぞれ直接接続される。CLB ClR1+2および
C2R1+2の出力X4がCLBCIRtおよびC2R
1のFM1入力にそれぞれ直接接続される。
のFN4人カへ直接結合される。単純IO,BRi2か
ら受取られる入力DIがCLB ClR1のFN4人
力およびFM2人力に直接結合される。最後に、複合I
OB Ri3から抽出される入力信号DIがCLB
C2R1のFM2人力に直接結合される。
示される。それはネットを装置の周辺で経路づけするた
めの手段を提供する。CLBおよびIOBはプログラム
可能相互接続点PIFによってこのネットワークを介し
てリンクされる。プログラム可能一般的接続は長い線お
よび双方向性−船釣相互接続BGIに細分され、それら
は1つまたは2つのCLBにかかる金属セグメントを組
入れる線であり、普通は第4図ないし第24図を参照し
て上記で説明されたようにスイッチングマトリックスま
たはセグメントボックス内で終端となる。
出力へのそれらの接続の選択は設計選択の問題である。
のプログラム可能接続を示す。出力Y1ないしY4はま
た第58図に示されるように拘束されない長い線に接続
される。また、出力は垂直バス1および水平バス1、垂
直バス9および水平バス9に異なって結合され、それは
第59図に示され、それはそれぞれのバス内の長い線1
ないし4に関係する。
かつHBUS i内のBGI5.9.13および14
へ出力Y1が結合されることを示す。
長い線1および2および15、およびBGI5.7.1
1および14へ結合される。C1R1の出力Y3がHB
US’ i+1長い線1.2および15へ、およびB
GI線5.8.12および14へ結合サレル。C1R1
の出力Y4がVBUS i長い線3.4および15へ
、かつBGI5.6.10および14へ結合される。
56図に示される。これらの入力が、メモリを節約する
ために好ましいシステムにおいて4−1マルチプレクサ
を用いて単向性PIFとして結合される。もし所望であ
れば、双方向性PIPを用いてもよい。
び13に結合される。入力D1はHBUSi上のBGI
6.8.10および12へ結合される。
2のBGIへ結合され、一方入力D2はVBUS i
+I BGI7.9.11および13へ結合される。
び12に結合される。入力D3はHBUSi上I B
GI7.9.11および13に結合される。
および13に結合される。入力D4はVBUSi B
GI6.8.10および12に結合される。
い線およびBGIからの固定された入力を示す。
れ、長い線3は入力B1に結合され、BGI5は入力G
1に結合され、BGI14は入力H1に結合され、かつ
長い線15は入力に1に結合される。
合され、長い線2は入力B2に結合され、BGI5は入
力G2に結合され、BGI14は入力H2に結合され、
かつ長い線15は入力に2に結合される。
合され、長い線2は入力B3に結合され、BGI5は入
力G3に結合され、BGI14は入力H3に結合され、
かつ長い線15は入力に3に結合される。
れ、長い線3が入力B4に結合され、BGI5が入力G
4に結合され、BGI14が入力H4に結合され、長い
線15が入力に4に結合され、長い線16が入力GKに
結合され、かつ長い線17が入力GHに結合される。
続が第58図に示される。各CLB、たとえばCLB
R3C4は、1つの拘束されない長い線に各々結合さ
れる出力Y1ないしY4を有する。その接続は述べられ
ず、なぜならばそれらは第58図に示されるからである
。第58図において、垂直バスの線18ないし25およ
び水平バスの線16ないし23のみが示され、なぜなら
ばこれらは唯一の拘束されない長い線であるからである
。第58図を読むための例を提示するために、CLB
R3C4出力Y1はHBUS3の拘束されない長い線
21に結合される。R3C4の出力Y2は”v’BUs
5の拘束されない長い線23に結合される。出力Y3が
HBUS4の拘束されない長い線21に結合される。出
力Y4はVBUS4の拘束されない長い線23に結合さ
れる。拘束されない長い線がCLBの入力へのプログラ
ム可能接続を有さないことに注目されたい。拘束されな
い長い線の出力の接続の選択はアレイを介するネットの
プログラミングを容易にする分布された均一パターンを
達成するために行なわれた。
びHBUS9内の長い線1ないし4の接続を示す。図面
はVBUS9のHBUSlおよびHBUS9.l!:(
7)、およびVBUSl(7)HBUS 1とHBUS
9との角の交点の利用を示し、それらは4つの外側の長
い線のうちのいずれの1つにでも供給された信号のチッ
プをずっとまわっての伝播を可能とする。これは所望な
ようにすべてのIOBへの制御入力としての単一の信号
の利用を容易にする。
.3および4に接続され、例外としてRIC8のY1出
力はHBUSl長い線2.3および4に結合される。行
1内のCLBの出力Y2はRIC8を例外としてすべて
HBUSl長い線2に接続される。RIC8のY4出力
はHBUSl長い線1に結合される。
がVBUS9長い線1.2および4に結合される。C8
R8を例外として、列8内のすべてのCLBのY3出力
がVBUS9長い線3に結合される。C8R8のY1出
力がVBUS9長い線4に結合される。CLB C8
R8のY2出力がVBUS9長い線1.2および3に結
合される。
出力はHBUS9長い線1.2および4に結合される。
BUS9長い線3に結合される。
る。ClR8のY3出力はHBUS9の長い線1.2お
よび3に結合される。CIRIを例外として、列1内(
7) CL B ハ、Y4がVBUSl長い線1.3お
よび4へ接続されるように、ならびにYlがV:BUS
1長い線2に接続されるように接続される。CLB
CIRI出力Y4がVBUSl長い線2ないし4に接続
され、かつ出力Y3がVBUSl長い線1に接続される
。
もがVBUS9とHBUSlとの交点での相互接続構造
5900によって、かつVBUSlとHBUS9との交
点での相互接続構造5901によって能動化される。こ
れらの構造5900および5901は周囲のまわりの4
つの長い線のいずれの1つの上でもの信号がそれぞれの
バス上の2つの外側の長い線の1つへ接続されることを
可能とし、かつ逆もまた同じである。
す。実際、IOBからの信号入力がただ1つのPIP遅
延でCLBに対する入力として直接供給され得る。また
、CLBからの信号出力がただ1つのPIF遅延でIO
Bへの出力信号として供給され得る。たとえば、CLB
R6C5において発生される信号Y1が単純IOB
R6−2への線6001を横切る入力としてPIP
6000を介してHBUS6の長い線4に沿って供給さ
れ得る。この態様で、アレイの内部のCLBにおいて発
生された信号がチップの外側に迅速に伝播され得る。P
IFに対する長い線4上の記号6003が第45図のマ
ルチプレクサ4501の入力に対応することに注目され
たい。
からの入力信号がPIFを介して長い線3に結合され得
て、それはR6C5へのかつR6C4への直接人力B1
として供給される。こうして、単一PIF遅延を介して
、たとえば点6002において、R6−1からの入力信
号が装置の内部内のCLBに直接供給され得る。チップ
の頂部または底部においてIOB C4−1、C4−
2、C4−3、C5−1、C5−2およびC5−3から
類似の経路が見られる。これらの接続はチップ内の各列
または行の端部においてIOBに対して類似してなされ
る。
てプログラム可能プルアップ抵抗器を有する(示さず)
。これらの4つの長い線は装置の中央内のIOBおよび
CLBの間の接続性またはCLB間の長い拡がりのため
に用いられると考えられる。プルアップ抵抗器が構成メ
モリ内のプログラムデータによって能動化され得て、そ
れゆえもし信号が線に到着しなければ、その線は論理の
1状態をとり得る。これは線が全体の装置を横切ってス
プリアス信号を搬送することを止める。
BまたはIOB出力バッファからの線を駆動することに
よってワイアードANDを作る能力である。
ァが長い線に対してローを主張するように構成されても
よい。論理の1を通過させるとき、バッファは線に対し
て3状態(ハイインピーダンス)を主張する。もし他の
バッファが線を駆動しなければ(すなわち接続されるす
べてのバッファが3状態−各々に対する論理の1の場合
)、そのときプルアップ抵抗器は論理のハイを線上に強
制し、必要とされるAND機能の結果を与える。
への接続を示す。第61図において、アレイの上部側に
沿う入力/出力ブロックの8つのグループの入力端子I
と出力端子Oとの水平バス1への接続を示す。図におい
て、線の交点での円形記号は双方向性PIF接続を示す
。交点での四角形はIOB内でのマルチプレクサへの接
続を示し、それは第45図および第46図を参照して上
記で説明された0信号を発生する。第61図を再び参照
すると、各IOB入力端子IがPIFを介して1つのB
GIおよび1つの拘束されない長い線に結合されること
が理解される。IOB内の各出力端子Oが入力マルチプ
レクサにおいて1つの拘束されない長い線および1つの
BGIに結合される。加えて、トリプレットのそれぞれ
の中央内の単純IOBの入力端子IはすべてPIPを介
して長い線15に結合される。接続の分布は装置上のネ
ットワークのプログラミングを容易にする予測可能な機
構を設けるように選択された。様々な相互接続機構が特
定の応用の必要性を満足するように実現化され得る。
を示す。第62図の接続のパターンは第61図のそれに
類似である。同じ説明が適合する。
続を示す。再び、この接続機構は第61図を参照して説
明されたそれに類似でありかつ説明は言い換えられない
。
続を示す。再び、この相互接続機構は第61図を参照し
て説明されたものに類似でありかつ再び説明されない。
BUS i+1へのアレイの上部側に沿うIOBの接
続を示し、かつ制御信号GK、GRおよびKのための入
力を示す。第61図に示される接続に加えて、IOB
Cilの入力IがP[’を介してVBUS iの長
い線3へ結合されることに注目されたい。IOB C
ilの端子0がIOB内のマルチプレクサを介してVB
USiの長い線4へ結合される。GKおよびGR入入信
信号VBUS iの長い線16および17に結合され
る。入力KがHBUS 1の長い線15に直接結合さ
れる。
VBUS iの長い線3および15へ、がつVBUS
i+1の長い線1へ接続される。単純IOB C
i2の上の端子Oはそれのマルチプレクサへの入力とし
て、VBUS i+1の長い線2およびVBUS
iの長い線4への接続を受取る。
f+lの長い線1に結合され、かつそれのマルチプレ
クサはVBUS i+1の長い線2上の信号を受取る
ように結合された信号0を発生する。IOB CiS
内の制御信号GKおよびGRはVBUS iの長い線
16および17に結合される。制御人力にはHBUSl
の長い線15に結合される。
垂直バスVBUS iおよびVBUSi+1との、底
部側に沿うIOBの接続を示す。
たそれに類似であることに注目されたいが、例外として
単純IOB CtZ内の端子■がVBUS iの長
い線4およびVBUS i+1の長い線2および15
に接続される。この態様で、VBUS i+1の長い
線15がアレイの底部側に沿う単純IOB Ci2か
らの信号を受取るように接続され、一方VBUS i
線15はCLBの1つの列にわたるIOBのためのアレ
イの上部側でのIOBからの信号を受取るように結合さ
れる。
i+iとの、およびVBUS 1に沿って供給される
制御信号との、アレイの左側に沿うIOBの接続を示す
。
iの長い線3から入力を受取る。RilのI端子が
PIFを介してHBUS iの長い線4に結合される
。制御信号KSGRおよびGKがそれぞれVBUS 1
の線15.17および16に結合される。単純IOB
Ri2の出力OがHBUS iの長い線3およびH
BUS i+1の長い線1から入力を受取るように結
合される。単純IOB Rt2の端子IがF’IF’
を介してHBUS iの長い線4、HBUS i+
1の長い線2およびHBUS i+1の長い線15に
結合される。
1の長い線1からの入力を受取るように結合される。制
御信号に、GRおよびGKがそれぞれVBUSIの線1
5.17および16に結合される。
US i+1の長い線2に結合される。
i+1へのアレイの右側に沿うIOHの接続を示し、そ
れは垂直バスVBUS9から制御信号を受取るためのも
のである。これらの接続は第67図に参照されて説明さ
れたそれらに類似であり、再びは述べられない。唯一の
例外は、HBUSiの長い線15が右側(第68図)に
沿うRi2の端子Iに結合され、一方HBUS i+
1の長い線15が左側(第67図)に沿う単純IOBの
端子Iに結合されることである。
の他の制御入力IENSOEN、SLI、SL2および
CENの接続を示す。これらの信号の各々は第46図を
参照して説明されたマルチプレクサの出力において発生
される。こうして、2つの線の交点において四角形を用
いる申し合わせは双方向性PIFではなくマルチプレク
サ内への入力を示す。
生するマルチプレクサへの入力が、上部に沿うIOBに
対しては近接の水平バスHBUS1の、かつ左側に沿う
IOBに対しては近接の垂直バスVBUS 1の長い線
1およびBGI9から供給される。同様に、信号OEM
が長い線1またはBGI8からのいずれかから供給され
る。信号SL1が長い線2またはBGI7のいずれかか
ら供給される。信号SL2はBGI6の長い線3のいず
れかから供給される。信号CENは長い線4またはBG
I5のいずれかから供給される。
制御信号のためのマルチプレクサへの入力を示す。こう
して、信号IENはVBUS9またはHBUS9の長い
線4またはBGlloのいずれかから供給される。信号
OENは長い線4またはBGIIIのいずれかから供給
される。信号SL1は長い線3またはBG112のいず
れかから供給される。信号SL2は長い線2またはBG
113からのいずれかから供給される。信号CENは長
い線1またはBG114のいずれかから供給される。
論理ブロックおよび相互接続構造を含むプログラム可能
ゲートアレイ装置のための新しいアーキテクチャとして
特徴づけられることができる。
題を克服する。信号の伝播は、相互接続構造またはCL
Bの入力および出力配向によって左から右へもはや抑制
されない。この発明の相互接続構造はPIF遅延があま
りない状態での装置を横切る信号の伝播を容易にする。
れない長い線の使用、および8つの近隣のものの間に直
接接続を設けることによって達成される。
なければならない装置を介する分布された3状態バツフ
アの必要性を除く。これは3状態バツフアをIOBおよ
びCLB内で動かすことによって達成される。こうして
、多重ソースネットを必要とする応用に対して、相互接
続資源が使い尽くされない。
可能ではなかったクロックのための複数個の源をさらに
設ける。特定的には、クロックはアレイにおいていかな
るCLBからも駆動され得る。
源のより大きな利用をもたらす。IOBはプログラム可
能ゲートアレイなどの装置に必要な融通性を満足するた
めに大きな機能性を必要とする。しかしながら、先行技
術において、これらの資源は入力/出力機能のためにの
み用いられており、用いられないときスペースおよび論
理を無駄にした。この発明は入力および出力以外の目的
のために入力/出力ブロックの資源を用いるために様々
な経路を設ける。
ために比較的遅い。こうして、この発明は単純および複
合人力/出力ブロックの混合を提供する。単純人力/出
力ブロックの利用可能性のために、複合ブロックと相関
の速度の不利益が成る応用に対して避けられ得る。さら
に、この発明の入力/出力ブロックは先行技術において
よりも大きな数の近接の構成可能論理ブロックに直接接
続される。これは、多くの応用が、入力/出力用になり
、かつチップ上で利用可能な論理の使用を制限すること
を防ぐ。
における入力変数の共用を除去し、それは狭いゲート機
能のための速度の不利益なしに広いゲート機能を行なう
能力を与え、かつ入力多重化構造のためにCLB内で利
用可能な組合わせ論理のずっとより大きな利用を可能と
する。さらに、CLBは、それらがブロックのすべての
4つの側からの入力および出力を可能とし、かつすべて
の4つの側から制御信号およびクロック信号を受取るこ
とができるということにおいて、対称的である。
ために、使用下のCLBは速度の不利益を被らない。
実現化を可能とし、そこにおいて相互接続の対称性、多
重ソースネットワークを設ける能力、速度の不利益を被
ることなしにアレイを横切って長い距離を信号を伝播す
る能力、およびより大きな組合わせ論理可能性が結合さ
れる。
に適合可能であるプログラム可能ゲートアレイの実現化
を可能とする。さらに、これらの実現化例はPGAのた
めの先行技術のアーキテクチャにおいて利用可能であっ
たよりもより大きなパーセンテージの能力で効率的に用
いられ得る、より大きな機能的密度を有するプログラム
可能ゲートアレイの製造を可能とする。
明の目的のために提供された。余すところがないことま
たはこの発明を開示された正確な形式に制限することは
意図されない。明らかに、多くの修正および変更が当業
者には明らかであろう。実施例はこの発明の原理および
それの実務的応用を最良に説明するために選択されかつ
説明され、それによって当業者が様々な実施例のために
および様々な修正を伴って考えられる特定の使用に適す
るようにこの発明を理解することを可能とする。この発
明の範囲は前掲の特許請求の範囲およびそれらの均等物
によって規定されることが意図される。
レイアウトを示す概略図である。 第2図はこの発明に従うプログラム可能ゲートアレイ内
の構成メモリの概略図である。 第3図は構成メモリ記憶セルの図である。 第4図はプログラム可能ゲートアレイ内の垂直バスのた
めの表記機構を示す図である。 第5図はプログラム可能ゲートアレイ内の水平バスのた
めの表記機構を示す図である。 第6図はプログラム可能ゲートアレイ内の水平および垂
直バスの線5ないし14におけるスイッチマトリックス
の配置を示す図である。 第7図は垂直バスと水平バスとの交点を示す図である。 第8図は垂直バスと水平のものとの代替の交点を示す図
である。 第9図は垂直バス1および9の偶数番号の水平バスとの
、および水平バス1および9の偶数番号の垂直バスとの
交点を示す図である。 第10図は垂直バス1および9と奇数番号の水平バスと
の、および水平バス1および9と奇数番号の垂直バスと
の交点を示す図である。 第11図は角における水平バス1と垂直バス1との交点
を示す図である。 第12図は角における垂直バス9と水平バス1との交点
を示す図である。 第13図は角における水平バス9と垂直バス1との交点
を示す図である。 第14図は角における水平バス9と垂直バス9との交点
を示す図である。 第14A図は第11図ないし第14図の機構の代わりに
、すべての4つの角の交点において用いられ得る代替の
角の接続機構を示す図である。 第15図は垂直バスの線16および17と大域リセット
および大域クロックバッファとの接続を示す図である。 第15A図は垂直バス16および17と構成可能論理ブ
ロックとの接続を示す図である。 第15B図は、大域クロックバッファ、水平オルタネー
トバッファまたは垂直オルタネートバッファへの接続の
ための内部IOB論理をバイパスする入力/出力パッド
からの信号経路を示す図である。 第15C図は大域クロックバッファへの入力を示す図で
ある。 第16図は水平オルタネートバッファと水平バス上の線
15との、および垂直オルタネートバッファと垂直バス
上の線15との接続を示す図である。 第16A図は入力/出力ブロックおよび構成可能論理ブ
ロックの線15との接続を示す図である。 第16B図は垂直オルタネートバッファへの入力経路を
示す図である。 第16C図は水平オルタネートバッファへの入力経路を
示す図である。 第16D図はそれによって発振器信号O8Cがチップ上
で発生される水晶発振器回路を示す図である。 第16E図は第16D図の発振器に対する外部接続を示
す図である。 第17図は双方向性パストランジスタを用いるプログラ
ム可能相互接続点の1つの実施例を示す図である。 第18図は単向性マルチプレクサ技術を用いるプログラ
ム可能相互接続点の代替の構成を示す図である。 第19図はスイッチマトリックスの相互接続構造を示す
図である。 第20図はプログラム可能相互接続において用いられる
再電力付与バッファを示す図である。 第21図はスイッチマトリックスへの各接続に対するス
イッチマトリックス相互接続オプションを示す図である
。 第22図は垂直バス1および9上のセグメントボックス
内の相互接続を示す図である。 第23図は水平バス1および9上のセグメントボックス
内の相互接続を示す図である。 第24図はセグメントボックスへの各接続のためのセグ
メントボックス相互接続オプションを示す図である。 第25図は構成可能論理ブロックの概要ブロック図であ
る。 第26図は入力および出力を概略的に示しかつ構成可能
論理ブロックのための表記法を与える図である。 第27図は構成可能論理ブロック内の組合わせ論理の概
略図である。 第28図は第27図の組合わせ論理へ結合される特殊出
力段の概略図である。 第29図は構成可能論理ブロック上の出力X1およびY
lに対するマクロセルの概略図である。 第29A図は構成可能論理アレイのプログラミングの間
にプリロードを準備するマクロセル内のレジスタの接続
を示す図である。 第30図は構成可能論理ブロック上の出力X2およびY
2に対するマクロセルの概略図である。 第31図は構成可能論理ブロック上の出力X3およびY
3に対するマクロセルの概略図である。 第32図は構成可能論理ブロック上の出力X4およびY
4に対するマクロセルの概略図である。 第33図は、構成可能論理ブロックの組合わせ論理セク
ション内の第ルベル多重化において用いられる信号vA
LないしVA4に対する入力多重化構造の図である。 第34図は、構成可能論理ブロックの組合わせ論理セク
ション内の第ルベル多重化において用いられる信号VB
IないしVB4のための入力多重化構造の概略図である
。 第35図は、構成可能論理ブロックの組合わせ論理セク
ション内の第ルベル多重化において用いられる信号■C
工ないしVO2のための入力マルチプレクサ構造の概略
図である。 第36図は構成可能論理ブロックの組合わせ論理セクシ
ョン内で第2レベル多重化において用いられる信号vD
工ないしVB4のための入力多重化構造の概略図である
。 第37図は組合わせ論理の第3レベル多重化において用
いられるVEIおよびVB2のための入力多重化構造の
図である。 第38図は組合わせ論理内の第4レベル多重化信号VF
のための入力多重化構造の図である。 第39図は特殊出力を設けることにおいて用いられる制
御信号VGのための入力多重化構造の概略図である。 第40A図ないし第40H図は一般目的制御線CTIな
いしC70に対する入力多重化をそれぞれ示す図である
。 第41図は構成可能論理ブロックにおいて出力能動化制
御信号OEIないしOF2を発生する回路の概略図であ
る。 第42図は構成可能論理ブロック内でのクロック信号の
選択を示す図である。 第43図は構成可能論理ブロック内のクロック能動化信
号の発生を示す概略図である。 第44図は構成可能論理ブロック内のリセット信号の選
択を示す概略図である。 第45図はこの発明に従う単純人力/出力セルの概略図
である。 第46図はこの発明に従う複合人力/出力セルの概略図
である。 第47図は複合人力/出力ブロックの入力および出力を
示す図である。 第48図は単純人力/出力ブロックの入力および出力を
示す図である。 第49図はシフトレジスタ構成における複合人力/出力
ブロックの接続を図式的に示す図である。 第50図は次の(next)近接の構成可能論理ブロッ
クの出力から所与の論理ブロックの入力への直接接続を
示す図である。 第51図は近接構成可能論理ブロックから中央構成可能
論理ブロックの入力への直接接続を示す図である。 第52図は中央構成可能論理ブロックの出力から近接の
および次の近接の構成可能論理ブロックへの直接接続を
示す図である。 第53図は周辺構成可能論理ブロック上の出力x1ない
しX4の直接接続を示す図である。 第54図は周辺構成可能論理ブロックの入力への直接接
続を示す図である。 第55図は周辺構成可能論理ブロック上の入力F1ない
しF4への直接接続を示す図である。 第56図は相互接続構造および構成可能論理ブロックの
間のプログラム可能接続を示す図である。 第57図は相互接続構造および構成可能論理ブロックの
間の固定された接続を示す図である。 第58図はアレイ内の構成可能論理ブロックから拘束さ
れない長い線へのプログラム可能接続を示す図である。 第59図はCLBから外側の長い線へのプログラム可能
接続を示す図である。 第60図は長い線上の入力/出力ブロックおよび構成可
能論理ブロックの間の拡がりを示す図である。 第61図は構成可能アレイの上部側上の入力/出力ブロ
ックおよび水平バス1の間のプログラム可能接続を示す
図である。 第62図は構成可能アレイの底部側上の水平バス9およ
び入力/出力ブロックの間のプログラム可能接続を示す
図である。 第63図はアレイの左側上での垂直バス1および入力/
出力ブロックの間のプログラム可能接続を示す図である
。 第64図はアレイの右側上での垂直バス9および入力/
出力ブロックの間のプログラム可能相互接続を示す図で
ある。 第65図は、アレイの上部側上の入力/出力ブロックの
入力および出力の、垂直バスへのプログラム可能接続と
同様に、クロックおよびリセット信号と複合論理ブロッ
クの接続を示す図である。 第66図は、アレイの底部側上でのクロックおよびリセ
ット信号の入力/出力ブロックへの接続、およびこれら
の底部側人力/出力ブロックの垂直バスへの接続を示す
図である。 第67図は、クロックおよびリセット信号の左側上の入
力/出力ブロックへの接続およびこれらの左側人力/出
力ブロックの水平バスへの接続を示す図である。 第68図はアレイの右側上でのクロックおよびリセット
信号の入力/出力ブロックへの接続およびこれらの右側
人力/出力ブロックの水平バスへの接続を示す図である
。 第69図はアレイの上および左側上の入力/出力ブロッ
ク上の制御信号入力の、近接の相互接続バスへの接続を
示す図である。 第70図はアレイの右および底部側上の入力/出力ブロ
ックへの制御信号入力の、近接の相互接続バスへの接続
を示す図である。 図において、CLBは構成可能論理ブロックであり、I
OBは入力/出力ブロックであり、2゜Oは構成メモリ
であり、300は基本セルである。 特許出願人 アドバンスト・マイクロ・ディバイシズ・
インコーホレイテッド 代理人弁理士深見久部(ホカ2名) 各端ふじケ丁す3ス不ンナマトソ57クズ、a互j番、
hた。τフ゛シ1ンFIG、−21 洛1ン(ンケ守45セ、フンント/’Dy)又才O乱丁
峡GジFIG、−24 αJ」睦二 FIG、−27 」11ユυた− UX 手 続 補 正 書 αテ0 6゜ 補正の対象 願書の4゜ 特許出願人の代表者の欄、図面全図、 平成2年8月29日 委任状および訳文 7゜ 補正の内容 別紙のとおり。 なお、図面は内容には変更なし。 2、発明の名称 構成可能論理ケレイ 以上 3、補正をする者 事件との関係
Claims (1)
- 【特許請求の範囲】 (1)構成可能論理アレイであって、 ユーザ規定データ処理機能を特定するプログラムデータ
をストアするための構成記憶手段と、Cの列およびR行
からなるアレイ内に配列された複数個の構成可能論理手
段CL_c、_rとを含み、そこにおいてcは1ないし
Cの範囲内の列を示し、かつrは1ないしRの範囲内の
行を示し、構成可能論理手段CL_c、_rの各々は複
数個の入力および出力を有し、かつ構成記憶手段に結合
されて、それぞれの複数個の入力に与えられるセル入力
信号に応答してかつ構成記憶手段内のプログラムデータ
に応答してそれぞれの複数個の出力においてセル出力信
号を発生し、さらに、 複数個の構成可能入力/出力手段を含み、各々が入力/
出力パッドに結合され、かつ入力および出力を有し、か
つ構成記憶手段に結合されて、構成記憶手段内のプログ
ラムデータに応答してそれぞれの入力/出力パッドおよ
びそれぞれの入力および出力の間に構成可能インタフェ
ースを設け、さらに、 複数個の構成可能論理手段、複数個の構成可能入力/出
力手段および構成記憶手段に結合され、構成記憶手段内
のプログラムデータに応答して、構成可能論理手段およ
び構成可能入力/出力手段の入力および出力を接続して
論理ネットワークにする、構成可能相互接続手段を含み
、さらに、そこにおいて構成可能相互接続手段が構成可
能論理手段の入力および出力に関して対称的に配置され
る、構成可能論理アレイ。 (2)構成可能相互接続手段が、 構成可能論理手段CL_c、_Rの1つの出力を構成可
能論理手段CL_c_+_2、_rの1つの入力に直接
接続するための手段と、 構成可能論理手段CL_c、_rの1つの出力を構成可
能論理手段CL_c、_r_+_2の1つの入力に直接
接続するための手段とを含む、請求項1に記載の構成可
能論理アレイ。 (3)構成可能相互接続手段が、アレイ内の行に沿う複
数個の水平バスHB_iを含み、iは1ないしR+1に
等しく、さらにアレイの列に沿う複数個の垂直バスVB
_jを含み、jは1ないしC+1に等しく、それゆえ複
数個の構成可能論理手段の各々が構成可能相互接続手段
内の4つの近接のバスを有し、かつそこにおいて複数個
の構成可能論理手段の各々が4つの近接のバスの各々に
結合された少なくとも1つの出力を有する、請求項1に
記載の構成可能論理アレイ。 (4)構成可能相互接続手段が、アレイ内の行に沿う複
数個の水平バスHB_iを含み、iは1ないしR+1に
等しく、かつアレイの列に沿う複数個の垂直バスVB_
jを含み、jは1ないしC+1に等しく、それゆえ複数
個の構成可能論理手段の各々が構成可能相互接続手段内
の4つの近接のバスを有し、かつそこにおいて複数個の
構成可能論理手段の各々が4つの近接のバスの各々に結
合される少なくとも1つの入力を有する、請求項1に記
載の構成可能論理アレイ。 (5)構成可能相互接続手段が、アレイ内の行に沿う複
数個の水平バスHB_iを含み、iは1ないしR+1に
等しく、さらに、アレイの列に沿う複数個の垂直バスV
B_jを含み、jは1ないしC+1に等しく、それゆえ
複数個の構成可能論理手段の各々が構成可能相互接続手
段内に4つの近接のバスを有し、かつそこにおいて複数
個の構成可能論理手段の各々が、4つの近接のバスの各
々に結合される少なくとも1つの出力と4つの近接のバ
スの各々に結合される少なくとも1つの入力とを有する
、請求項1に記載の構成可能論理アレイ。 (6)構成可能相互接続手段が、 所与の構成可能論理手段の複数個の出力のサブセットを
アレイ内の8つの他の構成可能論理手段の入力に直接接
続するための手段を含む、請求項1に記載の構成可能論
理アレイ。(7)構成可能相互接続手段が、 アレイ内の行に沿う複数個の水平バスHB_iを含み、
iは1ないしR+1に等しく、かつアレイの列に沿う複
数個の垂直バスVB_jを含み、jは1ないしC+1に
等しく、さらに、 複数個の水平接続および複数個の垂直接続を各々が有し
、構成メモリ内のプログラムデータに応答して水平また
は垂直接続のうちのそれぞれのものを相互接続するため
の、水平および垂直バスのそれぞれの交点での複数個の
スイッチングマトリックスを含み、さらに、複数個の水
平バスの各々が複数個の導電性水平セグメントを含み、
複数個の水平セグメントのうちの少なくとも1つは、垂
直バスVB_jとの交点でのスイッチングマトリックス
の水平接続に接続された第1の端部を有し、かつ第2の
端部は別の垂直バスVB_kとの交点でのスイッチング
マトリックスの水平接続に接続され、かつ各々が、構成
メモリ内のプログラムデータに応答して、構成可能論理
セルおよび入力/出力セルのそれぞれの入力または出力
をそれぞれの水平セグメントと相互接続するための複数
個のプログラム可能相互接続点に接続され、さらに、 複数個の垂直バスが複数側の導電性垂直セグメントを含
み、複数個の垂直セグメントの少なくとも1つが水平バ
スHB_iとの交点でのスイッチングマトリックスの垂
直接続に接続された第1の端部と、別の水平バスHB_
mとの交点でのスイッチングマトリックスの垂直接続に
接続された第2の端部とを有し、かつ、構成メモリ内の
プログラムデータに応答して、構成可能論理セルのそれ
ぞれの入力または出力および入力/出力セルとそれぞれ
の垂直セグメントを相互接続するための複数個のプログ
ラム可能相互接続点に各々が接続され、さらに、 少なくとも1つの水平セグメントに結合された構成可能
再電力付与手段を含み、それが、第1の方向に伝播する
1つの水平セグメント上の信号に再電力付与するため、
第2の方向に伝播する1つの水平セグメント上の信号に
再電力付与するため、または第1の方向または第2の方
向のいずれかに伝播する信号を通過させるために構成可
能であり、それは構成メモリ内のプログラムデータに応
答してのことである、請求項1に記載の構成可能論理ア
レイ。 (8)構成可能相互接続手段が、 アレイ内の行に沿う複数個の水平バスHB_iとアレイ
の列に沿う複数個の垂直バスVB_jとを含み、それゆ
え各構成可能論理手段の4つの側上にバスがあり、各バ
スがアレイを横切って延在する制御線を含み、さらに、 第1の複数個のプログラム可能相互接続点を含み、各々
が所与のバス内の制御線に接続されて、所与のバスに近
接の構成可能論理セルおよび入力/出力セルのそれぞれ
の出力を、構成メモリ内のプログラムデータに応答して
制御線と相互接続し、第2の複数個の相互接続点を含み
、各々が所与のバス内の制御線に接続され、それぞれの
制御線に近接の構成可能論理セルおよび入力/出力セル
のそれぞれの入力を相互接続し、さらに、 制御信号を導電線に駆動するための手段を含み、さらに
、 複数個の構成可能制御線駆動手段を含み、その1つは各
水平バスのためのものでありかつその1つは各垂直バス
のためのものであり、かつ各構成可能制御線駆動手段が
それぞれのバス内の制御線へかつ導電線に結合され、そ
れぞれのバス内の制御線からの信号を導電線に駆動し、
または導電線からの信号をそれぞれのバス内の制御線に
駆動し、それが構成メモリ内のプログラムデータに応答
してのことである、請求項1に記載の構成可能論理アレ
イ。 (9)構成可能相互接続手段が、 アレイ内の行に沿う複数個の水平バスHB_iとアレイ
の列に沿う複数個の垂直バスVB_jとを含み、各垂直
および水平バスがアレイを横切って延在する制御線を含
み、さらに、 第1の複数個のプログラム可能相互接続点を含み、各々
が所与のバス内の制御線に接続され、所与のバスに近接
の構成可能論理セルおよび入力/出力セルのそれぞれの
出力を構成可能メモリ内のプログラムデータに応答して
制御線と相互接続し、さらに、 第2の複数個の相互接続点を含み、各々が所与のバス内
の制御線に接続され、それぞれの制御線に近接の構成可
能論理セルおよび入力/出力セルのそれぞれの入力を相
互接続し、さらに、 制御信号を第1の導電線に対して駆動するための第1の
手段と、 制御信号を第2の導電線に対して駆動するための第2の
手段と、 第1の複数個の構成可能制御線駆動手段とを含み、その
1つが各水平バスのためのものであり、かつ各々がそれ
ぞれの水平バス内の制御線および第1の導電線に結合さ
れ、それぞれの水平バス内の制御線からの信号を第1の
導電線に駆動するか、または第1の導電線からの信号を
それぞれの水平バス内の制御線に駆動し、それは構成メ
モリ内のプログラムデータに応答してのことであり、さ
らに、 第2の複数個の構成可能制御線駆動手段を含み、その1
つは各垂直バスのためものであり、かつ各々がそれぞれ
の垂直バス内の制御線にかつ第2の導電線に結合され、
それぞれの垂直バス内の制御線からの信号を第2の導電
線に駆動するか、または、第2の導電線からの信号をそ
れぞれの垂直バス内の制御線に駆動し、それは構成メモ
リ内のプログラムデータに応答してのことである、請求
項 1に記載の構成可能論理アレイ。 (10)構成可能相互接続手段が、 構成可能論理手段CL_c、_rの1つの出力を構成可
能論理手段CL_c_+_z、_rの1つの入力に直接
接続するための手段と、 構成可能論理手段CL_c、_rの1つの出力を構成可
能論理手段CL_c、_r_+_2の1つの入力に直接
接続するための手段と、 構成可能論理手段CL_c、_rの1つの出力を構成可
能論理手段CL_c_−_z、_rの1つの入力に直接
接続するための手段と、 構成可能論理手段CL_c、_rの1つの出力を構成可
能論理手段CL_c、_r_−_zの1つの入力に直接
接続するための手段とを含む、請求項1に記載の構成可
能論理アレイ。 (11)構成可能論理アレイであって、 ユーザ規定データ処理機能を特定するプログラムデータ
をストアするための構成記憶手段と、C列およびR行か
らなるアレイ内に配置された複数個の構成可能論理手段
CL_c、_rとを含み、そこにおいてcは1ないしC
の範囲内の列を示し、かつには1ないしRの範囲内の行
を示し、構成可能論理手段CL_c、_rの各々が複数
個の入力および出力を有し、かつ構成記憶手段に結合さ
れて、それぞれの複数個の入力に供給されるセル入力信
号に応答してかつ構成記憶手段内のプログラムデータに
応答してそれぞれの複数個の出力においてセル出力信号
を発生し、さらに、 複数個の構成可能入力/出力手段を含み、各々が入力/
出力パッドに結合されかつ入力および出力を有し、かつ
構成記憶手段に結合され、構成記憶手段内のプログラム
データに応答してそれぞれの入力/出力パッドおよびそ
れぞれの入力および出力の間に構成可能インタフェース
を設け、さらに、 複数個の構成可能論理手段、複数個の構成可能入力/出
力手段および構成記憶手段に結合された、構成可能論理
手段および構成可能入力/出力手段の入力および出力を
接続して構成記憶手段内のプログラムデータに応答して
論理ネットワークにするための構成可能相互接続手段を
含み、 そこにおいて構成可能相互接続手段が、 アレイ内の行に沿う複数個の水平バスHB_iを含み、
iは1ないしR+1に等しく、さらにアレイの列に沿う
複数個の垂直バスVB_jを含み、jは1ないしC+1
に等しく、それゆえ複数個の構成可能論理手段の各々が
構成可能相互接続手段内の4つの近接のバスを有し、か
つそこにおいて複数個の構成可能論理手段の各々が4つ
の近接のバスの各々に結合された少なくとも1つの出力
を有する、構成可能論理アレイ。 (12)複数個の構成可能論理手段の各々が4つの近接
のバスの各々に結合された少なくとも1つの入力を有す
る、請求項11に記載の構成可能論理アレイ。 (13)複数個の水平バスおよび垂直バスの各々がアレ
イを横切って延在する拘束されない長い線を含み、かつ
さらに、 それぞれの拘束されない長い線に接続され、構成可能論
理セルおよび入力/出力セルのそれぞれの出力を構成メ
モリ内のプログラムデータに応答してそれぞれの拘束さ
れない長い線と相互接続するための、第1の複数個のプ
ログラム可能相互接続点と、 それぞれの拘束されない長い線に接続され、構成メモリ
内のプログラムデータに応答して拘束されない長い線を
交差するバスと相互接続するための、第2の複数個のプ
ログラム可能相互接続点とを含む、請求項11に記載の
構成可能論理アレイ。 (14)構成可能相互接続手段が、構成可能論理手段C
L_c、_rの1つの出力を構成可能論理手段CL_c
_+_z、_rの1つの入力に直接接続するための手段
と、 構成可能論理手段CL_c、_rの1つの出力を構成可
能論理手段CL_c、_r_+_zの1つの入力に直接
接続するための手段とを含む、請求項11に記載の構成
可能論理アレイ。 (15)構成可能相互接続手段が、 所与の構成可能論理手段の複数個の出力のサブセットを
アレイ内の8つの他の構成可能論理手段の入力に直接接
続するための手段を含む、請求項11に記載の構成可能
論理アレイ。 (16)複数個の水平バスおよび複数個の垂直バスの各
々が、アレイを横切って延在する制御線を含み、かつ構
成可能相互接続手段が、さらに、各々が所与のバス内の
制御線に接続され、構成メモリ内のプログラムデータに
応答して所与のバスに近接の構成可能論理セルおよび入
力/出力セルのそれぞれの出力を制御線と相互接続する
ための、第1の複数個のプログラム可能相互接続点と、
各々が所与のバス内の制御線に接続される、それぞれの
制御線に近接の構成可能論理セルおよび入力/出力セル
のそれぞれの入力を相互接続するための、第2の複数個
の相互接続点と、 導電線への制御信号を駆動するための手段と、各水平バ
スに対して1つかつ各垂直バスに対して1つの、複数個
の構成可能制御線駆動手段とを含み、かつ各構成可能制
御線駆動手段がそれぞれのバス内の制御線にかつ導電線
に結合され、それぞれのバス内の制御線から導電線に信
号を駆動するか、または導電線からそれぞれのバス内の
制御線に信号を駆動し、それは構成メモリ内のプログラ
ムデータに応答してのことである、請求項11に記載の
構成可能論理アレイ。 (17)構成可能相互接続手段が、 構成可能論理手段CL_c、_rの1つの出力を構成可
能論理手段CL_c_+_z、_rの1つの入力に直接
接続するための手段と、 構成可能論理手段CL_c、_rの1つの出力を構成可
能論理手段CL_c、_r_+_zの1つの入力に直接
接続するための手段と、 構成可能論理手段CL_c、_rの1つの出力を構成可
能論理手段CL_c_−_z、_rの1つの入力に直接
接続するための手段と、 構成可能論理手段CL_c、_rの1つの出力を構成可
能論理手段CL_c、_r_−_zの1つの入力に直接
接続するための手段とを含む、請求項11に記載の構成
可能論理アレイ。 (18)構成可能相互接続手段が、 アレイ内の行に沿う複数個の水平バスHB_iとアレイ
の列に沿う複数個の垂直バスVB_jとを含み、各垂直
および水平バスがアレイを横切って延在する制御線を含
み、さらに、 各々が所与のバス内の制御線に接続された、所与のバス
に近接の構成可能論理セルおよび入力/出力セルのそれ
ぞれの出力を構成メモリ内のプログラムデータに応答し
て制御線と相互接続するための、第1の複数個のプログ
ラム可能相互接続点と、 各々が所与のバス内の制御線に接続された、それぞれの
制御線に近接の構成可能論理セルおよび入力/出力セル
のそれぞれの入力を相互接続するための、第2の複数個
の相互接続点と、 第1の導電線に制御信号を駆動するための第1の手段と
、 第2の導電線への制御信号を駆動するための第2の手段
と、 各水平バスごとに1つの、第1の複数個の構成可能制御
線駆動手段とを含み、かつ各々がそれぞれの水平バス内
の制御線へおよび第1の導電線に結合され、信号をそれ
ぞれの水平バス内の制御線から第1の導電線に駆動する
か、または第1の導電線からそれぞれの水平バス内の制
御線への信号を駆動し、それが構成メモリ内のプログラ
ムデータに応答してのことであり、さらに、 第2の複数個の構成可能制御線駆動手段を含み、それが
各垂直バスごとに1つであり、かつ各々がそれぞれの垂
直バス内の制御線にかつ第2の導電線に結合され、それ
ぞれの垂直バス内の制御線から第2の導電線への信号を
駆動するか、または第2の導電線からそれぞれの垂直バ
ス内の制御線への信号を駆動し、それが構成メモリ内の
プログラムデータに応答してのことである、請求項11
に記載の構成可能論理アレイ。 (19)すべての複数個の構成可能論理手段が、4つの
近接のバスの各々に結合された等しい数Nの出力および
、4つの近接のバスの各々に結合された等しい数Mの入
力を有する、請求項11に記載の構成可能論理アレイ。 (20)構成可能論理アレイであって、 ユーザ規定データ処理機能を特定するプログラムデータ
をストアするための構成記憶手段と、C列およびR行か
らなるアレイ内に配置された複数個の構成可能論理手段
CL_c、_rとを含み、そこにおいてcは1ないしC
の範囲内の列を示し、には1ないしRの範囲内の行を示
し、構成可能論理手段CL_c、_rの各々が複数個の
入力および出力を有し、かつ構成記憶手段に結合され、
それぞれの複数個の入力に供給されるセル入力信号に応
答してかつ構成記憶手段内のプログラムデータに応答し
てそれぞれの複数個の出力においてセル出力信号を発生
し、さらに、 各々が入力/出力パッドに結合されかつ入力および出力
を有し、構成記憶手段に結合され、構成記憶手段内のプ
ログラムデータに応答してそれぞれの入力/出力パッド
およびそれぞれの入力および出力の間に構成可能インタ
フェースを設けるための、複数個の構成可能入力/出力
手段と、複数個の構成可能論理手段、複数個の構成可能
入力/出力手段および構成記憶手段に結合される、構成
記憶手段内のプログラムデータに応答して構成可能論理
手段および構成可能入力/出力手段の入力および出力を
接続して論理ネットワークにするための、構成可能相互
接続手段を含み、 そこにおいて構成可能相互接続手段が、 所与の構成可能論理手段の1つの出力を次の近接の構成
可能論理手段の1つの入力に直接接続するための手段を
含む、構成可能論理アレイ。 (21)構成可能論理アレイであって、 構成可能相互接続手段が、アレイ内の行に沿う複数個の
水平バスHB_iを含み、iは1ないしR+1に等しく
、さらに、アレイの列に沿う複数個の垂直バスVB_j
を含み、_jは1ないしC+1に等しく、さらに、 水平および垂直バスのそれぞれの交点での複数個のスイ
ッチングマトリックスを含み、各々が複数個の水平接続
および複数個の垂直接続を有し、構成メモリ内のプログ
ラムデータに応答して水平または垂直接続のそれぞれの
ものを相互接続し、さらに、 複数個の水平バスの各々が複数個の導電性水平セグメン
トを含み、複数個の水平セグメントのうちの少なくとも
1つが垂直バスVB_jとの交点でのスイッチングマト
リックスの水平接続に接続された第1の端部を有し、j
は1ないしC−1に等しく、かつ垂直バスVB_j_+
_zとの交点でのスイッチングマトリックスの水平接続
に接続された第2の端部を含み、かつ各々が複数個のプ
ログラム可能相互接続点に接続されて、構成メモリ内の
プログラムデータに応答して構成可能論理セルおよび入
力/出力セルのそれぞれの入力または出力をそれぞれの
水平セグメントと相互接続し、さらに、複数個の垂直バ
スが複数個の導電性垂直セグメントを含み、複数個の垂
直セグメントのうちの少なくとも1つが、水平バスHB
_iとの交点でのスイッチングマトリックスの垂直接続
に接続された第1の端部を有し、iは1ないしR−1に
等しく、かつ水平バスHB_i_+_zとの交点でのス
イッチングマトリックスの垂直接続に接続された第2の
端部を有し、かつ各々が複数個のプログラム可能相互接
続点に接続されて、構成メモリ内のプログラムデータに
応答して構成可能論理セルおよび入力/出力セルのそれ
ぞれの入力または出力とそれぞれの垂直セグメントを相
互接続する、請求項20に記載の構成可能論理アレイ。 (22)複数個の構成可能入力/出力手段が、記憶エレ
メントなしの第1のサブセットと、記憶エレメントを伴
う第2のサブセットとを含む、請求項20に記載の構成
可能論理アレイ。 (23)構成可能相互接続手段が、アレイ内の行に沿う
複数個の水平バスHB_iを含み、iは1ないしR+1
に等しく、さらに、アレイの列に沿う、複数個の垂直バ
スVB_jを含み、jは1ないしC+1に等しく、それ
ゆえ複数個の構成可能論理手段の各々が構成可能相互接
続手段内の4つの近接のバスを有し、かつそこにおいて
複数個の構成可能論理手段の各々が4つの近接のバスの
各々に結合された少なくとも1つの出力を有する、請求
項20に記載の構成可能論理アレイ。 (24)構成可能論理手段の各々が、 3状態制御信号に応答してそれぞれの複数個の出力信号
の1つを供給するかまたは高インピーダンス状態を提供
する3状態出力手段と、 構成可能記憶手段内のプログラムデータに応答して構成
可能な3状態制御信号を供給するための手段とを含む、
請求項20に記載の構成可能論理アレイ。 (25)構成可能相互接続手段が、 所与の構成可能論理手段の複数個の出力のサブセットを
アレイ内の8つの他の構成可能論理手段の入力に直接接
続するための手段を含む、請求項20に記載の構成可能
論理アレイ。 (26)構成可能相互接続手段が、 列1に近接の構成可能入力/出力手段の出力を列2内の
構成可能論理手段の入力に直接接続するための手段を含
む、請求項20に記載の構成可能論理アレイ。 (27)構成可能相互接続手段が、 列Cに近接の構成可能入力/出力手段の出力を列C−1
内の構成可能論理手段の入力に直接接続するための手段
を含む、請求項20に記載の構成可能論理アレイ。 (28)構成可能相互接続手段が、 行1に近接の構成可能入力/出力手段の出力を行2内の
構成可能論理手段の入力に直接接続するための手段を含
む、請求項20に記載の構成可能論理アレイ。 (29)構成可能相互接続手段が、 行Rに近接の構成可能入力/出力手段の出力を行R−1
内の構成可能論理手段の入力に直接接続するための手段
を含む、請求項20に記載の構成可能論理アレイ。 (30)構成可能論理アレイであって、 ユーザ規定データ処理機能を特定するプログラムデータ
をストアするための構成記憶手段と、C列およびR行か
らなるアレイ内に配置された複数個の構成可能論理手段
CL_c、_rとを含み、そこにおいてcは1ないしC
の範囲内の列を示し、かつrは1ないしRの範囲内の行
を示し、構成可能論理手段CL_c、_rの各々は、複
数個の入力および出力を有し、かつ構成記憶手段に結合
され、それぞれの複数個の入力に供給されるセル入力信
号に応答して、かつ構成記憶手段内のプログラムデータ
に応答してそれぞれの複数個の出力においてセル出力信
号を発生し、さらに、 複数個の構成可能入力/出力手段を含み、各々が入力/
出力パッドに結合されかつ入力および出力を有し、かつ
構成記憶手段に結合され、構成記憶手段内のプログラム
データに応答してそれぞれの入力/出力パッドおよびそ
れぞれの入力および出力の間に構成可能インタフェース
を設け、さらに、 複数個の構成可能論理手段、複数個の構成可能入力/出
力手段および構成記憶手段に結合された、構成記憶手段
内のプログラムデータに応答して構成可能論理手段およ
び構成可能入力/出力手段の入力および出力を接続して
論理ネットワークにする構成可能相互接続手段を含み、 そこにおいて構成可能相互接続手段が、 所与の構成可能論理手段の複数個の出力のサブセットを
アレイ内で8つの他の構成可能論理手段の入力に直接接
続するための手段を含む、構成可能論理アレイ。 (31)構成可能相互接続手段が、構成可能論理手段C
L_c、_rの1つの出力を構成可能論理手段CL_c
_+_z、_rの1つの入力に直接接続するための手段
を含む、請求項30に記載の構成可能論理アレイ。 (32)構成可能相互接続手段が、構成可能論理手段C
L_c、_rの出力を構成可能論理手段CL_c、_r
_+_zの1つの入力に直接接続するための手段を含む
、請求項30に記載の構成可能論理アレイ。 (33)構成可能相互接続手段が、構成可能論理手段C
L_c、_rの1つの出力を、構成可能論理手段CL_
c_+_1、_r_+_1の1つの入力に直接接続する
ための手段を含む、請求項30に記載の構成可能論理ア
レイ。 (34)構成可能相互接続手段が、 構成可能論理手段CL_c、_rの1つの出力を構成可
能論理手段CL_c_+_z、_rの1つの入力に直接
接続するための手段と、 構成可能論理手段CL_c、_rの1つの出力を構成可
能論理手段CL_c、_r_+_zの1つの入力に直接
接続するための手段と、 構成可能論理手段CL_c、_rの1つの出力を構成可
能論理手段CL_c_−_z、_rの1つの入力に直接
接続するための手段と、 構成可能論理手段CL_c、_rの1つの出力を構成可
能論理手段CL_c、_r_−_zの1つの入力に直接
接続するための手段とを含む、請求項30に記載の構成
可能論理アレイ。 (35)構成可能相互接続手段が、 構成可能論理手段CL_c、_rの1つの出力を構成可
能論理手段CL_c_+_1、_r_+_1の1つの入
力 に直接接続するための手段と、 構成可能論理手段CL_c、_rの1つの出力を構 成
可能論理手段CL_c_−_1、_r_+_1の1つの
入力 に直接接続するための手段と、 構成可能論理手段CL_c、_rの1つの出力を構成可
能論理手段CL_c_−_1、_r_−_1の1つの入
力 に直接接続するための手段と、 構成可能論理手段CL_c、_rの1つの出力を構 成
可能論理手段CL_c_+_1、_r_−_1の1つの
入力 のに直接接続するための手段とを含む、請求項3
0に記載の構成可能論理アレイ。 (36)構成可能論理アレイであって、 ユーザ規定データ処理機能を特定するプログラ ムデー
タをストアするための構成記憶手段と、 C列およびR
行からなるアレイ内に配置された 複数個の構成可能論
理手段CL_c、_rを含み、そ こにおいてcは1な
いしCの範囲内の列を示し、 かつrは1ないしRの範
囲内の行を示し、構成可能論理手段CL_c、_rの各
々が複数個の入力およ び出力を有し、かつ構成記憶手
段に結合され、それぞれの複数個の入力に供給されるセ
ル入力信号に応答してかつ構成記憶手段内のプログラム
データに応答してそれぞれの複数個の出力においてセル
出力信号を発生し、さらに、 複数個の構成可能入力/出力手段を含み、各々が入力/
出力パッドに結合されかつ入力および出力を有し、かつ
構成記憶手段に結合され、構成記憶手段内のプログラム
データに応答してそれぞれの入力/出力パッドおよびそ
れぞれの入力および出力の間に構成可能インタフェース
を設け、さらに、 複数個の構成可能論理手段、複数個の構成可能入力/出
力手段および構成記憶手段に結合され、構成記憶手段内
のプログラムデータに応答して構成可能論理手段および
構成可能入力/出力手段の入力および出力を接続して論
理ネットワークにするための、構成可能論理手段を含み
、さらに、構成可能相互接続手段が、アレイ内の行に沿
う複数個の水平バスHB_iを含み、iは1ないしR+
1に等しく、かつアレイの列に沿う複数個の垂 直バス
VB_jを含み、jは1ないしC+1に等しく、かつさ
らに、 水平および垂直バスのそれぞれの交点での複数 個のス
イッチングマトリックスを含み、各々が複 数個の水平
接続および複数個の垂直接続を有し、 構成メモリ内の
プログラムデータに応答して水平 または垂直接続のう
ちのそれぞれのものを相互接 続し、さらに、 複数個の水平バスが各々複数個の導電性水平セ グメン
トを含み、複数個の水平セグメントのうち の少なくと
も1つが垂直バスVB_jとの交点での スイッチング
マトリックスの水平接続に接続され た第1の端部を有
し、jは1ないしC−1に等し く、かつ垂直バスVB
_j+2との交点でのスイッチングマトリックスの水平
接続に接続された第2の端部を有し、かつ各々が複数個
のプログラム可 能相互接続点に接続されて、構成メモ
リ内のプロ グラムデータに応答して構成可能論理セル
および入力/出力セルのそれぞれの入力または出力をそ
れぞれの水平セグメントと相互接続し、さらに、複数
個の垂直バスが複数個の導電性垂直セグメントを含み、
複数個の垂直セグメントのうちの少なくとも1つが水平
バスHB_iとの交点でのスイツチングマトリックスの
垂直接続に接続される第1の端部を有し、iは1ないし
R−1に等しく、かつ水平バスHB_i+2との交点で
のスイッチングマトリックスの垂直接続に接続された第
2の端部を有し、かつ構成メモリ内のプログラムデータ
に応答して、各々が、構成可能論理セルおよび入力/出
力セルのそれぞれの入力または出力をそれぞれの垂直セ
グメントと相互接続するための複数個のプログラム可能
相互接続点に接続される、構成可能論理アレイ。 (37)構成可能論理手段の各々が、 3状態制御信号に応答してそれぞれの複数個の出力信号
のうちの1つを供給するかまたは高インピーダンス状態
を提供する3状態出力手段と、構成記憶手段内のプログ
ラムデータに応答して構成可能な3状態制御信号を供給
するための手段とを含む、請求項36に記載の構成可能
論理アレイ。 (38)構成可能相互接続手段が、そこで複数個の水平
バスの少なくとも1つのバスがアレイを横切って延在す
る拘束されない長い線を含み、さらに、拘束されない長
い線に接続された、1つのバスに近接の構成可能論理セ
ルおよび入力/出力セルのそれぞれの出力を、構成メモ
リ内のプログラムデータに応答して拘束されない長い線
と相互接続するための、第1の複数個のプログラム可能
相互接続点と、 拘束されない長い線に接続される、構成メモリ内のプロ
グラムデータに応答して拘束されない長い線を複数個の
垂直セグメントのうちの1つと相互接続するための、第
2の複数個のプログラム可能相互接続点とを含む、請求
項36に記載の構成可能論理アレイ。 (39)構成可能相互接続手段が、そこで複数個の垂直
バスの少なくとも1つのバスがアレイを横切って延在す
る拘束されない長い線を含み、さらに、 拘束されない長い線に接続された、1つのバスに近接の
構成可能論理セルおよび入力/出力セルのそれぞれの出
力を、構成メモリ内のプログラムデータに応答して拘束
されない長い線と相互接続するための第1の複数個のプ
ログラム可能相互接続点と、 拘束されない長い線に接続され、構成メモリ内のプログ
ラムデータに応答して拘束されない長い線を複数個の水
平セグメントのうちの1つと相互接続するための、第2
の複数個のプログラム可能相互接続点とを含む、請求項
36に記載の構成可能論理アレイ。 (40)複数個の構成可能入力/出力手段が、記憶素子
を有さない第1のサブセットと記憶素子を有する第2の
サブセットとを含む、請求項36に記載の構成可能論理
アレイ。 (41)構成可能相互接続手段が、 少なくとも1つの水平セグメントに結合された、第1の
方向に伝播する1つの水平セグメント上の信号を再電力
付与するために、第2の方向に伝播する1つの水平セグ
メント上の信号に再電力付与するために、または第1の
方向または第2の方向のいずれかに伝播する信号を通過
させるために、構成可能である、構成可能再電力付与手
段を含み、それが構成メモリ内のプログラムデータに応
答してのことである、請求項36に記載の構成可能論理
アレイ。 (42)構成可能相互接続手段が、 少なくとも1つの垂直セグメントに結合された、第1の
方向に伝播する1つの垂直セグメント上の信号に再電力
付与するために、第2の方向に伝播する1つの垂直セグ
メント上の信号に再電力付与するために、または第1の
方向または第2の方向のいずれかに伝播する信号を通過
させるために、構成可能である、かつそれが構成メモリ
内のプログラムデータに応答してのものである、請求項
36に記載の構成可能論理アレイ。 (43)構成可能論理アレイであって、 ユーザ規定データ処理機能を特定するプログラムデータ
をストアするための構成記憶手段と、C列およびR行か
らなるアレイ内に配置される複数個の構成可能論理手段
CL_c、_rとを含み、そこにおいてcは1ないしC
の範囲内の列を示し、かつrは1ないしRの範囲内の行
を示し、構成可能論理手段CL_c、_rの各々が複数
個の入力および出力を有し、かつ構成記憶手段に結合さ
れ、それぞれの複数個の入力に供給されるセル入力信号
に応答してかつ構成記憶手段内のプログラムデータに応
答してそれぞれの複数個の出力においてセル出力信号を
発生し、さらに、 複数個の構成可能入力/出力手段を含み、その各々が入
力/出力パッドに結合されかつ入力および出力を有し、
かつ構成記憶手段に結合され、構成記憶手段内のプログ
ラムデータに応答してそれぞれの入力/出力パッドおよ
びそれぞれの入力および出力の間に構成可能インタフェ
ースを設け、さらに、 複数個の構成可能論理手段、複数個の構成可能入力/出
力手段および構成記憶手段に結合され、構成記憶手段内
のプログラムデータに応答して構成可能論理手段および
構成可能入力/出力手段の入力および出力を接続して論
理ネットワークにするための、構成可能相互接続手段を
含み、さらに、そこにおいて構成可能相互接続手段が、 アレイ内の行に沿う複数個の水平バスHB_iを含み、
iは1ないしR+1に等しく、さらにアレイの列に沿う
複数個の垂直バスVB_jを含み、jは1ないしC+1
に等しく、かつさらに、 水平および垂直バスのそれぞれの交点での複数個のスイ
ッチングマトリックスを含み、各々が複数個の水平接続
および複数個の垂直接続を有し、構成メモリ内のプログ
ラムデータに応答して水平または垂直接続のそれぞれの
ものを相互接続し、さらに、 複数個の水平バスの各々が複数個の導電性水平セグメン
トを含み、複数個の水平セグメントのうちの少なくとも
1つが垂直バスVB_jとの交点でのスイッチングマト
リックスの水平接続に接続される第1の端部と、別の垂
直バスVBとの交点でのスイッチングマトリックスの水
平接続に接続される第2の端部とを有し、かつ各々が、
構成メモリ内のプログラムデータに応答して構成可能論
理セルおよび入力/出力セルのそれぞれの入力または出
力をそれぞれの水平セグメントと相互接続するための複
数個のプログラム可能相互接続点に接続され、さらに、 複数個の垂直バスが複数個の導電性垂直セグメントを含
み、複数個の垂直セグメントのうちの少なくとも1つが
水平バスHB_iとの交点でのスイッチングマトリック
スの垂直接続に接続される第1の端部と、別の水平バス
HB_mとの交点でのスイッチングマトリックスの垂直
接続に接続される第2の端部とを含み、かつ、構成メモ
リ内のプログラムデータに応答して各々が複数個のプロ
グラム可能相互接続点に接続されて、構成可能論理セル
および入力/出力セルのそれぞれの入力または出力をそ
れぞれの垂直セグメントと相互接続し、さらに、 少なくとも1つの水平セグメントに結合され、第1の方
向に伝播する1つの水平セグメント上の信号に再電力付
与するために、第2の方向に伝播する1つの水平セグメ
ント上の信号に再電力付与するために、または第1の方
向または第2の方向のいずれかに伝播する信号を通過さ
せるために、構成メモリ内のプログラムデータに応答し
て、構成可能である、構成可能再電力付与手段を含む、
構成可能論理アレイ。 (44)構成可能論理手段の各々が、 3状態制御信号に応答してそれぞれの複数個の出力信号
のうちの1つを供給しまたは高インピーダンス状態を与
える3状態出力手段と、 構成記憶手段内のプログラムデータに応答して構成可能
な3状態制御信号を供給するための手段とを含む、請求
項43に記載の構成可能論理アレイ。 (45)複数個の水平バスの少なくとも1つのバスがア
レイを横切って延在する拘束されない長い線を含み、か
つ構成可能相互接続手段がさらに、 拘束されない長い線に接続される、構成メモリ内のプロ
グラムデータに応答して1つのバスに近接の構成可能論
理セルおよび入力/出力セルのそれぞれの出力を拘束さ
れない長い線と相互接続するための、第1の複数個のプ
ログラム可能相互接続点と、 拘束されない長い線に接続される、構成メモリ内のプロ
グラムデータに応答して拘束されない長い線と複数個の
垂直セグメントとを相互接続するための、第2の複数個
のプログラム可能相互接続点とを含む、請求項43に記
載の構成可能論理アレイ。 (46)複数個の垂直バスのうちの少なくとも1つのバ
スがアレイを横切って延在する拘束されない長い線を含
み、かつ構成可能相互接続手段がさらに、 拘束されない長い線に接続される、構成メモリ内のプロ
グラムデータに応答して1つのバスに近接の構成可能論
理セルおよび入力/出力セルのそれぞれの出力を相互接
続するための、第1の複数個のプログラム可能相互接続
点と、 拘束されない長い線に接続される、構成メモリ内のプロ
グラムデータに応答して拘束されない長い線と複数個の
水平セグメントとを相互接続するための、第2の複数個
のプログラム可能相互接続点とを含む、請求項43に記
載の構成可能論理アレイ。 (47)複数個の構成可能入力/出力手段が記憶エレメ
ントを有さない第1のサブセットおよび記憶エレメント
を有する第2のサブセットを含む、請求項43に記載の
構成可能論理アレイ。 (48)構成可能論理アレイであって、 ユーザ規定データ処理機能を特定するプログラムデータ
をストアするための構成記憶手段と、C列およびR行か
らなるアレイ内に配置される複数個の構成可能論理手段
CL_c、_rとを含み、そこにおいてcは1ないしC
の範囲内の列を示し、かつには1ないしRの範囲内の行
を示し、構成可能論理手段CL_c、_rの各々は複数
個の入力および出力を有し、かつ構成記憶手段に結合さ
れ、それぞれの複数個の入力に供給されるセル入力信号
に応答してかつ構成記憶手段内のプログラムデータに応
答してそれぞれの複数個の出力においてセル出力信号を
発生し、さらに、 複数個の構成可能入力/出力手段を含み、各々が入力/
出力パッドに結合されかつ入力および出力を有し、かつ
構成記憶手段に結合され、構成記憶手段内のプログラム
データに応答してそれぞれの入力/出力パッドおよびそ
れぞれの入力および出力の間に構成可能インタフェース
を設け、さらに、 複数個の構成可能論理手段、複数個の構成可能入力/出
力手段および構成記憶手段に結合された、構成記憶手段
内のプログラムデータに応答して構成可能論理手段およ
び構成可能入力/出力手段の入力および出力を接続して
論理ネットワークを形成するための、構成可能相互接続
手段を含み、さらに、 そこにおいて構成可能相互接続手段が、 アレイ内の行に沿う1組の水平バスおよびアレイの列に
沿う1組の垂直バスを含む複数個のバスを含み、さらに
複数個のバスの少なくとも1つのバスがアレイを横切っ
て延在する拘束されない長い線を含み、さらに、 各々が拘束されない長い線に接続された、構成メモリ内
のプログラムデータに応答して1つのバスに近接の構成
可能論理セルおよび入力/出力セルのそれぞれの出力を
拘束されない長い線と相互接続するための、第1の複数
個のプログラム可能相互接続点と、 各々が拘束されない長い線に接続された、構成メモリ内
のプログラムデータに応答して拘束されない長い線を複
数個のバスの別のものと相互接続するための、第2の複
数個のプログラム可能相互接続点とを含む、構成可能論
理アレイ。 (49)少なくとも1つの構成可能論理手段が、 拘束されない長い線と結合された、3状態制御信号に応
答してそれぞれの複数個の出力信号のうちの1つを供給
するかまたは高インピーダンス状態を与えるための3状
態出力手段と、 構成記憶手段内のプログラムデータに応答して構成可能
である3状態制御信号を供給するための手段とを含む、
請求項48に記載の構成可能論理アレイ。 (50)複数個の構成可能入力/出力手段が記憶素子を
有しない第1のサブセットと記憶素子を有する第2のサ
ブセットとを含む、請求項48に記載の構成可能論理ア
レイ。 (51)構成可能相互接続手段が、 アレイ内の行に沿う複数個の水平バスHB_iを含み、
iは1ないしR+1に等しく、かつアレイの列に沿う複
数個の垂直バスVB_jを含み、jは1ないしC+1に
等しく、かつさらに、 水平および垂直バスのそれぞれの交点での複数個のスイ
ッチングマトリックスを含み、各々が複数個の水平接続
および複数個の垂直接続を有し、それは、構成メモリ内
のプログラムデータに応答して水平または垂直接続のう
ちのそれぞれのものを相互接続するためのものであり、
さらに、複数個の水平バスの各々が複数個の導電性水平
セグメントを含み、複数個の水平セグメントのうちの少
なくとも1つが垂直バスVB_jとの交点でのスイッチ
ングマトリックスの水平接続に接続される第1の端部と
、別の垂直バスVB_kとの交点でのスイッチングマト
リックスの水平接続に接続される第2の端部とを有し、
かつ、構成メモリ内のプログラムデータに応答して構成
可能論理セルおよび入力/出力セルのそれぞれの入力ま
たは出力をそれぞれの水平セグメントと相互接続するた
めに各々が複数個のプログラム可能相互接続点に接続さ
れ、さらに、 複数個の垂直バスが複数個の導電性垂直セグメントを含
み、複数個の垂直セグメントの少なくとも1つが水平バ
スHB_iとの交点でのスイッチングマトリックスの垂
直接続に接続される第1の端部と、別の水平バスHB_
mとの交点でのスイッチングマトリックスの垂直接続に
接続される第2の端部とを有し、かつ、構成メモリ内の
プログラムデータに応答して構成可能論理セルおよび入
力/出力セルのそれぞれの入力または出力をそれぞれの
垂直セグメントと相互接続するために各々が複数個のプ
ログラム可能相互接続点に接続され、さらに、 第2の複数個のプログラム可能相互接続点が拘束されな
い長い線と交差するセグメントに結合されるサブセット
を含む、請求項48に記載の構成可能論理アレイ。 (52)第3の複数個のプログラム可能相互接続点をさ
らに含み、拘束されない長い線および複数個の構成可能
入力/出力手段の1つの入力に各々が接続される、請求
項48に記載の構成可能論理アレイ。 (53)第3の複数個のプログラム可能相互接続点をさ
らに含み、拘束されない長い線および複数個の構成可能
入力/出力手段の1つの出力に各々が接続される、請求
項48に記載の構成可能論理アレイ。 (54)構成可能論理アレイであって、 ユーザ規定データ処理機能を特定するプログラムデータ
をストアするための構成記憶手段と、C列およびR行か
らなるアレイ内に配列される複数個の構成可能論理手段
CL_c、_rとを含み、そこにおいてcは1ないしC
の範囲内である列を示し、かつには1ないしRの範囲内
である行を示し、構成可能論理手段CL_c、_rの各
々が複数個の入力および出力を有し、かつ構成記憶手段
に結合され、それが、それぞれの複数個の入力に供給さ
れるセル入力信号に応答してかつ構成記憶手段内のプロ
グラムデータに応答してそれぞれの複数個の出力におい
てセル出力信号を発生するためのものであり、さらに、 各々が入力/出力パッドに結合されかつ入力および出力
を有し、かつ構成記憶手段に結合され、構成記憶手段内
のプログラムデータに応答してそれぞれの入力/出力パ
ッドおよびそれぞれの入力および出力の間に構成可能イ
ンタフェースを設けるための、複数個の構成可能入力/
出力手段と、複数個の構成可能論理手段、複数個の構成
可能入力/出力手段および構成記憶手段に結合された、
構成記憶手段内のプログラムデータに応答して構成可能
論理手段および構成可能入力/出力手段の入力および出
力を接続して論理ネットワークにするための、構成可能
相互接続手段とを含み、構成可能相互接続手段が、 アレイ内の行に沿う複数個の水平バスHB_iおよびア
レイの列に沿う複数個の垂直バスVB_jを含み、各々
のバスがアレイを横切って延在する制御線を含み、さら
に、 各々が近接のバス内の制御線に接続された、構成メモリ
内のプログラムデータに応答して所与のバスに近接の構
成可能論理セルおよび入力/出力セルのそれぞれの出力
を相互接続するための、第1の複数個のプログラム可能
相互接続点と、各々が近接のバス内の制御線に接続され
る、それぞれの制御線に近接の構成可能論理セルおよび
入力/出力セルのそれぞれの入力を相互接続するための
、第2の複数個の相互接続点と、 導電線への制御信号を駆動するための手段と、それぞれ
のバス内の制御線へかつ導電線へ各々が結合された、そ
れぞれのバス内の制御線から導電線への信号を駆動する
ための、または導電線からそれぞれのバス内の制御線へ
の信号を駆動するための、複数個の構成可能制御線駆動
手段を含み、それが構成メモリ内のプログラムデータに
応答してのことである、構成可能論理アレイ。 (55)構成可能論理手段の各々が、 3状態制御信号に応答してそれぞれの複数個の出力手段
のうちの1つを供給する、またはハイイピーダンス状態
を呈する3状態出力手段と、構成記憶手段内のプログラ
ムデータに応答して構成可能である3状態制御信号を供
給するための手段とを含む、請求項54に記載の構成可
能論理アレイ。 (56)複数個の構成可能入力/出力手段が記憶素子を
有さない第1のサブセットと記憶素子を有する第2のサ
ブセットとを含む、請求項54に記載の構成可能論理ア
レイ。 (57)複数個の構成可能論理手段の各々が構成可能相
互接続手段内の4つの近接のバスを有し、かつ複数個の
構成可能論理手段の各々が、プログラム可能相互接続点
によって4つの近接のバスの各々内の制御線に結合され
る少なくとも1つの出力を有する、請求項54に記載の
構成可能論理アレイ。 (58)駆動するための手段が、 第1の導電線への制御信号を駆動するための第1の手段
と、 第2の導電線への制御信号を駆動するための第2の手段
とを含み、かつ複数個の構成可能制御線駆動手段が、 各水平バスごとに1つの構成可能制御線駆動手段を有す
る第1の組を含み、かつ各々がそれぞれの水平バス内の
制御線へかつ第1の導電線へ結合され、それぞれの水平
バス内の制御線から第1の導電線への信号を駆動するた
めの、または第1の導電線からそれぞれの水平バス内の
制御線の信号を駆動するためのものであり、それが構成
メモリ内のプログラムデータに応答してのことであり、
さらに、 各垂直バスごとに1つの構成可能制御線駆動手段を有す
る第2の組を含み、かつ各々がそれぞれの垂直バス内の
制御線へおよび第2の導電線へ結合され、それぞれの垂
直バス内の制御線から第2の導電線への信号を駆動する
ための、または第2の導電線からそれぞれの垂直バス内
の制御線への信号を駆動するためものであり、それが構
成メモリ内のプログラムデータに応答してのことである
、請求項54に記載の構成可能論理アレイ。 (59)駆動するための手段が、 構成記憶手段へかつ複数個の信号を受取るように結合さ
れた、複数個の信号から制御信号を選択するためのセレ
クタ手段と、 複数個の信号の1つとしてアレイ内の構成可能論理手段
からの出力を直接接続するための手段とを含む、請求項
54に記載の構成可能論理アレイ。 (60)プログラム可能論理装置のための構成可能相互
接続であって、それが、構成可能論理セルのN列および
M行のアレイ、およびアレイの周囲の周辺に配置された
複数個の構成可能入力/出力セルを有し、各々の論理セ
ルが複数個の入力および出力を有し、 構成可能論理セルの行に沿う複数個の水平バスと、 構成可能論理セルの列に沿う複数個の垂直バスと、 複数個の垂直バスとの複数個の水平バスの相互接続での
複数個のスイッチングマトリックスとを含み、各々が複
数個の水平接続および複数個の垂直接続を有し、構成メ
モリ内のプログラムデータに応答して水平または垂直接
続のうちのそれぞれのものを相互接続し、さらに、 複数個の水平バス内の複数個の導電性水平セグメントを
含み、各々が、スイッチングマトリックスの水平接続に
接続された第1の端部と、異なるスイッチングマトリッ
クスの水平接続に接続された第2の端部とを有し、かつ
構成メモリ内のプログラムデータに応答して、構成可能
論理セルおよび入力/出力セルをそれぞれの水平セグメ
ントと相互接続するために各々が複数個のプログラム可
能相互接続点へ接続され、さらに、 複数個の垂直バス内の複数個の導電性垂直セグメントを
含み、各々が、スイッチングマトリックスの垂直接続に
接続された第1の端部と、異なるスイッチングマトリッ
クスの垂直接続に接続された第2の端部とを有し、かつ
、構成メモリ内のプログラムデータに応答して、構成可
能論理セルおよび入力/出力セルのそれぞれの入力また
は出力とそれぞれの垂直セグメントとを相互接続するた
めに各々が複数個のプログラム可能相互接続点に接続さ
れ、さらに、 複数個の水平バス内の複数個の水平の長い線を含み、各
々が複数個のプログラム可能相互接続点に接続され、構
成メモリ内のプログラムデータに応答して、構成可能論
理セルおよび入力/出力セルのそれぞれの入力または出
力とそれぞれの水平の長い線とを相互接続し、さらに、 複数個の垂直バス内の複数個の垂直の長い線を含み、各
々が複数個のプログラム可能相互接続点に接続され、構
成メモリ内のプログラムデータに応答して構成可能論理
セルおよび入力/出力セルのそれぞれの入力または出力
とそれぞれの垂直の長い線とを相互接続し、さらに、 複数個の水平バス内の複数個の拘束されない水平の長い
線を含み、各々が第1の複数個のプログラム可能相互接
続点に接続され、それが構成可能論理セルおよび入力/
出力セルのそれぞれの出力を構成メモリ内のプログラム
データに応答してそれぞれの水平の長い線と相互接続し
、かつ各々が第2の複数個のプログラム可能相互接続点
に接続され、それが構成可能メモリ内のプログラムデー
タに応答してそれぞれの拘束されない水平の長い線を複
数個の垂直セグメントのそれぞれのサブセットのうちの
1つと相互接続し、さらに、 複数個の垂直バス内の複数個の拘束されない垂直の長い
線を含み、各々が第1の複数個のプログラム可能相互接
続点に接続され、それが構成可能論理セルおよび入力/
出力セルのそれぞれの出力を構成メモリ内のプログラム
データに応答してそれぞれの垂直の長い線と相互接続し
、かつ各々が第2の複数個のプログラム可能相互接続点
に接続され、それが構成メモリ内のプログラムデータに
応答してそれぞれの拘束されない垂直の長い線を複数個
の水平セグメントのそれぞれのサブセットのうちの1つ
と相互接続し、さらに、 複数個の直接接続を含み、1つの構成可能論理セルの1
つの出力を別の構成可能論理セルまたは入力/出力セル
の1つの入力に直接接続する、構成可能相互接続。 (61)複数個の水平セグメントのサブセットの各部材
は列iに沿う垂直バスとの交点でのスイッチングマトリ
ックスに第1の端部において接続され、かつ列i+jに
沿う垂直バスとの交点でのスイッチングマトリックスに
第2の端部において接続され、そこにおいてjは1より
も大きい、請求項60に記載の構成可能相互接続。 (62)各水平バスはN水平セグメントを含み、かつ複
数個のスイッチングマトリックスのサブセットの各部材
がマトリックスの左側上のM水平接続およびマトリック
スの右側上のM水平接続を含み、そこにおいてMはNよ
りも少なく、かつ少なくとも、サブセットの部材が位置
づけられる交点を介するN−M水平セグメントが構成可
能論理セルの2つまたはそれ以上の列にかかる、請求項
60に記載の構成可能相互接続。 (63)水平バスの各々内の水平制御線と、垂直バスの
各々内の垂直制御線と、 各々が所与のバス内の制御線に接続される、所与のバス
に近接の構成可能論理セルおよび入力/出力セルのそれ
ぞれの出力を構成メモリ内のプログラムデータに応答し
て制御線と相互接続するため、第1の複数個のプログラ
ム可能相互接続点と、各々が所与のバス内の制御線に接
続される、制御線に近接の構成可能論理セルおよび入力
/出力セルのそれぞれの入力を相互接続するための、第
2の複数個の相互接続点と、 導電線への制御信号を駆動するための手段と、各々がそ
れぞれのバス内の制御線へおよび導電線へ結合される、
それぞれのバス内の制御線から導電線への信号を駆動す
るための、または構成メモリ内のプログラムデータに応
答して、導電線からそれぞれのバス内の制御線への信号
を駆動するための、複数個の構成可能制御線駆動手段と
をさらに含む、請求項60に記載の構成可能相互接続。 (64)少なくとも1つの水平セグメントに結合された
、第1の方向に伝播する1つの水平セグメント上の信号
に再電力付与するために、第2の方向に伝播する1つの
水平セグメント上の信号に再電力付与するために、また
は第1の方向または第2の方向のいずれかに伝播する信
号を通過させるために、構成可能であり、それが構成メ
モリ内のプログラムデータに応答してのことである構成
可能再電力付与手段をさらに含む、請求項60に記載の
構成可能相互接続。 (65)複数個の直接接続が、 各構成可能論理セルの出力を近接の構成可能論理セルへ
直接接続するための手段と、 各構成可能論理セルの出力を次の近接の構成可能論理セ
ルに直接接続するための手段とを含む、請求項60に記
載の構成可能相互接続。 (66)複数個の直接接続が、構成可能論理セルのサブ
セットの各部材の出力を、8つの他の構成可能論理セル
または構成可能入力/出力セルの入力に直接接続するた
めの手段を含む、請求項60に記載の構成可能相互接続
。 (67)構成可能相互接続が、構成可能論理セルの入力
および出力に関して対称的に置かれる、請求項60に記
載の構成可能相互接続。 (68)構成可能論理アレイであって、 ユーザ規定データ処理機能を特定するプログラムデータ
をストアするための構成記憶手段と、C列およびR行か
らなるアレイ内に配列された複数個の構成可能論理手段
CL_c、_rとを含み、そこにおいてcは1ないしC
の範囲内の列を示し、かつには1ないしRの範囲内の行
を示し、構成可能論理手段CL_c、_rの各々は複数
個の入力および出力を有し、かつ構成記憶手段に結合さ
れ、それぞれの複数個の入力に供給されるセル入力信号
に応答してかつ構成記憶手段内のプログラムデータに応
答してそれぞれの複数個の出力においてセル出力信号を
発生し、3状態制御信号に応答してそれぞれの複数個の
出力信号の1つを供給するかまたは高インピーダンス状
態を呈する3状態出力手段、および構成記憶手段内のプ
ログラムデータに応答して構成可能である3状態制御信
号を供給するための手段を含み、さらに、 各々が入力/出力パッドに結合されかつ入力および出力
を有し、かつ構成記憶手段に結合される、それぞれの入
力/出力パッドおよびそれぞれの入力および出力の間に
構成記憶手段内のプログラムデータに応答して構成可能
インタフェースを設けるための、複数個の構成可能入力
/出力手段と、複数個の構成可能論理手段、複数個の構
成可能入力/出力手段および構成記憶手段に結合された
、構成記憶手段内のプログラムデータに応答して、構成
可能論理手段および構成可能入力/出力手段の入力およ
び出力を接続して論理ネットワークを作るための、構成
可能相互接続手段とを含む、構成可能論理アレイ。 (69)構成可能相互接続手段が、 アレイ内の行に沿う複数個の水平バスと、アレイの列に
沿う複数個の垂直バスとを含み、かつ複数個の水平バス
のうちの少なくとも1つのバスがアレイを横切って延在
する拘束されない長い線を含み、さらに、 各々が構成可能論理手段内の3状態出力手段に接続され
かつ拘束されない長い線に接続された、構成メモリ内の
プログラムデータに応答して1つのバスに近接の構成可
能論理セルおよび入力/出力セルのそれぞれの出力を拘
束されない長い線と相互接続すたるめの、第1の複数個
のプログラム可能相互接続点と、 拘束されない長い線に接続される、構成メモリ内のプロ
グラムデータに応答して拘束されない長い線を複数個の
垂直バスの1つと相互接続するための、第2の複数個の
プログラム可能相互接続点とを含む、請求項68に記載
の構成可能論理アレイ。 (70)構成可能相互接続手段が、 アレイ内の行に沿う複数個の水平バスと、アレイの列に
沿う複数個の垂直バスとを含み、複数個の垂直バスの少
なくとも1つのバスがアレイを横切って延在する拘束さ
れない長い線を含み、さらに、 各々が構成可能論理手段内の3状態出力手段に接続され
かつ拘束されない長い線に接続される、構成メモリ内の
プログラムデータに応答して1つのバスに近接の構成可
能論理セルおよび入力/出力セルのそれぞれの出力を拘
束されない長い線と相互接続するための、第1の複数個
のプログラム可能相互接続点と、 拘束されない長い線に接続される、拘束されない長い線
を構成メモリ内のプログラムデータに応答して複数の水
平バスの1つと相互接続するための、第2の複数個の拘
束可能相互接続点を含む、請求項68に記載の構成可能
論理アレイ。 (71)構成可能相互接続手段が、アレイ内の行に沿う
複数個の水平バスHB_iを含み、iは1ないしR+1
に等しく、かつアレイの列に沿う複数個の垂直バスVB
_jを含み、jは1ないしC+1に等しく、かつさらに
、 水平および垂直バスのそれぞれの交点での複数個のスイ
ッチングマトリックスを含み、各々が複数個の水平接続
および複数個の垂直接続を有し、それは構成メモリ内の
プログラムデータに応答して水平または垂直接続のそれ
ぞれのものを相互接続し、さらに、 複数個の水平バスの各々が複数個の導電性水平セグメン
トを含み、複数個の水平セグメントの少なくとも1つが
垂直バスVB_jとの交点においてスイッチングマトリ
ックスの水平接続へ接続される第1の端部を有し、jは
1ないしC−1に等しく、かつ垂直バスVB_j_+_
2との交点においてスイッチングマトリックスの水平接
続に接続される第2の端部を有し、かつ、構成メモリ内
のプログラムデータに応答して、構成可能論理セルおよ
び入力/出力セルの3状態出力手段からのそれぞれの入
力または出力をそれぞれの水平セグメントと相互接続す
るために、各々が複数個のプログラム可能相互接続点に
接続され、さらに、 複数個の垂直バスが複数個の導電性垂直セグメントを含
み、複数個の垂直セグメントの少なくとも1つが水平バ
スHB_iとの交点でのスイッチングマトリックスの垂
直接続に接続される第1の端部を有し、iは1ないしR
−1に等しく、かつ水平バスHB_i_+_2との交点
でのスイッチングマトリックスの垂直接続に接続される
第2の端部を有し、かつ構成メモリ内のプログラムデー
タに応答して構成可能論理セルおよび入力/出力セルの
3状態出力手段からのそれぞれの入力または出力をそれ
ぞれの垂直セグメントと相互接続するための複数個のプ
ログラム可能相互接続点に各々が接続される、請求項6
8に記載の構成可能論理アレイ。 (72)複数個の構成可能入力/出力手段が、記憶素子
を有さない第1のサブセットおよび記憶素子を有する第
2のサブセットを含む、請求項68に記載の構成可能論
理アレイ。(73)構成可能相互接続手段が、アレイ内
の行に沿う複数個の水平バスHB_iを含み、iは1な
いしR+1に等しく、かつアレイの列に沿う複数個の垂
直バスVB_jを含み、jは1ないしC+1に等しく、
それゆえ複数個の構成可能論理手段の各々が構成可能相
互接続手段内に4つの近接のバスを有し、かつ複数個の
構成可能論理手段の各々が4つの近接のバスの各々に結
合される少なくとも1つの3状態出力手段を有する、請
求項68に記載の構成可能論理アレイ。 (74)構成可能相互接続手段が、 アレイ内の行に沿う複数個の水平バスHB_iを含み、
iは1ないしR+1に等しく、かつアレイの列に沿う複
数個の垂直バスVB_jを含み、jは1ないしC+1に
等しく、かつさらに、 各々が複数個の水平接続および複数個の垂直接続を有す
る、構成メモリ内のプログラムデータに応答して水平ま
たは垂直接続のそれぞれのものを相互接続するための、
水平および垂直バスのそれぞれの交点での複数個のスイ
ッチングマトリックスと、 各々が複数個の導電性水平セグメントを含む複数個の水
平バスとを含み、複数個の水平セグメントの少なくとも
1つが垂直バスVB_jとの交点でのスイッチングマト
リックスの水平接続に接続される第1の端部と、別の垂
直バスVB_kとの交点でのスイッチングマトリックス
の水平接続に接続される第2の端部とを含み、かつ、構
成メモリ内のプログラムデータに応答して、構成可能論
理セルおよび入力/出力セルの3状態出力手段からのそ
れぞれの入力または出力をそれぞれの水平セグメントと
相互接続するために各々が複数個のプログラム可能相互
接続点に接続され、さらに、複数個の垂直バスが複数個
の導電性垂直セグメントを含み、複数個の垂直セグメン
トの少なくとも1つが水平バスHB_iとの交点でのス
イッチングマトリックスの垂直接続に対して接続される
第1の端部と、別の水平バスHB_mとの交点でのスイ
ッチングマトリックスの垂直接続へ接続される第2の端
部とを有し、かつ、構成メモリ内のプログラムデータに
応答して、構成可能論理セルおよび入力/出力セルの3
状態出力手段からのそれぞれの入力または出力をそれぞ
れの垂直セグメントと相互接続するために、各々が複数
個のプログラム可能相互接続点に接続され、さらに、 少なくとも1つの水平セグメントに結合され、第1の方
向に伝播する1つの水平セグメント上の信号に再電力付
与するために、第2の方向に伝播する1つの水平セグメ
ント上の信号に再電力付与するために、または第1の方
向または第2の方向のいずれかに伝播する信号を通過さ
せるために、構成メモリ内のプログラムデータに応答し
て、構成可能である、構成可能再電力付与手段を含む、
請求項68に記載の構成可能論理アレイ。 (75)構成可能相互接続手段が、 アレイ内の行に沿う複数個の水平バスHB_iと、アレ
イの列に沿う複数個の垂直バスVB_jとを含み、各々
のバスがアレイを横切って延在する制御線を含み、さら
に、 各々が近接のバス内の制御線に接続された、構成メモリ
内のプログラムデータに応答して、所与のバスに近接の
構成可能論理セルおよび入力/出力セルの3状態出力手
段からのそれぞれの出力を制御線と相互接続するための
、第1の複数個のプログラム可能相互接続点と、 各々が近接のバス内の制御線に接続される、それぞれの
制御線に近接の構成可能論理セルおよび入力/出力セル
のそれぞれの入力を相互接続するための、第2の複数個
の相互接続点と、 導電線への制御信号を駆動するための手段と、各々がそ
れぞれのバス内の制御線へかつ導電線へ結合された、そ
れぞれのバス内の制御線から導電線への信号を駆動する
ための、または導電線からそれぞれのバス内の制御線を
駆動するための、構成メモリ内のプログラムデータに応
答する、複数個の構成可能制御線駆動手段とを含む、請
求項68に記載の構成可能論理アレイ。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102410683A (zh) * | 2010-12-31 | 2012-04-11 | 秦贯丰 | 一种用碟式双面刮面换热器制取流态化冰浆的方法及装置 |
Families Citing this family (368)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5225719A (en) * | 1985-03-29 | 1993-07-06 | Advanced Micro Devices, Inc. | Family of multiple segmented programmable logic blocks interconnected by a high speed centralized switch matrix |
US5451887A (en) * | 1986-09-19 | 1995-09-19 | Actel Corporation | Programmable logic module and architecture for field programmable gate array device |
US5644497A (en) * | 1988-03-15 | 1997-07-01 | Hyman; Edward | Method and apparatus for compiling and implementing state-machine states and outputs for a universal cellular sequential logic array |
US5212652A (en) * | 1989-08-15 | 1993-05-18 | Advanced Micro Devices, Inc. | Programmable gate array with improved interconnect structure |
US5255203A (en) * | 1989-08-15 | 1993-10-19 | Advanced Micro Devices, Inc. | Interconnect structure for programmable logic device |
US5644496A (en) * | 1989-08-15 | 1997-07-01 | Advanced Micro Devices, Inc. | Programmable logic device with internal time-constant multiplexing of signals from external interconnect buses |
US5231588A (en) * | 1989-08-15 | 1993-07-27 | Advanced Micro Devices, Inc. | Programmable gate array with logic cells having symmetrical input/output structures |
US5185706A (en) * | 1989-08-15 | 1993-02-09 | Advanced Micro Devices, Inc. | Programmable gate array with logic cells having configurable output enable |
WO1991010198A1 (en) * | 1990-01-05 | 1991-07-11 | Maspar Computer Corporation | Router chip with quad-crossbar and hyperbar personalities |
US5198705A (en) | 1990-05-11 | 1993-03-30 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
US5144166A (en) * | 1990-11-02 | 1992-09-01 | Concurrent Logic, Inc. | Programmable logic cell and array |
US5389795A (en) * | 1991-02-11 | 1995-02-14 | Rye; Timothy W. | Method and apparatus for directing air and optical signals to detect edge cracks and other absences of product |
US5241224A (en) * | 1991-04-25 | 1993-08-31 | Altera Corporation | High-density erasable programmable logic device architecture using multiplexer interconnections |
JP3359932B2 (ja) * | 1991-05-10 | 2002-12-24 | 株式会社東芝 | プログラマブル・ロジック・ユニット回路及びプログラマブル・ロジック回路 |
US5550782A (en) * | 1991-09-03 | 1996-08-27 | Altera Corporation | Programmable logic array integrated circuits |
US5260611A (en) * | 1991-09-03 | 1993-11-09 | Altera Corporation | Programmable logic array having local and long distance conductors |
US5260610A (en) * | 1991-09-03 | 1993-11-09 | Altera Corporation | Programmable logic element interconnections for programmable logic array integrated circuits |
US6759870B2 (en) | 1991-09-03 | 2004-07-06 | Altera Corporation | Programmable logic array integrated circuits |
US20020130681A1 (en) | 1991-09-03 | 2002-09-19 | Cliff Richard G. | Programmable logic array integrated circuits |
US5412261A (en) * | 1992-04-14 | 1995-05-02 | Aptix Corporation | Two-stage programmable interconnect architecture |
US5258668A (en) * | 1992-05-08 | 1993-11-02 | Altera Corporation | Programmable logic array integrated circuits with cascade connections between logic modules |
JPH06125067A (ja) * | 1992-10-12 | 1994-05-06 | Mitsubishi Electric Corp | 半導体集積回路及びその設計方法 |
US5384497A (en) * | 1992-11-04 | 1995-01-24 | At&T Corp. | Low-skew signal routing in a programmable array |
US5414638A (en) * | 1992-12-18 | 1995-05-09 | Aptix Corporation | Programmable interconnect architecture |
US6002268A (en) * | 1993-01-08 | 1999-12-14 | Dynachip Corporation | FPGA with conductors segmented by active repeaters |
US6130550A (en) * | 1993-01-08 | 2000-10-10 | Dynalogic | Scaleable padframe interface circuit for FPGA yielding improved routability and faster chip layout |
US5430734A (en) * | 1993-02-12 | 1995-07-04 | Metalithic Systems, Inc. | Fault-tolerant waferscale integrated circuit device and method |
JPH06243677A (ja) * | 1993-02-19 | 1994-09-02 | Hitachi Ltd | 半導体記憶装置とメモリ装置及びその品種設定方法 |
US5396126A (en) * | 1993-02-19 | 1995-03-07 | At&T Corp. | FPGA with distributed switch matrix |
US5483178A (en) * | 1993-03-29 | 1996-01-09 | Altera Corporation | Programmable logic device with logic block outputs coupled to adjacent logic block output multiplexers |
US5648913A (en) * | 1993-03-29 | 1997-07-15 | Xilinx, Inc. | Frequency driven layout system and method for field programmable gate arrays |
WO1994028475A1 (en) * | 1993-05-28 | 1994-12-08 | Regents Of The University Of California | Field programmable logic device with dynamic interconnections to a dynamic logic core |
US5438295A (en) | 1993-06-11 | 1995-08-01 | Altera Corporation | Look-up table using multi-level decode |
GB2280293B (en) * | 1993-07-19 | 1997-12-10 | Hewlett Packard Co | Architecture for programmable logic |
US6051991A (en) * | 1993-08-03 | 2000-04-18 | Btr, Inc. | Architecture and interconnect scheme for programmable logic circuits |
US6462578B2 (en) | 1993-08-03 | 2002-10-08 | Btr, Inc. | Architecture and interconnect scheme for programmable logic circuits |
US6460131B1 (en) | 1993-08-03 | 2002-10-01 | Xilinx Inc. | FPGA input output buffer with registered tristate enable |
US5457410A (en) * | 1993-08-03 | 1995-10-10 | Btr, Inc. | Architecture and interconnect scheme for programmable logic circuits |
WO1995004402A1 (en) * | 1993-08-03 | 1995-02-09 | Xilinx, Inc. | Microprocessor-based fpga |
US5561607A (en) * | 1993-10-12 | 1996-10-01 | Harris Corporation | Method of manufacture of multi-cell integrated circuit architecture |
ATE214210T1 (de) * | 1994-04-14 | 2002-03-15 | Btr Inc | Architektur und verbindungsschema für programmierbare logische schaltungen |
US5426378A (en) * | 1994-04-20 | 1995-06-20 | Xilinx, Inc. | Programmable logic device which stores more than one configuration and means for switching configurations |
US5689195A (en) | 1995-05-17 | 1997-11-18 | Altera Corporation | Programmable logic array integrated circuit devices |
JP3494469B2 (ja) * | 1994-05-26 | 2004-02-09 | 株式会社ルネサステクノロジ | フィールドプログラマブルゲートアレイ |
JP3168839B2 (ja) * | 1994-09-09 | 2001-05-21 | 株式会社日立製作所 | 論理エミュレーションシステム及び等価回路生成方法 |
US5815726A (en) * | 1994-11-04 | 1998-09-29 | Altera Corporation | Coarse-grained look-up table architecture |
US5537057A (en) * | 1995-02-14 | 1996-07-16 | Altera Corporation | Programmable logic array device with grouped logic regions and three types of conductors |
US5631842A (en) * | 1995-03-07 | 1997-05-20 | International Business Machines Corporation | Parallel approach to chip wiring |
US6049223A (en) | 1995-03-22 | 2000-04-11 | Altera Corporation | Programmable logic array integrated circuit with general-purpose memory configurable as a random access or FIFO memory |
US5757207A (en) * | 1995-03-22 | 1998-05-26 | Altera Corporation | Programmable logic array integrated circuit incorporating a first-in first-out memory |
US5594363A (en) * | 1995-04-07 | 1997-01-14 | Zycad Corporation | Logic cell and routing architecture in a field programmable gate array |
GB9508932D0 (en) * | 1995-05-02 | 1995-06-21 | Xilinx Inc | FPGA with parallel and serial user interfaces |
US5850564A (en) | 1995-05-03 | 1998-12-15 | Btr, Inc, | Scalable multiple level tab oriented interconnect architecture |
CN1117432C (zh) | 1995-05-03 | 2003-08-06 | Btr公司 | 可缩放的多层互联结构 |
US5909126A (en) * | 1995-05-17 | 1999-06-01 | Altera Corporation | Programmable logic array integrated circuit devices with interleaved logic array blocks |
US5671432A (en) * | 1995-06-02 | 1997-09-23 | International Business Machines Corporation | Programmable array I/O-routing resource |
US5652529A (en) * | 1995-06-02 | 1997-07-29 | International Business Machines Corporation | Programmable array clock/reset resource |
US5631578A (en) * | 1995-06-02 | 1997-05-20 | International Business Machines Corporation | Programmable array interconnect network |
US5646546A (en) * | 1995-06-02 | 1997-07-08 | International Business Machines Corporation | Programmable logic cell having configurable gates and multiplexers |
US5646545A (en) * | 1995-08-18 | 1997-07-08 | Xilinx, Inc. | Time multiplexed programmable logic device |
US5784313A (en) | 1995-08-18 | 1998-07-21 | Xilinx, Inc. | Programmable logic device including configuration data or user data memory slices |
US5764080A (en) * | 1995-08-24 | 1998-06-09 | Altera Corporation | Input/output interface circuitry for programmable logic array integrated circuit devices |
US5943242A (en) | 1995-11-17 | 1999-08-24 | Pact Gmbh | Dynamically reconfigurable data processing system |
US5734582A (en) * | 1995-12-12 | 1998-03-31 | International Business Machines Corporation | Method and system for layout and schematic generation for heterogeneous arrays |
US5848285A (en) * | 1995-12-26 | 1998-12-08 | Cypress Semiconductor Corporation | Macrocell having a dual purpose input register for use in a logic device |
US5811989A (en) * | 1995-12-29 | 1998-09-22 | Cypress Semiconductor Corp. | Programmable I/O cell with data conversion capability |
US5786710A (en) * | 1995-12-29 | 1998-07-28 | Cypress Semiconductor Corp. | Programmable I/O cell with data conversion capability |
US5990502A (en) * | 1995-12-29 | 1999-11-23 | Lsi Logic Corporation | High density gate array cell architecture with metallization routing tracks having a variable pitch |
US5917337A (en) * | 1995-12-29 | 1999-06-29 | Cypress Semiconductor Corp. | Programmable I/O cell with data conversion capability |
US5760719A (en) * | 1995-12-29 | 1998-06-02 | Cypress Semiconductor Corp. | Programmable I/O cell with data conversion capability |
WO2002029600A2 (de) | 2000-10-06 | 2002-04-11 | Pact Informationstechnologie Gmbh | Zellenarordnung mit segmentierterwischenzellstruktur |
US7266725B2 (en) | 2001-09-03 | 2007-09-04 | Pact Xpp Technologies Ag | Method for debugging reconfigurable architectures |
US5869982A (en) * | 1995-12-29 | 1999-02-09 | Cypress Semiconductor Corp. | Programmable I/O cell with data conversion capability |
US6570404B1 (en) | 1996-03-29 | 2003-05-27 | Altera Corporation | High-performance programmable logic architecture |
US5977791A (en) | 1996-04-15 | 1999-11-02 | Altera Corporation | Embedded memory block with FIFO mode for programmable logic device |
US5894565A (en) * | 1996-05-20 | 1999-04-13 | Atmel Corporation | Field programmable gate array with distributed RAM and increased cell utilization |
US6147511A (en) * | 1996-05-28 | 2000-11-14 | Altera Corporation | Overvoltage-tolerant interface for integrated circuits |
JP2800781B2 (ja) * | 1996-06-04 | 1998-09-21 | 日本電気株式会社 | 半導体集積回路の最適配置方法 |
US5742181A (en) * | 1996-06-04 | 1998-04-21 | Hewlett-Packard Co. | FPGA with hierarchical interconnect structure and hyperlinks |
US6624658B2 (en) | 1999-02-04 | 2003-09-23 | Advantage Logic, Inc. | Method and apparatus for universal program controlled bus architecture |
US6034547A (en) * | 1996-09-04 | 2000-03-07 | Advantage Logic, Inc. | Method and apparatus for universal program controlled bus |
US5781032A (en) * | 1996-09-09 | 1998-07-14 | International Business Machines Corporation | Programmable inverter circuit used in a programmable logic cell |
US6288568B1 (en) | 1996-11-22 | 2001-09-11 | Xilinx, Inc. | FPGA architecture with deep look-up table RAMs |
US6323682B1 (en) | 1996-11-22 | 2001-11-27 | Xilinx, Inc. | FPGA architecture with wide function multiplexers |
US6297665B1 (en) | 1996-11-22 | 2001-10-02 | Xilinx, Inc. | FPGA architecture with dual-port deep look-up table RAMS |
US5889413A (en) * | 1996-11-22 | 1999-03-30 | Xilinx, Inc. | Lookup tables which double as shift registers |
DE19651075A1 (de) | 1996-12-09 | 1998-06-10 | Pact Inf Tech Gmbh | Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen |
KR100211987B1 (ko) * | 1996-12-12 | 1999-08-02 | 이계철 | 2.5Gbps급 (STM-16) 입출력 링크와 링 망 연동 기능을 통합한 동기식 교차 연결 장치 |
DE19654593A1 (de) | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | Umkonfigurierungs-Verfahren für programmierbare Bausteine zur Laufzeit |
US6338106B1 (en) | 1996-12-20 | 2002-01-08 | Pact Gmbh | I/O and memory bus system for DFPS and units with two or multi-dimensional programmable cell architectures |
DE19654595A1 (de) | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen |
EP1329816B1 (de) | 1996-12-27 | 2011-06-22 | Richter, Thomas | Verfahren zum selbständigen dynamischen Umladen von Datenflussprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o.dgl.) |
DE19654846A1 (de) * | 1996-12-27 | 1998-07-09 | Pact Inf Tech Gmbh | Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.) |
US5880598A (en) * | 1997-01-10 | 1999-03-09 | Xilinx, Inc. | Tile-based modular routing resources for high density programmable logic device |
US5959466A (en) | 1997-01-31 | 1999-09-28 | Actel Corporation | Field programmable gate array with mask programmed input and output buffers |
US5936426A (en) | 1997-02-03 | 1999-08-10 | Actel Corporation | Logic function module for field programmable array |
DE19704044A1 (de) * | 1997-02-04 | 1998-08-13 | Pact Inf Tech Gmbh | Verfahren zur automatischen Adressgenerierung von Bausteinen innerhalb Clustern aus einer Vielzahl dieser Bausteine |
DE19704728A1 (de) * | 1997-02-08 | 1998-08-13 | Pact Inf Tech Gmbh | Verfahren zur Selbstsynchronisation von konfigurierbaren Elementen eines programmierbaren Bausteines |
US6542998B1 (en) | 1997-02-08 | 2003-04-01 | Pact Gmbh | Method of self-synchronization of configurable elements of a programmable module |
DE19704742A1 (de) | 1997-02-11 | 1998-09-24 | Pact Inf Tech Gmbh | Internes Bussystem für DFPs, sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen, zur Bewältigung großer Datenmengen mit hohem Vernetzungsaufwand |
US6201410B1 (en) | 1997-02-26 | 2001-03-13 | Xilinx, Inc. | Wide logic gate implemented in an FPGA configurable logic element |
US5920202A (en) * | 1997-02-26 | 1999-07-06 | Xilinx, Inc. | Configurable logic element with ability to evaluate five and six input functions |
US5889411A (en) * | 1997-02-26 | 1999-03-30 | Xilinx, Inc. | FPGA having logic element carry chains capable of generating wide XOR functions |
US5942913A (en) * | 1997-03-20 | 1999-08-24 | Xilinx, Inc. | FPGA repeatable interconnect structure with bidirectional and unidirectional interconnect lines |
US6204689B1 (en) | 1997-02-26 | 2001-03-20 | Xilinx, Inc. | Input/output interconnect circuit for FPGAs |
US5963050A (en) | 1997-02-26 | 1999-10-05 | Xilinx, Inc. | Configurable logic element with fast feedback paths |
US5914616A (en) * | 1997-02-26 | 1999-06-22 | Xilinx, Inc. | FPGA repeatable interconnect structure with hierarchical interconnect lines |
US6150837A (en) | 1997-02-28 | 2000-11-21 | Actel Corporation | Enhanced field programmable gate array |
US5977574A (en) * | 1997-03-28 | 1999-11-02 | Lsi Logic Corporation | High density gate array cell architecture with sharing of well taps between cells |
US5966522A (en) * | 1997-03-28 | 1999-10-12 | International Business Machines Corporation | Multi-phase clock distribution method and system for complex integrated-circuit devices |
US6034541A (en) * | 1997-04-07 | 2000-03-07 | Lattice Semiconductor Corporation | In-system programmable interconnect circuit |
EP0889413A3 (en) * | 1997-06-30 | 2002-03-27 | Sun Microsystems, Inc. | System and method for interconnecting personal computer in computer workstation |
US6011744A (en) * | 1997-07-16 | 2000-01-04 | Altera Corporation | Programmable logic device with multi-port memory |
US6034857A (en) * | 1997-07-16 | 2000-03-07 | Altera Corporation | Input/output buffer with overcurrent protection circuit |
US6020760A (en) * | 1997-07-16 | 2000-02-01 | Altera Corporation | I/O buffer circuit with pin multiplexing |
US6028447A (en) * | 1997-07-24 | 2000-02-22 | Lucent Technologies Inc. | FPGA having predictable open-drain drive mode |
US8686549B2 (en) | 2001-09-03 | 2014-04-01 | Martin Vorbach | Reconfigurable elements |
US6130551A (en) * | 1998-01-19 | 2000-10-10 | Vantis Corporation | Synthesis-friendly FPGA architecture with variable length and variable timing interconnect |
US6097212A (en) * | 1997-10-09 | 2000-08-01 | Lattice Semiconductor Corporation | Variable grain architecture for FPGA integrated circuits |
US6289494B1 (en) | 1997-11-12 | 2001-09-11 | Quickturn Design Systems, Inc. | Optimized emulation and prototyping architecture |
US6069490A (en) * | 1997-12-02 | 2000-05-30 | Xilinx, Inc. | Routing architecture using a direct connect routing mesh |
DE19861088A1 (de) | 1997-12-22 | 2000-02-10 | Pact Inf Tech Gmbh | Verfahren zur Reparatur von integrierten Schaltkreisen |
US6127843A (en) * | 1997-12-22 | 2000-10-03 | Vantis Corporation | Dual port SRAM memory for run time use in FPGA integrated circuits |
US6137308A (en) * | 1998-01-20 | 2000-10-24 | Cypress Semiconductor Corporation | Programmable interconnect matrix architecture for complex programmable logic device |
DE19807872A1 (de) | 1998-02-25 | 1999-08-26 | Pact Inf Tech Gmbh | Verfahren zur Verwaltung von Konfigurationsdaten in Datenflußprozessoren sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstruktur (FPGAs, DPGAs, o. dgl. |
US7146441B1 (en) | 1998-03-16 | 2006-12-05 | Actel Corporation | SRAM bus architecture and interconnect to an FPGA |
US6038627A (en) * | 1998-03-16 | 2000-03-14 | Actel Corporation | SRAM bus architecture and interconnect to an FPGA |
US6049487A (en) * | 1998-03-16 | 2000-04-11 | Actel Corporation | Embedded static random access memory for field programmable gate array |
US6772387B1 (en) | 1998-03-16 | 2004-08-03 | Actel Corporation | Cyclic redundancy checking of a field programmable gate array having an SRAM memory architecture |
US6064225A (en) * | 1998-03-20 | 2000-05-16 | Lucent Technologies Inc. | Global signal distribution with reduced routing tracks in an FPGA |
US7389487B1 (en) | 1998-04-28 | 2008-06-17 | Actel Corporation | Dedicated interface architecture for a hybrid integrated circuit |
US6467017B1 (en) | 1998-06-23 | 2002-10-15 | Altera Corporation | Programmable logic device having embedded dual-port random access memory configurable as single-port memory |
US6549035B1 (en) | 1998-09-15 | 2003-04-15 | Actel Corporation | High density antifuse based partitioned FPGA architecture |
US6215326B1 (en) | 1998-11-18 | 2001-04-10 | Altera Corporation | Programmable logic device architecture with super-regions having logic regions and a memory region |
US6191612B1 (en) * | 1998-11-19 | 2001-02-20 | Vantis Corporation | Enhanced I/O control flexibility for generating control signals |
US6218857B1 (en) * | 1998-11-24 | 2001-04-17 | Vantis Corporation | Variable sized line driving amplifiers for input/output blocks (IOBs) in FPGA integrated circuits |
US6467073B1 (en) * | 1998-12-10 | 2002-10-15 | Cypress Semiconductor Corp. | Method and apparatus for the automated generation of single and multistage programmable interconnect matrices with automatic routing tools |
US6311316B1 (en) | 1998-12-14 | 2001-10-30 | Clear Logic, Inc. | Designing integrated circuit gate arrays using programmable logic device bitstreams |
US6204686B1 (en) * | 1998-12-16 | 2001-03-20 | Vantis Corporation | Methods for configuring FPGA's having variable grain blocks and shared logic for providing symmetric routing of result output to differently-directed and tristateable interconnect resources |
US6262933B1 (en) | 1999-01-29 | 2001-07-17 | Altera Corporation | High speed programmable address decoder |
WO2002013000A2 (de) | 2000-06-13 | 2002-02-14 | Pact Informationstechnologie Gmbh | Pipeline ct-protokolle und -kommunikation |
US6407576B1 (en) * | 1999-03-04 | 2002-06-18 | Altera Corporation | Interconnection and input/output resources for programmable logic integrated circuit devices |
AU3188000A (en) * | 1999-03-11 | 2000-09-28 | Easic Corporation | Integrated circuit technology |
AU5805300A (en) | 1999-06-10 | 2001-01-02 | Pact Informationstechnologie Gmbh | Sequence partitioning in cell structures |
GB2351824B (en) | 1999-07-02 | 2004-03-31 | Altera Corp | Embedded memory blocks for programmable logic |
US6625796B1 (en) * | 1999-08-30 | 2003-09-23 | Altera Corporation | Apparatus and method for programming a set of programmable logic devices in parallel |
US6555398B1 (en) * | 1999-10-22 | 2003-04-29 | Magic Corporation | Software programmable multiple function integrated circuit module |
US6553447B1 (en) | 1999-11-09 | 2003-04-22 | International Business Machines Corporation | Data processing system with fully interconnected system architecture (FISA) |
US6415424B1 (en) * | 1999-11-09 | 2002-07-02 | International Business Machines Corporation | Multiprocessor system with a high performance integrated distributed switch (IDS) controller |
US7185293B1 (en) * | 1999-11-29 | 2007-02-27 | Cellot, Inc. | Universal hardware device and method and tools for use therewith |
US6320412B1 (en) | 1999-12-20 | 2001-11-20 | Btr, Inc. C/O Corporate Trust Co. | Architecture and interconnect for programmable logic circuits |
US6388464B1 (en) | 1999-12-30 | 2002-05-14 | Cypress Semiconductor Corp. | Configurable memory for programmable logic circuits |
US6864710B1 (en) | 1999-12-30 | 2005-03-08 | Cypress Semiconductor Corp. | Programmable logic device |
JP3735855B2 (ja) * | 2000-02-17 | 2006-01-18 | 日本電気株式会社 | 半導体集積回路装置およびその駆動方法 |
US6861869B1 (en) | 2000-03-06 | 2005-03-01 | Actel Corporation | Block symmetrization in a field programmable gate array |
US6567968B1 (en) * | 2000-03-06 | 2003-05-20 | Actel Corporation | Block level routing architecture in a field programmable gate array |
US7233167B1 (en) * | 2000-03-06 | 2007-06-19 | Actel Corporation | Block symmetrization in a field programmable gate array |
US6268743B1 (en) | 2000-03-06 | 2001-07-31 | Acatel Corporation | Block symmetrization in a field programmable gate array |
US6285212B1 (en) | 2000-03-06 | 2001-09-04 | Actel Corporation | Block connector splitting in logic block of a field programmable gate array |
US6536028B1 (en) * | 2000-03-14 | 2003-03-18 | Ammocore Technologies, Inc. | Standard block architecture for integrated circuit design |
US6637017B1 (en) * | 2000-03-17 | 2003-10-21 | Cypress Semiconductor Corp. | Real time programmable feature control for programmable logic devices |
US6608500B1 (en) | 2000-03-31 | 2003-08-19 | Cypress Semiconductor Corp. | I/O architecture/cell design for programmable logic device |
US6356110B1 (en) | 2000-04-03 | 2002-03-12 | Altera Corporation San Jose Ca | Multifunction memory array in a programmable logic device |
US6462577B1 (en) | 2000-04-28 | 2002-10-08 | Altera Corporation | Configurable memory structures in a programmable logic device |
US6857043B1 (en) * | 2000-04-28 | 2005-02-15 | Altera Corporation | Shift register implementations of first-in/first-out memories utilizing a double increment gray code counter |
US6411124B2 (en) | 2000-04-28 | 2002-06-25 | Altera Corporation | Programmable logic device logic modules with shift register capabilities |
US6529040B1 (en) * | 2000-05-05 | 2003-03-04 | Xilinx, Inc. | FPGA lookup table with speed read decoder |
US6697957B1 (en) | 2000-05-11 | 2004-02-24 | Quickturn Design Systems, Inc. | Emulation circuit with a hold time algorithm, logic analyzer and shadow memory |
US6470484B1 (en) * | 2000-05-18 | 2002-10-22 | Lsi Logic Corporation | System and method for efficient layout of functionally extraneous cells |
US7015719B1 (en) | 2000-09-02 | 2006-03-21 | Actel Corporation | Tileable field-programmable gate array architecture |
US6937063B1 (en) | 2000-09-02 | 2005-08-30 | Actel Corporation | Method and apparatus of memory clearing with monitoring RAM memory cells in a field programmable gated array |
US6870396B2 (en) | 2000-09-02 | 2005-03-22 | Actel Corporation | Tileable field-programmable gate array architecture |
US7426665B1 (en) | 2000-09-02 | 2008-09-16 | Actel Corporation | Tileable field-programmable gate array architecture |
US6476636B1 (en) | 2000-09-02 | 2002-11-05 | Actel Corporation | Tileable field-programmable gate array architecture |
US8058899B2 (en) | 2000-10-06 | 2011-11-15 | Martin Vorbach | Logic cell array and bus system |
US6470485B1 (en) * | 2000-10-18 | 2002-10-22 | Lattice Semiconductor Corporation | Scalable and parallel processing methods and structures for testing configurable interconnect network in FPGA device |
US8103496B1 (en) | 2000-10-26 | 2012-01-24 | Cypress Semicondutor Corporation | Breakpoint control in an in-circuit emulation system |
US8149048B1 (en) | 2000-10-26 | 2012-04-03 | Cypress Semiconductor Corporation | Apparatus and method for programmable power management in a programmable analog circuit block |
US8176296B2 (en) * | 2000-10-26 | 2012-05-08 | Cypress Semiconductor Corporation | Programmable microcontroller architecture |
US6724220B1 (en) | 2000-10-26 | 2004-04-20 | Cyress Semiconductor Corporation | Programmable microcontroller architecture (mixed analog/digital) |
US7765095B1 (en) | 2000-10-26 | 2010-07-27 | Cypress Semiconductor Corporation | Conditional branching in an in-circuit emulation system |
US6724810B1 (en) | 2000-11-17 | 2004-04-20 | Xilinx, Inc. | Method and apparatus for de-spreading spread spectrum signals |
US6990555B2 (en) * | 2001-01-09 | 2006-01-24 | Pact Xpp Technologies Ag | Method of hierarchical caching of configuration data having dataflow processors and modules having two- or multidimensional programmable cell structure (FPGAs, DPGAs, etc.) |
US7210129B2 (en) | 2001-08-16 | 2007-04-24 | Pact Xpp Technologies Ag | Method for translating programs for reconfigurable architectures |
US7581076B2 (en) | 2001-03-05 | 2009-08-25 | Pact Xpp Technologies Ag | Methods and devices for treating and/or processing data |
US9037807B2 (en) | 2001-03-05 | 2015-05-19 | Pact Xpp Technologies Ag | Processor arrangement on a chip including data processing, memory, and interface elements |
US7444531B2 (en) | 2001-03-05 | 2008-10-28 | Pact Xpp Technologies Ag | Methods and devices for treating and processing data |
US7844796B2 (en) | 2001-03-05 | 2010-11-30 | Martin Vorbach | Data processing device and method |
GB2374242B (en) * | 2001-04-07 | 2005-03-16 | Univ Dundee | Integrated circuit and related improvements |
US6720796B1 (en) | 2001-05-06 | 2004-04-13 | Altera Corporation | Multiple size memories in a programmable logic device |
US6653862B2 (en) * | 2001-05-06 | 2003-11-25 | Altera Corporation | Use of dangling partial lines for interfacing in a PLD |
US6895570B2 (en) * | 2001-05-06 | 2005-05-17 | Altera Corporation | System and method for optimizing routing lines in a programmable logic device |
US6605962B2 (en) | 2001-05-06 | 2003-08-12 | Altera Corporation | PLD architecture for flexible placement of IP function blocks |
US7054741B2 (en) * | 2002-02-11 | 2006-05-30 | Landnet Corporation | Land software tool |
EP2224330B1 (de) | 2001-06-20 | 2012-05-09 | Krass, Maren | Verfahren und gerät zum partitionieren von grossen rechnerprogrammen |
US7996827B2 (en) | 2001-08-16 | 2011-08-09 | Martin Vorbach | Method for the translation of programs for reconfigurable architectures |
US7139292B1 (en) * | 2001-08-31 | 2006-11-21 | Cypress Semiconductor Corp. | Configurable matrix architecture |
US7434191B2 (en) | 2001-09-03 | 2008-10-07 | Pact Xpp Technologies Ag | Router |
US8686475B2 (en) | 2001-09-19 | 2014-04-01 | Pact Xpp Technologies Ag | Reconfigurable elements |
US7406674B1 (en) | 2001-10-24 | 2008-07-29 | Cypress Semiconductor Corporation | Method and apparatus for generating microcontroller configuration information |
US6751783B1 (en) * | 2001-10-30 | 2004-06-15 | Lsi Logic Corporation | System and method for optimizing an integrated circuit design |
US8078970B1 (en) | 2001-11-09 | 2011-12-13 | Cypress Semiconductor Corporation | Graphical user interface with user-selectable list-box |
US8042093B1 (en) | 2001-11-15 | 2011-10-18 | Cypress Semiconductor Corporation | System providing automatic source code generation for personalization and parameterization of user modules |
US7774190B1 (en) | 2001-11-19 | 2010-08-10 | Cypress Semiconductor Corporation | Sleep and stall in an in-circuit emulation system |
US7770113B1 (en) | 2001-11-19 | 2010-08-03 | Cypress Semiconductor Corporation | System and method for dynamically generating a configuration datasheet |
US8069405B1 (en) | 2001-11-19 | 2011-11-29 | Cypress Semiconductor Corporation | User interface for efficiently browsing an electronic document using data-driven tabs |
US7844437B1 (en) | 2001-11-19 | 2010-11-30 | Cypress Semiconductor Corporation | System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit |
US6971004B1 (en) | 2001-11-19 | 2005-11-29 | Cypress Semiconductor Corp. | System and method of dynamically reconfiguring a programmable integrated circuit |
US7577822B2 (en) | 2001-12-14 | 2009-08-18 | Pact Xpp Technologies Ag | Parallel task operation in processor and reconfigurable coprocessor configured based on information in link list including termination information for synchronization |
EP1456994B1 (en) * | 2001-12-18 | 2018-02-07 | Analog Devices, Inc. | Programmable data encryption engine for advanced encryption standard algorithm |
EP1968193B1 (en) * | 2002-01-17 | 2011-07-27 | Sicronic Remote KG, LLC | Utilization of unused IO block for core logic functions |
WO2003060747A2 (de) | 2002-01-19 | 2003-07-24 | Pact Xpp Technologies Ag | Reconfigurierbarer prozessor |
US8127061B2 (en) | 2002-02-18 | 2012-02-28 | Martin Vorbach | Bus systems and reconfiguration methods |
US6738961B2 (en) * | 2002-02-28 | 2004-05-18 | Hewlett-Packard Development Company, L.P. | Computer readable medium and a method for representing an electronic circuit as a routing-resource graph |
US8914590B2 (en) | 2002-08-07 | 2014-12-16 | Pact Xpp Technologies Ag | Data processing method and device |
US8103497B1 (en) | 2002-03-28 | 2012-01-24 | Cypress Semiconductor Corporation | External interface for event architecture |
US6680871B1 (en) | 2002-03-29 | 2004-01-20 | Altera Corporation | Method and apparatus for testing memory embedded in mask-programmable logic device |
US6742172B2 (en) | 2002-03-29 | 2004-05-25 | Altera Corporation | Mask-programmable logic devices with programmable gate array sites |
US6938236B1 (en) | 2002-03-29 | 2005-08-30 | Altera Corporation | Method of creating a mask-programmed logic device from a pre-existing circuit design |
US6886143B1 (en) | 2002-03-29 | 2005-04-26 | Altera Corporation | Method and apparatus for providing clock/buffer network in mask-programmable logic device |
US7308608B1 (en) | 2002-05-01 | 2007-12-11 | Cypress Semiconductor Corporation | Reconfigurable testing system and method |
US6774667B1 (en) | 2002-05-09 | 2004-08-10 | Actel Corporation | Method and apparatus for a flexible chargepump scheme for field-programmable gate arrays |
US6810513B1 (en) * | 2002-06-19 | 2004-10-26 | Altera Corporation | Method and apparatus of programmable interconnect array with configurable multiplexer |
US7028281B1 (en) * | 2002-07-12 | 2006-04-11 | Lattice Semiconductor Corporation | FPGA with register-intensive architecture |
AU2003286131A1 (en) | 2002-08-07 | 2004-03-19 | Pact Xpp Technologies Ag | Method and device for processing data |
US7657861B2 (en) | 2002-08-07 | 2010-02-02 | Pact Xpp Technologies Ag | Method and device for processing data |
US7434080B1 (en) | 2002-09-03 | 2008-10-07 | Actel Corporation | Apparatus for interfacing and testing a phase locked loop in a field programmable gate array |
WO2004038599A1 (de) | 2002-09-06 | 2004-05-06 | Pact Xpp Technologies Ag | Rekonfigurierbare sequenzerstruktur |
US7761845B1 (en) | 2002-09-09 | 2010-07-20 | Cypress Semiconductor Corporation | Method for parameterizing a user module |
US7043703B2 (en) * | 2002-09-11 | 2006-05-09 | Lsi Logic Corporation | Architecture and/or method for using input/output affinity region for flexible use of hard macro I/O buffers |
US7769893B2 (en) * | 2002-10-08 | 2010-08-03 | Koninklijke Philips Electronics N.V. | Integrated circuit and method for establishing transactions |
US7209867B2 (en) * | 2002-10-15 | 2007-04-24 | Massachusetts Institute Of Technology | Analog continuous time statistical processing |
DE10347975B4 (de) * | 2002-10-24 | 2008-10-09 | Siemens Ag | Einrichtung der programmierbaren Logik |
US6813754B2 (en) * | 2002-11-05 | 2004-11-02 | Lattice Semiconductor Corporation | Placement processing for programmable logic devices |
US6727726B1 (en) | 2002-11-12 | 2004-04-27 | Actel Corporation | Field programmable gate array architecture including a buffer module and a method of distributing buffer modules in a field programmable gate array |
US7111110B1 (en) | 2002-12-10 | 2006-09-19 | Altera Corporation | Versatile RAM for programmable logic device |
US6907595B2 (en) * | 2002-12-13 | 2005-06-14 | Xilinx, Inc. | Partial reconfiguration of a programmable logic device using an on-chip processor |
US6920627B2 (en) * | 2002-12-13 | 2005-07-19 | Xilinx, Inc. | Reconfiguration of a programmable logic device using internal control |
US6943580B2 (en) * | 2003-02-10 | 2005-09-13 | Altera Corporation | Fracturable lookup table and logic element |
US7800401B1 (en) * | 2003-02-10 | 2010-09-21 | Altera Corporation | Fracturable lookup table and logic element |
US7134097B2 (en) * | 2003-03-06 | 2006-11-07 | Hewlett-Packard Development Company, L.P. | Method and apparatus for a configurable metal register |
US7255437B2 (en) * | 2003-10-09 | 2007-08-14 | Howell Thomas A | Eyeglasses with activity monitoring |
US6864712B2 (en) * | 2003-04-28 | 2005-03-08 | Stmicroelectronics Limited | Hardening logic devices |
US7058918B2 (en) * | 2003-04-28 | 2006-06-06 | Dafca, Inc. | Reconfigurable fabric for SoCs using functional I/O leads |
US6838902B1 (en) | 2003-05-28 | 2005-01-04 | Actel Corporation | Synchronous first-in/first-out block memory for a field programmable gate array |
US6825690B1 (en) | 2003-05-28 | 2004-11-30 | Actel Corporation | Clock tree network in a field programmable gate array |
US7225422B2 (en) * | 2003-06-19 | 2007-05-29 | International Business Machines Corporation | Wire trimmed programmable logic array |
WO2005001724A2 (en) | 2003-06-23 | 2005-01-06 | Altera Corporation | Method for programming a mask-programmable logic device and device so programmed |
US7234125B1 (en) | 2003-06-23 | 2007-06-19 | Altera Corporation | Timing analysis for programmable logic |
US7796464B1 (en) | 2003-06-27 | 2010-09-14 | Cypress Semiconductor Corporation | Synchronous memory with a shadow-cycle counter |
US7098685B1 (en) * | 2003-07-14 | 2006-08-29 | Lattice Semiconductor Corporation | Scalable serializer-deserializer architecture and programmable interface |
US6990010B1 (en) * | 2003-08-06 | 2006-01-24 | Actel Corporation | Deglitching circuits for a radiation-hardened static random access memory based programmable architecture |
JP4700611B2 (ja) | 2003-08-28 | 2011-06-15 | ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト | データ処理装置およびデータ処理方法 |
US7622947B1 (en) * | 2003-12-18 | 2009-11-24 | Nvidia Corporation | Redundant circuit presents connections on specified I/O ports |
WO2005062212A1 (en) * | 2003-12-18 | 2005-07-07 | Koninklijke Philips Electronics N.V. | Template-based domain-specific reconfigurable logic |
US7865542B2 (en) | 2003-12-29 | 2011-01-04 | Xilinx, Inc. | Digital signal processing block having a wide multiplexer |
US7860915B2 (en) | 2003-12-29 | 2010-12-28 | Xilinx, Inc. | Digital signal processing circuit having a pattern circuit for determining termination conditions |
US7853636B2 (en) * | 2003-12-29 | 2010-12-14 | Xilinx, Inc. | Digital signal processing circuit having a pattern detector circuit for convergent rounding |
US7849119B2 (en) * | 2003-12-29 | 2010-12-07 | Xilinx, Inc. | Digital signal processing circuit having a pattern detector circuit |
US7840627B2 (en) * | 2003-12-29 | 2010-11-23 | Xilinx, Inc. | Digital signal processing circuit having input register blocks |
US7853632B2 (en) * | 2003-12-29 | 2010-12-14 | Xilinx, Inc. | Architectural floorplan for a digital signal processing circuit |
US7853634B2 (en) * | 2003-12-29 | 2010-12-14 | Xilinx, Inc. | Digital signal processing circuit having a SIMD circuit |
US7840630B2 (en) * | 2003-12-29 | 2010-11-23 | Xilinx, Inc. | Arithmetic logic unit circuit |
US7844653B2 (en) * | 2003-12-29 | 2010-11-30 | Xilinx, Inc. | Digital signal processing circuit having a pre-adder circuit |
US7870182B2 (en) * | 2003-12-29 | 2011-01-11 | Xilinx Inc. | Digital signal processing circuit having an adder circuit with carry-outs |
US7882165B2 (en) | 2003-12-29 | 2011-02-01 | Xilinx, Inc. | Digital signal processing element having an arithmetic logic unit |
US7207020B1 (en) | 2004-02-09 | 2007-04-17 | Altera Corporation | Method and apparatus for utilizing long-path and short-path timing constraints in an electronic-design-automation tool |
DE102004006769B3 (de) * | 2004-02-11 | 2005-08-11 | Infineon Technologies Ag | Auslesevorrichtung |
US7284222B1 (en) * | 2004-06-30 | 2007-10-16 | Tabula, Inc. | Method and apparatus for identifying connections between configurable nodes in a configurable integrated circuit |
US7049845B1 (en) | 2004-03-02 | 2006-05-23 | Xilinx, Inc. | Programmable delay line using configurable logic block |
US7295049B1 (en) | 2004-03-25 | 2007-11-13 | Cypress Semiconductor Corporation | Method and circuit for rapid alignment of signals |
US6975139B2 (en) | 2004-03-30 | 2005-12-13 | Advantage Logic, Inc. | Scalable non-blocking switching network for programmable logic |
US7132852B2 (en) * | 2004-04-14 | 2006-11-07 | Altera Corporation | Routing architecture with high speed I/O bypass path |
US7698118B2 (en) * | 2004-04-15 | 2010-04-13 | Mentor Graphics Corporation | Logic design modeling and interconnection |
US7478355B2 (en) * | 2004-05-21 | 2009-01-13 | United Microelectronics Corp. | Input/output circuits with programmable option and related method |
US7282950B1 (en) * | 2004-11-08 | 2007-10-16 | Tabula, Inc. | Configurable IC's with logic resources with offset connections |
US7312630B2 (en) | 2004-06-30 | 2007-12-25 | Tabula, Inc. | Configurable integrated circuit with built-in turns |
KR100605600B1 (ko) * | 2004-07-27 | 2006-07-28 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
US7460529B2 (en) | 2004-07-29 | 2008-12-02 | Advantage Logic, Inc. | Interconnection fabric using switching networks in hierarchy |
US8069436B2 (en) | 2004-08-13 | 2011-11-29 | Cypress Semiconductor Corporation | Providing hardware independence to automate code generation of processing device firmware |
US7743085B2 (en) * | 2004-11-08 | 2010-06-22 | Tabula, Inc. | Configurable IC with large carry chains |
US7332976B1 (en) | 2005-02-04 | 2008-02-19 | Cypress Semiconductor Corporation | Poly-phase frequency synthesis oscillator |
US7530033B2 (en) | 2005-03-15 | 2009-05-05 | Tabula, Inc. | Method and apparatus for decomposing functions in a configurable IC |
US7230467B1 (en) | 2005-03-24 | 2007-06-12 | Cirrus Logic, Inc. | Constant edge generation circuits and methods and systems using the same |
US7501341B1 (en) | 2005-05-05 | 2009-03-10 | Xilinx, Inc. | Interconnect array formed at least in part with repeated application of an interconnect pattern |
US7400183B1 (en) | 2005-05-05 | 2008-07-15 | Cypress Semiconductor Corporation | Voltage controlled oscillator delay cell and method |
JP4508947B2 (ja) * | 2005-05-30 | 2010-07-21 | Okiセミコンダクタ株式会社 | 半導体装置の自動設計方法および自動設計装置 |
KR100828792B1 (ko) * | 2005-06-30 | 2008-05-09 | 세이코 엡슨 가부시키가이샤 | 집적 회로 장치 및 전자 기기 |
JP4661400B2 (ja) * | 2005-06-30 | 2011-03-30 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
JP4010333B2 (ja) * | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
JP4158788B2 (ja) * | 2005-06-30 | 2008-10-01 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
JP4151688B2 (ja) * | 2005-06-30 | 2008-09-17 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
JP2007012869A (ja) | 2005-06-30 | 2007-01-18 | Seiko Epson Corp | 集積回路装置及び電子機器 |
KR100826695B1 (ko) | 2005-06-30 | 2008-04-30 | 세이코 엡슨 가부시키가이샤 | 집적 회로 장치 및 전자 기기 |
US7567479B2 (en) * | 2005-06-30 | 2009-07-28 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
US20070016700A1 (en) * | 2005-06-30 | 2007-01-18 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
JP4010332B2 (ja) * | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
JP4010335B2 (ja) * | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
US7764278B2 (en) * | 2005-06-30 | 2010-07-27 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
US7755587B2 (en) * | 2005-06-30 | 2010-07-13 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
US20070001975A1 (en) * | 2005-06-30 | 2007-01-04 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
JP2007012925A (ja) * | 2005-06-30 | 2007-01-18 | Seiko Epson Corp | 集積回路装置及び電子機器 |
US20070001984A1 (en) * | 2005-06-30 | 2007-01-04 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
JP4010336B2 (ja) * | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
JP4830371B2 (ja) * | 2005-06-30 | 2011-12-07 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
JP4186970B2 (ja) * | 2005-06-30 | 2008-11-26 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
US7593270B2 (en) | 2005-06-30 | 2009-09-22 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
JP4010334B2 (ja) * | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
US20070001974A1 (en) * | 2005-06-30 | 2007-01-04 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
JP4661401B2 (ja) * | 2005-06-30 | 2011-03-30 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
JP4345725B2 (ja) * | 2005-06-30 | 2009-10-14 | セイコーエプソン株式会社 | 表示装置及び電子機器 |
US7561478B2 (en) | 2005-06-30 | 2009-07-14 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
US7564734B2 (en) * | 2005-06-30 | 2009-07-21 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
US20070001970A1 (en) * | 2005-06-30 | 2007-01-04 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
JP4552803B2 (ja) * | 2005-08-10 | 2010-09-29 | ソニー株式会社 | 半導体集積回路 |
JP4665677B2 (ja) | 2005-09-09 | 2011-04-06 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
US8832326B1 (en) * | 2005-11-01 | 2014-09-09 | Xilinx, Inc. | Circuit and method for ordering data words |
US8463836B1 (en) | 2005-11-07 | 2013-06-11 | Tabula, Inc. | Performing mathematical and logical operations in multiple sub-cycles |
US8085067B1 (en) | 2005-12-21 | 2011-12-27 | Cypress Semiconductor Corporation | Differential-to-single ended signal converter circuit and method |
EP1974265A1 (de) | 2006-01-18 | 2008-10-01 | PACT XPP Technologies AG | Hardwaredefinitionsverfahren |
US7378868B2 (en) * | 2006-01-19 | 2008-05-27 | Altera Corporation | Modular I/O bank architecture |
US7423453B1 (en) | 2006-01-20 | 2008-09-09 | Advantage Logic, Inc. | Efficient integrated circuit layout scheme to implement a scalable switching network used in interconnection fabric |
JP4586739B2 (ja) * | 2006-02-10 | 2010-11-24 | セイコーエプソン株式会社 | 半導体集積回路及び電子機器 |
US8395903B1 (en) * | 2006-02-10 | 2013-03-12 | Xilinx, Inc. | Interconnect pattern for semiconductor packaging |
US7797497B1 (en) * | 2006-03-08 | 2010-09-14 | Tabula, Inc. | System and method for providing more logical memory ports than physical memory ports |
US8067948B2 (en) | 2006-03-27 | 2011-11-29 | Cypress Semiconductor Corporation | Input/output multiplexer bus |
US7930666B1 (en) | 2006-12-12 | 2011-04-19 | Tabula, Inc. | System and method of providing a memory hierarchy |
US20080200132A1 (en) * | 2007-02-15 | 2008-08-21 | United Microelectronics Corp. | Method for producing layout of semiconductor integrated circuit with radio frequency devices |
US8386976B2 (en) * | 2007-02-15 | 2013-02-26 | United Microelectronics Corp. | Method for producing layout of semiconductor integrated circuit with radio frequency devices |
US20080240230A1 (en) * | 2007-03-29 | 2008-10-02 | Horizon Semiconductors Ltd. | Media processor with an integrated TV receiver |
US8092083B2 (en) | 2007-04-17 | 2012-01-10 | Cypress Semiconductor Corporation | Temperature sensor with digital bandgap |
US7737724B2 (en) * | 2007-04-17 | 2010-06-15 | Cypress Semiconductor Corporation | Universal digital block interconnection and channel routing |
US8516025B2 (en) | 2007-04-17 | 2013-08-20 | Cypress Semiconductor Corporation | Clock driven dynamic datapath chaining |
US9564902B2 (en) | 2007-04-17 | 2017-02-07 | Cypress Semiconductor Corporation | Dynamically configurable and re-configurable data path |
US8130025B2 (en) | 2007-04-17 | 2012-03-06 | Cypress Semiconductor Corporation | Numerical band gap |
US8040266B2 (en) | 2007-04-17 | 2011-10-18 | Cypress Semiconductor Corporation | Programmable sigma-delta analog-to-digital converter |
US8026739B2 (en) | 2007-04-17 | 2011-09-27 | Cypress Semiconductor Corporation | System level interconnect with programmable switching |
US8266575B1 (en) | 2007-04-25 | 2012-09-11 | Cypress Semiconductor Corporation | Systems and methods for dynamically reconfiguring a programmable system on a chip |
US8065653B1 (en) | 2007-04-25 | 2011-11-22 | Cypress Semiconductor Corporation | Configuration of programmable IC design elements |
US9720805B1 (en) | 2007-04-25 | 2017-08-01 | Cypress Semiconductor Corporation | System and method for controlling a target device |
US8049569B1 (en) | 2007-09-05 | 2011-11-01 | Cypress Semiconductor Corporation | Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes |
US7650585B1 (en) * | 2007-09-27 | 2010-01-19 | Xilinx, Inc. | Implementing a user design in a programmable logic device with single event upset mitigation |
US8020780B2 (en) * | 2007-11-30 | 2011-09-20 | Honeywell International Inc. | Thermostatic control system having a configurable lock |
US7893772B1 (en) | 2007-12-03 | 2011-02-22 | Cypress Semiconductor Corporation | System and method of loading a programmable counter |
US8863067B1 (en) | 2008-02-06 | 2014-10-14 | Tabula, Inc. | Sequential delay analysis by placement engines |
US7816947B1 (en) | 2008-03-31 | 2010-10-19 | Man Wang | Method and apparatus for providing a non-volatile programmable transistor |
US8166435B2 (en) * | 2008-06-26 | 2012-04-24 | Tabula, Inc. | Timing operations in an IC with configurable circuits |
US8438522B1 (en) | 2008-09-24 | 2013-05-07 | Iowa State University Research Foundation, Inc. | Logic element architecture for generic logic chains in programmable devices |
US8661394B1 (en) | 2008-09-24 | 2014-02-25 | Iowa State University Research Foundation, Inc. | Depth-optimal mapping of logic chains in reconfigurable fabrics |
US8751990B2 (en) * | 2008-12-19 | 2014-06-10 | L3 Communications Integrated Systems, L.P. | System for determining median values of video data |
US8479133B2 (en) * | 2009-01-27 | 2013-07-02 | Xilinx, Inc. | Method of and circuit for implementing a filter in an integrated circuit |
US8543635B2 (en) * | 2009-01-27 | 2013-09-24 | Xilinx, Inc. | Digital signal processing block with preadder stage |
US9448964B2 (en) | 2009-05-04 | 2016-09-20 | Cypress Semiconductor Corporation | Autonomous control in a programmable system |
US7999570B2 (en) | 2009-06-24 | 2011-08-16 | Advantage Logic, Inc. | Enhanced permutable switching network with multicasting signals for interconnection fabric |
US8255702B1 (en) | 2009-12-03 | 2012-08-28 | Altera Corporation | Programmable logic device with improved security |
CN101865977B (zh) * | 2010-05-27 | 2015-11-25 | 复旦大学 | 基于查找表结构的fpga可编程逻辑单元的遍历测试方法 |
US8913601B1 (en) * | 2010-10-01 | 2014-12-16 | Xilinx, Inc. | Programmable integrated circuit and method of asynchronously routing data in a circuit block of an integrated circuit |
US20120268162A1 (en) * | 2011-04-21 | 2012-10-25 | Microchip Technology Incorporated | Configurable logic cells |
US9450585B2 (en) | 2011-04-20 | 2016-09-20 | Microchip Technology Incorporated | Selecting four signals from sixteen inputs |
KR20130006942A (ko) * | 2011-06-27 | 2013-01-18 | 삼성전자주식회사 | 재구성 가능한 논리 장치 |
US8519740B2 (en) | 2012-01-06 | 2013-08-27 | Altera Corporation | Integrated circuits with shared interconnect buses |
US9490811B2 (en) * | 2012-10-04 | 2016-11-08 | Efinix, Inc. | Fine grain programmable gate architecture with hybrid logic/routing element and direct-drive routing |
US9525419B2 (en) * | 2012-10-08 | 2016-12-20 | Efinix, Inc. | Heterogeneous segmented and direct routing architecture for field programmable gate array |
US8645892B1 (en) * | 2013-01-07 | 2014-02-04 | Freescale Semiconductor, Inc. | Configurable circuit and mesh structure for integrated circuit |
EP2894572B1 (en) * | 2014-01-09 | 2018-08-29 | Université de Rennes 1 | Method and device for programming a FPGA |
US9509217B2 (en) | 2015-04-20 | 2016-11-29 | Altera Corporation | Asymmetric power flow controller for a power converter and method of operating the same |
US10686447B1 (en) * | 2018-04-12 | 2020-06-16 | Flex Logix Technologies, Inc. | Modular field programmable gate array, and method of configuring and operating same |
DE102019006293A1 (de) * | 2019-09-05 | 2021-03-11 | PatForce GmbH | Switchbox |
Family Cites Families (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4536859A (en) * | 1981-08-31 | 1985-08-20 | Sharp Kabushiki Kaisha | Cross-coupled inverters static random access memory |
US4675673A (en) * | 1984-01-27 | 1987-06-23 | Oliver Douglas E | Programmable pin driver system |
US4870302A (en) * | 1984-03-12 | 1989-09-26 | Xilinx, Inc. | Configurable electrical circuit having configurable logic elements and configurable interconnects |
US4668880A (en) * | 1984-03-26 | 1987-05-26 | American Telephone And Telegraph Company, At&T Bell Laboratories | Chain logic scheme for programmed logic array |
US4609986A (en) * | 1984-06-14 | 1986-09-02 | Altera Corporation | Programmable logic array device using EPROM technology |
US4688072A (en) * | 1984-06-29 | 1987-08-18 | Hughes Aircraft Company | Hierarchical configurable gate array |
US4724531A (en) * | 1984-07-18 | 1988-02-09 | Hughes Aircraft Company | Gate array with bidirectional symmetry |
US4642487A (en) * | 1984-09-26 | 1987-02-10 | Xilinx, Inc. | Special interconnect for configurable logic array |
US4713557A (en) * | 1984-09-26 | 1987-12-15 | Xilinx, Inc. | Bidirectional buffer amplifier |
US4706216A (en) * | 1985-02-27 | 1987-11-10 | Xilinx, Inc. | Configurable logic element |
US4677318A (en) * | 1985-04-12 | 1987-06-30 | Altera Corporation | Programmable logic storage element for programmable logic devices |
US4691161A (en) * | 1985-06-13 | 1987-09-01 | Raytheon Company | Configurable logic gate array |
US4845633A (en) * | 1985-12-02 | 1989-07-04 | Apple Computer Inc. | System for programming graphically a programmable, asynchronous logic cell and array |
US4775942A (en) * | 1985-12-09 | 1988-10-04 | International Business Machines Corporation | Seed and stitch approach to embedded arrays |
US4772811A (en) * | 1986-07-04 | 1988-09-20 | Ricoh Company, Ltd. | Programmable logic device |
US4910417A (en) * | 1986-09-19 | 1990-03-20 | Actel Corporation | Universal logic module comprising multiplexers |
US4758745B1 (en) * | 1986-09-19 | 1994-11-15 | Actel Corp | User programmable integrated circuit interconnect architecture and test method |
US5015885A (en) * | 1986-09-19 | 1991-05-14 | Actel Corporation | Reconfigurable programmable interconnect architecture |
EP0264334B1 (en) * | 1986-10-16 | 1994-12-28 | Fairchild Semiconductor Corporation | Synchronous array logic circuit |
US5089973A (en) * | 1986-11-07 | 1992-02-18 | Apple Computer Inc. | Programmable logic cell and array |
US4786904A (en) * | 1986-12-15 | 1988-11-22 | Zoran Corporation | Electronically programmable gate array having programmable interconnect lines |
US4855669A (en) * | 1987-10-07 | 1989-08-08 | Xilinx, Inc. | System for scan testing of logic circuit networks |
US5023606A (en) * | 1988-01-13 | 1991-06-11 | Plus Logic, Inc. | Programmable logic device with ganged output pins |
US4847612A (en) * | 1988-01-13 | 1989-07-11 | Plug Logic, Inc. | Programmable logic device |
US4931946A (en) * | 1988-03-10 | 1990-06-05 | Cirrus Logic, Inc. | Programmable tiles |
US4987319A (en) * | 1988-09-08 | 1991-01-22 | Kawasaki Steel Corporation | Programmable input/output circuit and programmable logic device |
US4937475B1 (en) * | 1988-09-19 | 1994-03-29 | Massachusetts Inst Technology | Laser programmable integrated circuit |
US5452231A (en) * | 1988-10-05 | 1995-09-19 | Quickturn Design Systems, Inc. | Hierarchically connected reconfigurable logic assembly |
WO1990004233A1 (en) * | 1988-10-05 | 1990-04-19 | Mentor Graphics Corporation | Method of using electronically reconfigurable gate array logic and apparatus formed thereby |
US5203005A (en) * | 1989-05-02 | 1993-04-13 | Horst Robert W | Cell structure for linear array wafer scale integration architecture with capability to open boundary i/o bus without neighbor acknowledgement |
US5212652A (en) * | 1989-08-15 | 1993-05-18 | Advanced Micro Devices, Inc. | Programmable gate array with improved interconnect structure |
US5128871A (en) * | 1990-03-07 | 1992-07-07 | Advanced Micro Devices, Inc. | Apparatus and method for allocation of resoures in programmable logic devices |
US5258668A (en) * | 1992-05-08 | 1993-11-02 | Altera Corporation | Programmable logic array integrated circuits with cascade connections between logic modules |
US5331226A (en) * | 1992-07-23 | 1994-07-19 | Xilinx, Inc. | Logic cell for field programmable gate array having optional input inverters |
US5365125A (en) * | 1992-07-23 | 1994-11-15 | Xilinx, Inc. | Logic cell for field programmable gate array having optional internal feedback and optional cascade |
US5291079A (en) * | 1992-07-23 | 1994-03-01 | Xilinx, Inc. | Configuration control unit for programming a field programmable gate array and reading array status |
US5319254A (en) * | 1992-07-23 | 1994-06-07 | Xilinx, Inc. | Logic cell which can be configured as a latch without static one's problem |
-
1989
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-
2000
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102410683A (zh) * | 2010-12-31 | 2012-04-11 | 秦贯丰 | 一种用碟式双面刮面换热器制取流态化冰浆的方法及装置 |
Also Published As
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