CN101865977B - 基于查找表结构的fpga可编程逻辑单元的遍历测试方法 - Google Patents

Abstract

本发明属于集成电路技术领域，具体涉及一种基于LUT(查找表)结构的FPGA(现场可编程门阵列)器件的CLB(可编程逻辑单元)的遍历测试方法。包括：对LUT的单点故障的遍历测试，对LUT的多点故障的测试，对分布式RAM的遍历测试，对触发器的赋初值为0或则为1，置位、复位端电平固定，使能无效等，置位，复位，使能的遍历测试等。本发明能够完成对FPGA芯片内所有CLB的面向制造的测试，可以覆盖CLB内部所有的基本逻辑器件、可编程码点、内部互联资源。测试所需要的配置次数、配置难度和测试时间都能得到极大地优化。

Description

基于查找表结构的FPGA可编程逻辑单元的遍历测试方法

技术领域

本发明属于集成电路技术领域，具体涉及一种FPGA(现场可编程门阵列)中可编程逻辑单元的遍历测试方法。

背景技术

FPGA的硬件可编程特性使得它能够极大地减少电子系统的开发风险和开发成本，缩短上市时间，通过在系统编程、远程在线重构等技术降低维护升级成本，因此在通信、控制、数值计算等领域得到了广泛的应用。

FPGA规模和应用领域的不断扩大也使得对FPGA的遍历测试逐步变得迫切而棘手。首先，FPGA本身是一个通用器件，需要通过对其编程配置才能实现具体的功能，所以，FPGA的测试也必须是通用的，和应用无关的；其次，即使是同一个系列的FPGA，为了针对不同的应用需求，不同型号的产品的规模也不一样，所以FPGA的测试需要和FPGA阵列的大小无关；再次，FPGA更新换代非常快，所以FPGA的测试方法必须具有可重复利用的特性；最后，FPGA的测试必须遍历到FPGA内部的所有逻辑资源[1]。

对FPGA施加一个激励进行测试的时间是很短的，而主要的耗时是编程下载的时间，通常编程下载的时间会是测试时间的100倍以上[2]。也就是说，对FPGA的测试而言，评价其优劣的因数除了逻辑覆盖率，主要的就是测试所需的配置次数。

一个中等规模的FPGA内一般有上百个的IO(输入输出)，但同时也有成千上万个CLB(可编程逻辑单元)，所以说IO相对CLB来说是很少的，不可能把每个CLB都和IO连接起来，比较主流的做法是把一行CLB级联起来成为一条ILA(IterativeLogicArrays)[1][2][3][4][5]。为了实现FPGA的遍历测试并减少测试所需的配置次数，国内外提出了很多的方案。最具有代表性的有[3][4][6]文中的方法。在[3]中，作者证明了采用同或和异或两种配置可以测试到单个LUT(查找表)中的单点故障(包括输入端，输出端和存储单元)。同时，作者提出了一种把CLB级联成ILA的方法，但是它的方法中每行LUT就至少需要一个输入IO(输入输出)一个输出IO，这对很多FPGA芯片来说是不现实的，因为现在很多芯片中一个CLB有4个LUT或者更多。也就是说一行CLB其实相当于4行LUT。所以这样处理IO口是不够用的，要达到遍历，所需要的实际配置次数会很多。并且，在这种方案中，每个LUT只有一个信号和前后的LUT相连，其它的信号都是用长线把所有的LUT连接起来的，如果LUT少，是可以这么连接的。但是当LUT很多的时候，要把一行中成百上千个的端口用一根线连接起来，这样对于布线资源的要求过于苛刻，并且延时和驱动性能都无法保证。

在[4]中，作者提出了另外一种实现ILA的方法，并且可以检测到LUT的多点故障。他把多个LUT组合成一个基本单元(Cell)，通过特殊的配置使每个Cell的k(k等于LUT的输入数目)个输出包含k个输入。这样就可以把1个Cell的输出作为下一个Cell测试所需要的激励。但是，这样配置至少需要k+1种配置。并且每1行Cell(相当于k行LUT)就需要k个输入、k个输出。IO同样将不够使用。

在[6]中作者提出了一种对分布式RAM进行遍历测试的方案，存在的问题和LUT的测试一样，需要把过多的端口用同一根线连起起来，布线难以实现，性能也难以保证。

在[3][4]等文中也都提出了对触发器的遍历测试方案。但基本都限于对触发器基本功能-锁存数据的测试。而在FPGA中，触发器其实是可编程的，并且相应的置位、复位、使能、赋初始值、高低电平有效等都需要进行遍历测试。

为了能提高对CLB进行遍历测试的逻辑覆盖率，尽可能地减少测试所需的配置次数，以及解决LUT测试的级联、IO处理，LUT配置为分布式RAM模式的遍历测试，触发器的置位、复位、使能、赋初始值、高低电平有效等各种功能的测试的问题，必须有一种全面、可行、可移植的测试方案。

参考文献：

[1]Toutounchi，S.andLaiA.，FPGAtestandcoverage，Proc.IEEEInt.TestConf.，2002，599-607.

[2]HuangW.K.，MeyerF.J.andLombardi，MultiplefaultdetectioninlogicresourcesofFPGAs，SymposiumonDefectandFaultToleranceinVLSIsystems，1997，pp.186-194.

[3]Renovell，M.，RAM-basedFPGA’s：AtestApproachfortheConfigurableLogic，1999.

[4]Lu，S.K.andWu，C.W.，AnovelapproachtotestingLUT-basedFPGAs，inProceedingsofInternationalSymposiumonCircuitsandSystems(ISCAS)，Vol.2，1999，pp.69-72.

[5]WeiKangHuang，FredJ.Meyer，Xiao-TaoChenandFabrizioLombardi，TestingConfigurableLUT-BasedFPGAs，IEEETransactionsonVLSISystems，pp276-283Vol.6，No2，June1998。

[6]Renovell，M.，Portal，J.M.，Figueras，J.andZorian，Y.，SRAM-BasedFPGA：TestingtheLUT/RAMmodules，IEEEInternationalTestConference，Washington，DC，USA，Nov1998，pp.1102-111。

发明内容

本发明的目的在于针对基于LUT结构的FPGA，提出一种配置次数少、可移植性好的对可编程逻辑单元进行遍历测试的方法。

典型的FPGA结构图如图1，其中CLB代表可编程逻辑单元，GRM代表基于MUX和驱动结构的开关矩阵，它们之间的连线代表互联线。可以看出图中各种资源模块都通过相同的GRM接入到互联资源。其中1个CLB一般包含两个或者四个slice。一个典型的slice结构图如图2。一个slice主要包含两个四输入LUT，两个DFF，算术逻辑和一条竖直的进位链，以及各种MUX。LUT除了可以配置为查找表外，一般还可以配置成分布式RAM和移位寄存器等模式。触发器也可以根据需要配置成各种功能模式。

对于LUT的单点故障的遍历测试，为了尽可能用最少的配置次数测试一块芯片中所有的LUT，把多个LUT组合成一个Cell，通过特殊的配置(依旧基于同或和异或[3]以达到覆盖输入输出端和存储单元单点故障的目的)，使每个Cell的输出和输入相同，这样一个Cell的输出就可以作为下一个Cell测试所需要的激励，每个LUT都能从0000到1111遍历，这样可以使得测试一个Cell中的LUT所需要的配置次数和测试芯片中所有的LUT所需的配置次数一样。每4行CLB最左边的输入端共用5个输入(4个信号并行连接到4行CLB上)，输出端把每行CLB的4个输出分别接到某行最后一个CLB的某个LUT的4个输入端上，再把这个CLB的4个输出和IO相接。于是，四行就只需要5个输入IO和4个输出IO，甚至可以把每四行之间按“之”字形的方式进行连接。这样，整个芯片就只需要5个输入IO和4个输出IO。并且，将不存在布线的问题，需要考虑的只是相邻两个CLB之间进行连接，这可以用CLB之间的单倍线来实现。相对于传统的方法，本发明可以极大地减少对IO口的占用，减轻对布线资源的压力，减少配置次数，并且易于实现。本发明只用2种配置(同或和异或)即可完成对所有LUT的遍历测试。

由于只采用同步和异或配置，每个LUT中很多存储单元内容都是一样的，或者是0、或者是1，所以很多故障是检测不到的。所以，本发明还考虑对LUT的多点故障的检测。为了实现级联，同样把多个LUT组合成一个基本单元，通过特殊的配置(需要5种配置)使每个基本单元的输出包含所有的输入[4]。由于这样每行CLB需要占用过多的输入输出端口，所以采用“之”字形的连接方式，使得整个芯片只需要4个输入和四个输出。当然，如果对于测试速度的要求比较高，可以使用更多的输入和输出IO。

对于分布式RAM的遍历测试，也是基于前面的思想，让每个cell的输出等于输入，具体的方式是把4个RAM组合成一个Cell，这4个RAM共用4个输入作为RAM的地址信号，另外这4个输入分别接到4个RAM的4个数据输入端。这样可以使一个Cell的输入和输出相等，一个Cell的输出就可以作为下一个Cell测试所需要的激励，每个RAM都能从0000到1111遍历，这样可以使得测试一个Cell中的RAM所需要的配置次数和测试芯片中所有的RAM所需的配置次数一样。由于分布式RAM和LUT的主要区别在于写入数据的方式不同，所以只需要用两种配置分别让每个存储单元写0读0，写1读1即可。配置时把RAM的每个存储单元赋上与预期要写入的数据相反的值。这样可以保证存储单元原来存储0的时候可以读写1，原来为1的时候也可以读写1；读写0也一样。

对于DFF(触发器)的赋初值为0或则为1，置位、复位端电平固定，使能无效等的测试，主要是通过与门和或门来进行连接。这充分利用了与门(或门)对0(1)敏感的性质(只要出现1个0(1)即输出0(1))。对于使能端的测试，通过对一条ILA中所有的DFF交替地赋上初值0、1来进行测试，通过对输出的0、1个数的统计来判断是否正常工作。置位端的测试采用逐列扫描的方式。

技术效果

本发明能够完成对FPGA内部所有CLB的遍历测试，包括LUT、分布式RAM、触发器的赋初值、置位复位端电平固定、使能无效，置位、复位、使能等功能以及其相关逻辑。并且可以极大地减少配置次数、减轻对于布线资源的压力，同时减少对IO资源的占用。另外，所用的方案具有很好的可移植性。

附图说明

图1一种典型的FPGA结构。

图2一种典型的slice结构。

图3一个基本cell的配置和内部连接方式。

图4四行CLB的级联和IO处理方式。

图5“之”字形处理方式。

图6分布式RAM测试的配置方式。

图7触发器使能端固定0的测试方法。

图8触发器赋始值为0的测试方法。

图9触发器使能端的测试。

图10触发器置位端的测试。

具体实施方式

LUT单点故障遍历测试方案如图3所示。这里把两个CLB作为一个可重复的cell，A1，A2，A3，A4来自于IO口或则上个cell的输出。每个LUT都配置成异或，这样，B1，B2，B3，B4都等于A1A2A3A4；C1＝B1A2A3A4＝A1，C2＝A2，C3＝A3，C4＝A4。可见每个cell的输出等于输入。这样只要保证一个cell中的8个LUT被完全测试到，就可以保证整行CLB被完全测试。我们可以通过在第一个CLB的4个输入端加伪耗尽型测试激励(0000到1111)来达到遍历第一个CLB中每个LUT的每个存储单元的目的。对于第二个CLB，虽然输入不再是{A1，A2，A3，A4}，而是这四个中的三个和A1A2A3A4。但显然也是从0000到1111遍历的，只是顺序发生了改变。在第二次配置中把异或换成同或即可。同时由于采用了异或和同或两种配置，所以存储0和1，输入、输出端的单点故障都可以被检测到。

Cell的级联和IO的处理如图4所示。第一、三、四行所有的CLB按上面介绍的两个CLB为一个Cell进行连接。4个输入信号并行连接到4行CLB上，每行最后一个CLB的4个输出接到第二行最后一个CLB的某一个LUT的4个输入上，这个CLB的4个输出和IO相连。但这样第二行就只有N-1个CLB了，而一个Cell需要两个CLB，所以对第二行的配置稍作了修改。交换了cell中两个CLB的位置，这四行就需要增加一个输入IO。这样也保证了每个输出都是最前面传过来的信号直接经过异或或则同或到IO端进行检测。现在假定前面A1、A2、A3、A4发生了故障，经过异或或则同或后输出的结果肯定会和预期的不一样，这样就保证了所有的单点故障可以被检测到。

对于LUT的多点故障检测，虽然可以按图4的方式进行连接。但是这会使第二行最后一个CLB的配置和其它CLB不一样，因为这个CLB仍只能配置成同或和异或。并且，这样允许发生故障的一个基本单元是一个LUT而不是一个CLB。所以，本发明设计了一个方案，如图5所示，每行CLB之间按“之”字形连接。这样就可以减少对IO的占用，便于实现连接。如果要追求更高的测试速度，可以使用更多的IO。

对于分布式RAM的测试，由于分布式RAM对应的很多逻辑资源和LUT是一样的，只是LUT是只读不可写的。所以这里需要关心的也仅仅是分布式RAM的写逻辑。配置方法如图6所示。对于LUT1，在每个CLK的上升沿，F1将被写入地址{F4，F3，F2，F1}对应的存储单元，在同一个CLK的下降沿，地址{F4，F3，F2，F1}中存储的值F1被读出，从out1输出；同样，F2将在CLK的上升沿被写入LUT2的{F4，F3，F2，F1}对应的存储单元，在CLK的下降沿时从out2输出；F3，F4同理。这样配置后，每个cell的输出{out4，out3，out2，out1}将等于四个输入{F4，F3，F2，F1}。让{F4，F3，F2，F1}从0000到1111遍历，即可保证每个存储单元的写逻辑都被用到。由于这样配置后地址为奇数的存储单元，写入的都是1，地址为偶数的存储单元，写入的都是0。如果每个存储单元在上电的时候都会被赋一个默认的初值0，那么即使写入的0的单元没有写成功，也能正确的读出0。故需要对奇数单元都赋初值0，偶数单元赋初值1。由于奇数的存储单元读写的都是1，偶数的存储单元读写的都是0，所以需要再配置一次，把RAM的数据输入端进行取反操作。由于每个cell的输出等于输入，所以可以采用和LUT一样的级联和IO处理方式。

对于触发器使能端固定0(使能无效)的测试。把一行中所有的DFF按图7所示的方式进行配置和连接。DFF的初始值都配置为1，初始将din设为1，正常情况下输出为1。如果某个CE＝0不正常，输出将变为0，由此检测CEMUX固定0是否正确。这种方法也可以用来测试复位端电平固定成0或1、置位端电平固定0或1、初始值为1的情况(配合高电平有效和低电平有效)。对于触发器初始值为0的测试。把一行中所有的DFF按图8所示的方式进行配置和连接。只要有一个初始为0无效，就将输出一个1来。

对于使能端的测试，把一行中所有的DFF按图9所示的方式进行配置和连接。把每个DFF的初始值交替地设为0和1，先让CE都为0，如果没有故障，CE＝1后将输出2n(n为一行CLB中CLB的个数)个01，否则说明某个CE＝0发生了故障。同时，能把所有的01都输出来也说明CE＝1是正常的。

对于触发器置位端的测试，把一行中所有的DFF按图10所示的方式进行配置和连接。先把所有SR都赋值为0，这样置位都无效，DFF都正常工作，经过4n个(一个CLB有4个DFF)CLK，输出变为0，每个寄存器的输出端也都是0了，同时说明SR＝0是正常工作的。然后从第一列开始，逐列把这列中的所有CLB的置位端赋“1”，这样DFF的输出将变为1。如果SR都正常工作，将输出n个(共n列)脉宽为4(一个CLB有4个DFF，接在同一个SR上)的脉冲。否则说明某个或则多个SR未正常工作。由于SR这样的特殊的信号可以通过六倍线和竖直方向的IO连接起来，所以把同一列的SR接在一起不会有什么问题。

Claims (3)

1.一种基于查找表结构的FPGA可编程逻辑单元的遍历测试方法，其特征在于：

对于LUT的单点故障的遍历测试，把多个LUT组合成一个Cell，通过基于同或和异或的配置，使每个Cell的输出和输入相同，将一个Cell的输出作为下一个Cell测试所需要的激励，这样可以使得测试一个Cell中的LUT所需要的配置次数和测试芯片中所有的LUT所需的配置次数一样；每个LUT都从0000到1111遍历；每4行CLB最左边的输入端共用5个输入，输出端把每行CLB的4个输出分别接到某行最后一个CLB的某个LUT的4个输入端上，再把某行最后一个CLB的4个输出和IO相接；于是，四行就只需要5个输入IO和4个输出IO，或者把每四行之间按“之”字形的方式进行连接；这样，整个芯片就只需要5个输入IO和4个输出IO，并且，用单倍线将相邻两个CLB之间进行连接，即可完成对所有LUT的遍历测试；

其中，LUT即为查找表，CLB即为可配置逻辑单元；所谓“某行”是指“4行CLB”中的任意一行，所谓“某个LUT”是指该CLB中的任意一个LUT；一个CLB包含4个或者8个LUT；所谓“每四行之间按“之”字形的方式进行连接”是指把整个FPGA芯片按每4行一组进行分组，每组之间按“之”字形的方式进行连接，即第一组的最后一个与第二组的最后一个连接，第二组的第一个与第三组的第一个连接；第三组的最后一个与第四组最后一个连接，依次类推。

2.根据权利要求1所述的基于查找表结构的FPGA可编程逻辑单元的遍历测试方法，其特征在于：

对于分布式RAM的遍历测试，也让每个Cell的输出等于输入，具体的方式是把4个RAM组合成一个Cell，这4个RAM共用4个输入作为RAM的地址信号，另外，这四个输入中的每一个均连接到每个RAM的4个对应的数据输入端，使一个Cell的输入和输出相等，一个Cell的输出即作为下一个Cell测试所需要的激励，每个RAM都从0000到1111遍历,使得测试一个Cell中的RAM所需要的配置次数和测试芯片中所有的RAM所需的配置次数一样；用两种配置分别让每个存储单元写0读0，写1读1；配置时把RAM的每个存储单元赋上与预期要写入的数据相反的值，保证RAM原来存储0的时候读写1，原来为1的时候也读写1；读写0也一样，即保证RAM原来存储0的时候读写0，原来存储1的时候也读写0。

3.根据权利要求1所述的基于查找表结构的FPGA可编程逻辑单元的遍历测试方法，其特征在于：

对于触发器的赋初值为0或者为1，置位、复位端电平固定，使能无效的测试，是通过与门和或门来进行连接,对于使能端的测试，通过对一条ILA中所有的触发器交替地赋上初值0、1来进行测试,置位端的测试采用逐列扫描的方式。