CN102445636B

CN102445636B - 一种fpga六长线及其斜向互连开关的测试方法

Info

Publication number: CN102445636B
Application number: CN2011102575989A
Authority: CN
Inventors: 于大鑫; 徐彦峰; 陈诚; 季正凯; 李晓磊
Original assignee: CETC 58 Research Institute
Current assignee: Wuxi Zhongwei Yixin Co Ltd
Priority date: 2011-09-02
Filing date: 2011-09-02
Publication date: 2013-11-13
Anticipated expiration: 2031-09-02
Also published as: CN102445636A

Abstract

本发明公开了一种配置次数尽可能少的基于Virtex架构的FPGA六长线及其斜向互连开关的测试方法，该方法以移位寄存器链模式测试FPGA电路的六长线，可以测试6根为一组的同方向的六长线的任意2根信号之间的桥接故障；总计采用八次配置，故障定位即可精确到具体的唯一确定的CLB对应的斜向开关或六长线。通过Blockram的初始配置，简化了测试流程，便于用户操作；故障定位准确，采用八次配置，故障定位即可精确到具体的唯一确定的CLB对应的斜向开关或六长线；测试覆盖率高，除六长线及其斜向开关之外还100％覆盖了中部六长线与单长线之间的连接开关。

Description

一种FPGA六长线及其斜向互连开关的测试方法

技术领域

本发明涉及一种基于Virtex架构的FPGA测试方法，特别是仅用八次配置完成的FPGA六长线及其部分开关的测试方法。

背景技术

现场可编程门阵列(FPGA)的用户可编程性、低开发成本以及短研发周期等性质使它成为实现现代电路和系统的一种重要技术。在FPGA芯片中，布线资源占芯片面积的60％以上，并且随着器件规模增大，互连资源也越来越复杂，其出现故障的可能性很大，所以互连资源测试非常重要。

目前，国内外公知的FPGA布线开关测试技术大部分均着眼于单长线的布线开关，而Virtex系列/SpartanII系列的FPGA除单长线布线开关外，配合六长线、长线、三态控制/数据线等，共同构成了结构复杂、层次分明的系统化的布线资源；其中六长线的存在在一定程度上缩短了FPGA阵列内部逻辑单元之间的连接线级数，从而对提高FPGA布线效率，增大FPGA用户程序主频，降低FPGA用户程序占用面积等方面非常有益。因此对该系列芯片的六长线资源测试意义重大。

FPGA器件的测试简单说来就是把FPGA器件配置成相应的测试电路，用多次配置来覆盖所有的资源，然后施加测试向量。如此一来，FPGA产品的测试工作中，配置码的数量则成为影响测试周期的关键参数。

发明内容

本发明的目的是克服现有技术中存在的不足，开发一种配置次数尽可能少的基于Virtex架构的FPGA六长线及其斜向互连开关的测试方法。该方法测试资源可控性强：确保每根六长线的连线与斜向开关均被测试到；可复用性强：适用于所有基于Virtex架构的FPGA；发生故障时定位准确，且可以覆盖同一CLB内部12根为一组的六长线所有的故障类型，包括：固定型故障的开路与短路、以及桥接类故障的与、或、异或、异或非、与非、或非。

按照本发明提供的技术方案，所述FPGA六长线及其斜向互连开关的测试方法为：八次配置完成基于Virtex架构的FPGA六长线及其斜向开关的测试，第一次配置包括如下步骤：

11)由西侧顶部的两个Blockram以只读模式，依地址计数器的结果输出6根DO信号，连入第一组CLB中；

12)第一组CLB中，序号为奇数的DO信号连入触发器，序号为偶数的连入组合逻辑，最终6根信号分别经由第一组CLB对应的OMUX输出；初始的第一组CLB为FPGA第一行第一列的CLB；

13)第一组CLB输出的6根信号经OMUX连入垂直南部六长线，并在第一组CLB南方间隔三行处的同列CLB的布线开关中，经垂直中部六长线转向水平东部六长线，垂直中部与水平东部六长线间的斜向开关选通；

14)在第一组CLB东南方间隔三行三列处的CLB的布线开关中，经水平中部六长线转向垂直北部六长线，水平中部与垂直北部六长线间的斜向开关选通；

15)在第一组CLB东侧间隔三列处的CLB的布线开关中，经垂直中部六长线转向水平西部六长线，垂直中部转向水平西部六长线间的斜向开关选通；

16)最终，6根信号经水平六长线由第一组CLB东侧间隔三列处的CLB的布线开关返回第一组CLB的布线开关；然后选通水平中部六长线与南部单长线之间的联通开关，信号进入第一组CLB南方间隔一行处的CLB中；

17)在第一组CLB南方间隔一行处的CLB中，序号为奇数的DO信号连入触发器，序号为偶数的连入组合逻辑，最终6根信号的第二级分别经由所述第一组CLB南方间隔一行处的CLB对应的OMUX输出；

18)将所述第一组CLB南方间隔一行处的CLB视为第一组CLB，然后按照步骤12)～17)循环进行直至第一列结束，然后转入下一列，列与列之间采用蛇形通路进行；

19)将Blockram的初始值需要按如下要求进行设定，确保在地址连续递增的情况下，6根传输信号波形一致，但相邻信号之间间隔一个时钟周期，且这6根信号之中任何两根之间均依次出现{00、01、11、10}四种关系；

步骤13)中所述垂直南部六长线是指：为某一CLB对应的布线开关中的6组六长线之一组，其余五组分别为：垂直中部六长线、垂直北部六长线、水平东部六长线、水平中部六长线、水平西部六长线；

步骤15)中列与列之间的连接方式为首尾相接，其蛇形测试通路按顺序覆盖所有CLB的六长线及其斜向开关，除用作六长线驱动的CLB外；

第二次配置包括如下步骤：

21)由西侧顶部的两个Blockram以只读模式，依地址计数器的结果输出6根DO信号，连入第一组CLB中；

22)第一组CLB中，序号为奇数的DO信号连入触发器，序号为偶数的连入组合逻辑，最终6根信号分别经由第一组CLB对应的OMUX输出；初始的第一组CLB为FPGA第一行第一列的CLB；

23)第一组CLB输出的6根信号经OMUX连入水平东部六长线，并在第一组CLB东方间隔三列处的同行CLB的布线开关中，经水平中部六长线转向垂直南部六长线，水平中部与垂直南部六长线间的斜向开关选通；

24)在第一组CLB东南方间隔三行三列处的CLB的布线开关中，经垂直中部六长线转向水平西部六长线，垂直中部与水平西部六长线间的斜向开关选通；

25)在第一组CLB南侧间隔三行处的CLB的布线开关中，经水平中部六长线转向垂直北部六长线，水平中部转向垂直北部六长线间的斜向开关选通；

26)最终，6根信号经垂直六长线由第一组CLB南侧间隔三行处的CLB的布线开关返回第一组CLB的布线开关；然后选通垂直中部六长线与东部单长线之间的联通开关，信号进入第一组CLB东方间隔一列处的CLB中；

27)在第一组CLB东方间隔一列处的CLB中，序号为奇数的DO信号连入触发器，序号为偶数的连入组合逻辑，最终6根信号的第二级分别经由所述第一组CLB东方间隔一列处的CLB对应的OMUX输出；

28)将所述第一组CLB东方间隔一列处的CLB视为第一组CLB，然后按照步骤22)～27)循环进行直至第一行结束，然后转入下一行，行与行之间采用蛇形通路进行；

29)将Blockram的初始值需要按如下要求进行设定，确保在地址连续递增的情况下，6根传输信号波形一致，但相邻信号之间间隔一个时钟周期，且这6根信号之中任何两根之间均依次出现{00、01、11、10}四种关系；

第三次配置，将第一次配置中的CLB初始位置定义由FPGA阵列的西侧顶部改为西侧底部，其余步骤依照第一次配置，其中六长线的接力连接顺序由原点、南部、东南、东部、原点，改为原点、北部、东北、东部、原点；

第四次配置，将第一次配置中的CLB初始位置定义由FPGA阵列的西侧顶部改为东侧底部，其余步骤依照第一次配置，其中六长线的接力连接顺序由原点、南部、东南、东部、原点，改为原点、北部、西北、西部、原点；

第五次配置，将第一次配置中的CLB初始位置定义由FPGA阵列的西侧顶部改为东侧顶部，其余步骤依照第一次配置，其中六长线的接力连接顺序由原点、南部、东南、东部、原点，改为原点、南部、西南、西部、原点；

第六次配置，将第二次配置中的CLB初始位置定义由FPGA阵列的西侧顶部改为西侧底部，其余步骤依照第二次配置，其中六长线的接力连接顺序由原点、东部、东南、南部、原点，改为原点、东部、东北、北部、原点；

第七次配置，将第二次配置中的CLB初始位置定义由FPGA阵列的西侧顶部改为东侧底部，其余步骤依照第二次配置，其中六长线的接力连接顺序由原点、东部、东南、南部、原点，改为原点、西部、西北、北部、原点；

第八次配置，将第二次配置中的CLB初始位置定义由FPGA阵列的西侧顶部改为东侧顶部，其余步骤依照第二次配置，其中六长线的接力连接顺序由原点、东部、东南、南部、原点，改为原点、西部、西南、南部、原点。

各次配置的第一步中的Blockram以只读模式，依地址计数器的结果输出6根DO信号，连入第一组CLB中。

第一次配置步骤12)、14)和第二次配置步骤22)、24)中的DO信号依序号的奇偶特性分为两组，分别连入第一组CLB内部的触发器，并将这种轮转进入触发器的形式延续直至最后一级CLB。

蛇形通路的整体布局奇数行与偶数行、奇数列与偶数列之间六长线布线的已占用六长线与未占用六长线之间互补存在，即奇数行的已占用六长线在实际位置上与偶数行的未占用六长线一一对应，奇数列的已占用六长线在实际位置上与偶数列的未占用六长线一一对应，反之亦然。

本发明的优点是：

1)以移位寄存器链模式测试FPGA电路的六长线，可以测试6根为一组的同方向的六长线的任意2根信号之间的桥接故障；

2)总计采用八次配置，故障定位即可精确到具体的唯一确定的CLB对应的斜向开关或六长线。

3)通过Blockram的初始配置，简化了测试流程，便于用户操作；

4)故障定位准确，事实上采用八次配置，故障定位即可精确到具体的唯一确定的CLB对应的斜向开关或六长线；

5)测试覆盖率高，事实上除六长线及其斜向开关之外还100％覆盖了中部六长线与单长线之间的连接开关。

附图说明

图1是Virtex系列FPGA互联开关盒(Switch Box，SB)示意图。

图2是水平六长线测试整体结构示意图。

图3是水平六长线自左至右测试具体结构示意图。

图4是CLB内部电路原理图。

图5是测试电路门级仿真波形图。

具体实施方式

下面结合附图和实施例对本发明作进一步说明。本测试方法的实施对象基于Xilinx公司Virtex^TM系统架构的任何FPGA。如图1所示，基于该架构的FPGA通常包括：嵌入式块存储器(Blockram)、可编程输入输出单元(Input/OutputBlock，IOB)、大量可编程逻辑单元(Configurable Logic Block，CLB)和可编程互连资源，经典对称式的FPGA互连资源包括互联开关盒(Switch Box，SB)、输入开关盒(Input Mux，IMUX)、输出开关盒(Output Mux，OMUX)，IOB模块开关盒、以及互连线段(具体包括单长线、六长线、长线、三态总线等资源)。

图2，3所示为基于Xilinx公司Virtex^TM系统架构的FPGA逻辑结构示意图，图中包括：IOB 1，IOB的输入开关盒2，IOB的互联开关盒3，CLB 4，CLB的输入开关盒(IMUX)5，CLB的输出开关盒(OMUX)6，CLB的Slice07，CLB的Slice18，CLB的互连开关盒(SB)9，斜向开关水平中部至垂直北部(H6M2-＞V6N2)10，斜向开关水平中部至垂直北部(H6M8-＞V6N9)11。基于上述架构的FPGA，IOB的物理位置依据顶层、底层、右侧、左侧分别命名为TCi、BCi、RRi、LRi，i＝1，2，3，…，其中C表示列，R表示行。顶层、底层的每个开关盒对应2个IOB，右侧、左侧的每个开关盒对应3个IOB。图中各CLB模块对应的布线开关按x行y列标记为RxCy。水平单长线测试行与行之间采用蛇行结构布局，即奇数行测试自左至右的布线偶数行测试自右至左的单长线布线。每行内部以4个布线开关为一组，每个布线开关输出6根单长线，共计输出24根单长线。实现对应行布线开关的所有水平单长线(24根)的单向测试。考虑到布线开关内部水平可编程点的测试在输出单长线的4个CLB中无法测试，固需要额外加一段码使得该组布线开关的布局约束后移4列，从而确保水平方向的单向单长线及其对应水平可编程点的测试100％覆盖。

具体测试方法为：八次配置完成基于Virtex架构的FPGA六长线及其斜向开关的测试，第一次配置包括如下步骤：

12)第一组CLB中，序号为奇数的DO信号连入触发器，序号为偶数的连入组合逻辑，最终6根信号分别经由第一组CLB对应的OMUX输出；初始的第一组CLB为FPGA第一行第一列的CLB，即CLB_R1C1；

13)第一组CLB输出的6根信号经OMUX连入垂直南部六长线，并在第一组CLB南方间隔三行处的同列CLB，即CLB_R4C1的布线开关中，经垂直中部六长线转向水平东部六长线，垂直中部与水平东部六长线间的斜向开关选通；

14)在第一组CLB东南方间隔三行三列处的CLB，即CLB_R4C4的布线开关中，经水平中部六长线转向垂直北部六长线，水平中部与垂直北部六长线间的斜向开关选通；

15)在第一组CLB东侧间隔三列处的CLB，即CLB_R1C4的布线开关中，经垂直中部六长线转向水平西部六长线，垂直中部转向水平西部六长线间的斜向开关选通；

16)最终，6根信号经水平六长线由第一组CLB东侧间隔三列处的CLB，即CLB_R1C4的布线开关返回第一组CLB的布线开关；然后选通水平中部六长线与南部单长线之间的联通开关，信号进入第一组CLB南方间隔一行处的CLB，即CLB_R2C1中；

17)在第一组CLB南方间隔一行处的CLB，即CLB_R2C1中，序号为奇数的DO信号连入触发器，序号为偶数的连入组合逻辑，最终6根信号的第二级分别经由CLB_R2C1对应的OMUX输出；

18)将CLB_R2C1视为第一组CLB，然后按照步骤12)～17)循环进行直至第一列结束，然后转入下一列，列与列之间采用蛇形通路进行；

所述步骤12)中CLB_R1C1意义为FPGA阵列中的第一行的一列CLB；

所述步骤13)中有“垂直南部六长线”一词，该词语所指为某一CLB对应的布线开关中的6组六长线之一组，其余五组分别为：垂直中部六长线、垂直北部六长线、水平东部六长线、水平中部六长线、水平西部六长线；

所述步骤15)中列与列之间的连接方式为首尾相接，其蛇形测试通路按顺序覆盖所有除用作六长线驱动的CLB外的那些CLB对应的六长线及其斜向开关；

第二次配置包括如下步骤：

22)第一组CLB中，序号为奇数的DO信号连入触发器，序号为偶数的连入组合逻辑，最终6根信号分别经由第一组CLB对应的OMUX输出；初始的第一组CLB为FPGA第一行第一列的CLB，即CLB_R1C1；

23)第一组CLB输出的6根信号经OMUX连入水平东部六长线，并在第一组CLB东方间隔三列处的同行CLB，即CLB_R1C4的布线开关中，经水平中部六长线转向垂直南部六长线，水平中部与垂直南部六长线间的斜向开关选通；

24)在第一组CLB东南方间隔三行三列处的CLB，即CLB_R4C4的布线开关中，经垂直中部六长线转向水平西部六长线，垂直中部与水平西部六长线间的斜向开关选通；

25)在第一组CLB南侧间隔三行处的CLB，即CLB_R4C1的布线开关中，经水平中部六长线转向垂直北部六长线，水平中部转向垂直北部六长线间的斜向开关选通；

26)最终，6根信号经垂直六长线由第一组CLB南侧间隔三行处的CLB，即CLB_R4C1的布线开关返回第一组CLB的布线开关；然后选通垂直中部六长线与东部单长线之间的联通开关，信号进入第一组CLB东方间隔一列处的CLB，即CLB_R1C2中；

27)在第一组CLB东方间隔一列处的CLB，即CLB_R1C2中，序号为奇数的DO信号连入触发器，序号为偶数的连入组合逻辑，最终6根信号的第二级分别经由CLB_R1C2对应的OMUX输出；

28)将CLB_R1C2视为第一组CLB，然后按照步骤22)～27)循环进行直至第一行结束，然后转入下一行，行与行之间采用蛇形通路进行；【同上】

第三次配置，将第一次配置中的CLB初始位置定义由FPGA阵列的西侧顶部改为西侧底部，其余步骤仿照第一次配置，其中六长线的接力连接顺序由原点、南部、东南、东部、原点，改为原点、北部、东北、东部、原点；

第四次配置，将第一次配置中的CLB初始位置定义由FPGA阵列的西侧顶部改为东侧底部，其余步骤仿照第一次配置，其中六长线的接力连接顺序由原点、南部、东南、东部、原点，改为原点、北部、西北、西部、原点；

第五次配置，将第一次配置中的CLB初始位置定义由FPGA阵列的西侧顶部改为东侧顶部，其余步骤仿照第一次配置，其中六长线的接力连接顺序由原点、南部、东南、东部、原点，改为原点、南部、西南、西部、原点；

第六次配置，将第二次配置中的CLB初始位置定义由FPGA阵列的西侧顶部改为西侧底部，其余步骤仿照第二次配置，其中六长线的接力连接顺序由原点、东部、东南、南部、原点，改为原点、东部、东北、北部、原点；

第七次配置，将第二次配置中的CLB初始位置定义由FPGA阵列的西侧顶部改为东侧底部，其余步骤仿照第二次配置，其中六长线的接力连接顺序由原点、东部、东南、南部、原点，改为原点、西部、西北、北部、原点；

第八次配置，将第二次配置中的CLB初始位置定义由FPGA阵列的西侧顶部改为东侧顶部，其余步骤仿照第二次配置，其中六长线的接力连接顺序由原点、东部、东南、南部、原点，改为原点、西部、西南、南部、原点。

图3所示为水平单长线自左至右测试具体结构示意图，图中10为斜向开关(即直连用的可编程互连点，Programmable Interconnect Points，PIP)。图3中，Slice1输出4根信号，自左至右分别为{S1_Y/S1_YQ/S1_X/S1_XQ}；Slice0输出2根信号，自左至右分别为{S0_X/S0_XQ}；上述总计6根信号输出至CLB的OMUX，然后转入CLB对应的互联开关盒，经单长线传至同行的下一列CLB。输入信号自左至右为{S1_G_B1/S1_BY/S1_F_B1/S1_BX/S0_F_B1/S0_BX}。

在图4中，每个CLB输出的6根信号分为三组(S1_Y/S1_YQ，S0_Y/S0_YQ，S0_X/S0_XQ)，图中显示的为Slice0的两组(S0_Y/S0_YQ，S0_X/S0_XQ)信号，其中左侧CLB的S0_X与S0_XQ，在输入右侧CLB的过程中采用X与XQ串联而不是X与X串联的模式，从而导致输出信号每经过2个CLB则接受触发器驱动一次，整体而言从宏观上看，输出信号为BRAM输出测试码经n/2级移位寄存器后输出的结果。

图5所示为：以XCV1000为例的测试电路门级仿真波形图，图中20、15分别为Blockram输出信号DO与测试电路输出信号dout的第一段区间，该区间内任意两根信号之间至少存在一个周期二者值为01；图中12、16为信号高周期，该时钟周期内的所有6根信号值均为高；图中13、17为信号低周期，该时钟周期内的所有6根信号值均为低；图中14、18分别为DO与dout的第二段区间，该区间内任意两根信号之间至少存在一个周期二者值为2’B10；图中19为传输延迟区间，该区间大小为96×64/2个时钟周期。其中BRAM输出数据DO经96×64/2级寄存器链后传入dout。如前文所述，因传输链级数为偶数，且采用X与XQ(或Y与YQ)串联的模式，固输出dout的值与DATA相比dout[0]与DO[1]为一一对应关系，而dout[1]与DO[0]为一一对应关系，其余对应关系对照图5均可依上述规律推出。

Claims

1. 一种FPGA六长线及其斜向互连开关的测试方法，其特征是：

八次配置完成基于Virtex架构的FPGA六长线及其斜向开关的测试，第一次配置包括如下步骤：

由西侧顶部的两个Blockram以只读模式，依地址计数器的结果输出6根DO信号，连入第一组CLB中；

第一组CLB中，序号为奇数的DO信号连入触发器，序号为偶数的连入组合逻辑，最终6根信号分别经由第一组CLB对应的输出开关盒OMUX输出；初始的第一组CLB为FPGA第一行第一列的CLB；

第一组CLB输出的6根信号经输出开关盒OMUX连入垂直南部六长线，并在第一组CLB南方间隔三行处的同列CLB的布线开关中，经垂直中部六长线转向水平东部六长线，垂直中部与水平东部六长线间的斜向开关选通；

在第一组CLB东南方间隔三行三列处的CLB的布线开关中，经水平中部六长线转向垂直北部六长线，水平中部与垂直北部六长线间的斜向开关选通；

在第一组CLB东侧间隔三列处的CLB的布线开关中，经垂直中部六长线转向水平西部六长线，垂直中部转向水平西部六长线间的斜向开关选通；

最终，6根信号经水平六长线由第一组CLB东侧间隔三列处的CLB的布线开关返回第一组CLB的布线开关；然后选通水平中部六长线与南部单长线之间的联通开关，信号进入第一组CLB南方间隔一行处的CLB中；

在第一组CLB南方间隔一行处的CLB中，序号为奇数的DO信号连入触发器，序号为偶数的连入组合逻辑，最终6根信号的第二级分别经由所述第一组CLB南方间隔一行处的CLB对应的输出开关盒OMUX输出；

将所述第一组CLB南方间隔一行处的CLB视为第一组CLB，然后按照步骤12）～17）循环进行直至第一列结束，然后转入下一列，列与列之间采用蛇形通路进行；

将Blockram的初始值需要按如下要求进行设定，确保在地址连续递增的情况下，6根传输信号波形一致，但相邻信号之间间隔一个时钟周期，且这6根信号之中任何两根之间均依次出现{00、01、11、10}四种关系；

步骤13）中所述垂直南部六长线是指：为某一CLB对应的布线开关中的6组六长线之一组，其余五组分别为：垂直中部六长线、垂直北部六长线、水平东部六长线、水平中部六长线、水平西部六长线；

步骤15）中列与列之间的连接方式为首尾相接，其蛇形测试通路按顺序覆盖所有CLB的六长线及其斜向开关，除用作六长线驱动的CLB外；

第二次配置包括如下步骤：

第一组CLB输出的6根信号经输出开关盒OMUX连入水平东部六长线，并在第一组CLB东方间隔三列处的同行CLB的布线开关中，经水平中部六长线转向垂直南部六长线，水平中部与垂直南部六长线间的斜向开关选通；

在第一组CLB东南方间隔三行三列处的CLB的布线开关中，经垂直中部六长线转向水平西部六长线，垂直中部与水平西部六长线间的斜向开关选通；

在第一组CLB南侧间隔三行处的CLB的布线开关中，经水平中部六长线转向垂直北部六长线，水平中部转向垂直北部六长线间的斜向开关选通；

最终，6根信号经垂直六长线由第一组CLB南侧间隔三行处的CLB的布线开关返回第一组CLB的布线开关；然后选通垂直中部六长线与东部单长线之间的联通开关，信号进入第一组CLB东方间隔一列处的CLB中；

在第一组CLB东方间隔一列处的CLB中，序号为奇数的DO信号连入触发器，序号为偶数的连入组合逻辑，最终6根信号的第二级分别经由所述第一组CLB东方间隔一列处的CLB对应的输出开关盒OMUX输出；

将所述第一组CLB东方间隔一列处的CLB视为第一组CLB，然后按照步骤22）～27）循环进行直至第一行结束，然后转入下一行，行与行之间采用蛇形通路进行；

2.如权利要求1所述的FPGA六长线及其斜向互连开关的测试方法，其特征是各次配置的第一步中的Blockram以只读模式，依地址计数器的结果输出6根DO信号，连入第一组CLB中。

3.如权利要求1所述的FPGA六长线及其斜向互连开关的测试方法，其特征是第一次配置步骤12)、14)和第二次配置步骤22)、24)中的DO信号依序号的奇偶特性分为两组，分别连入第一组CLB内部的触发器，并将这种轮转进入触发器的形式延续直至最后一级CLB。

4.如权利要求1所述的FPGA六长线及其斜向互连开关的测试方法，其特征是蛇形通路的整体布局奇数行与偶数行、奇数列与偶数列之间六长线布线的已占用六长线与未占用六长线之间互补存在，即奇数行的已占用六长线在实际位置上与偶数行的未占用六长线一一对应，奇数列的已占用六长线在实际位置上与偶数列的未占用六长线一一对应，反之亦然。