KR20050065621A - 제조된 집적 회로 내에서 설계 오류를 수리하기 위한 예비셀 구조 - Google Patents

Abstract

완전히 자체적으로 충분히 구성가능한 예비 게이트 셀(11)은 예를 들어 기능 입력 버스(FIN; 10, 12; 68; 76) 및 식 입력 버스(EQ.IN; 70; 78)의 2개의 타입의 입력들을 가지고 있고, 그에 따라 예비 게이트 셀은 식 입력 버스로의 특정 신호의 인가에 의해 임의의 곱의 합 연산자로 변형될 수 있다. 또한, 상기 예비 셀은 D형 플립 플롭(38; 84)도 포함할 수 있다. 예비 상태에 있어서, 기능 입력 버스들은 미리 정의된 논리(64) 영역에 접속되고, 여기서 버그 수정(bug fix)의 필요성이 높아지고 있다. 따라서, 예비 셀은 칩 설계의 위치 및 경로 지정 과정 중에 버그 수정 영역에 근접하도록 자동으로 배치될 수 있기 때문에, 채널들의 경로 지정을 찾기 위한 필요성을 축소시키게 된다.

Description

제조된 집적 회로 내에서 설계 오류를 수리하기 위한 예비 셀 구조 {SPARE CELL ARCHITECTURE FOR FIXING DESIGN ERRORS IN MANUFACTURED INTEGRATED CIRCUITS}

본 발명은 집적 회로를 수리하기 위한 방법 및 장치에 관한 것이다. 보다 구체적으로, 본 발명은 예비 셀 구조(spare cell architecture)와 그 예비 셀 구조의 통합 논리 회로 내의 배치 및 접속에 관한 것이다.

집적 회로가 제품의 제조 라인에서 출하되기 전에, 여러 가지 다양한 툴(tools) 및 기술들에 의해 새로운 집적 회로(IC) 설계를 체크해서 확인할 수가 있지만, 설계가 완전하게 구현되고 있을 때까지 검출할 수가 없는 설계 오류들(design errors)이 존재하여, 웨이퍼(wafer) 및/또는 모듈 레벨(module level)에서 제조하여 테스트되고 있다. 메모리 및 논리 회로들에 있어서는, 예비 셀들(spare cells)이 수리 목적으로 이용될 수 있도록 설계 내에 여유도(redundancy)를 두고서 제작될 수가 있다. 일단 설계 결함이 확인되면, 그 결함을 분리해서 교환하거나 또는 상이한 방식이나 방법으로 접속시키고 있다. 그와 같은 결함 분리는 집중 이온 빔(FIB; focused ion beam)에 의해 통상적으로 실시되는데, 상기한 집중 이온 빔은 결함 셀에 이온 스퍼터링(ion sputtering)에 의한 접속을 차단시킨다. 동작 파라미터로의 반응 가스와 조절의 부가에 의하여, 도전성 재료의 이온 유도된 증착이 동일하게 실시될 수가 있다. 이것은 칩 설계자에게 설계자들로 하여금 새로운 금속층을 생성하기 전에 수리를 유효하게 하기 위해서 FIB 기계를 사용할 수 있도록 하여 비용면에서 유효하게 되는 금속층 변경에 의한 설계 변경에 전념하기 전에 수리의 결과를 평가하는 능력을 제공한다.

치환은 집적 회로(IC)의 주위에 통상적으로 산재되어 있는 예비 셀들의 형태로 나타난다. 논리 회로의 그러한 설계 결함들을 수리하기 위한 종래의 방법은 치환으로서 사용되는 회로의 주위에 AND 게이트 및 OR 게이트와 같은 여분의 논리 게이트들을 산재시킨다. 교환되고 있는 결함 회로 소자들이 단순한 AND 게이트 또는 OR 게이트인 한 이 방법에 의하여 수리가 가능하게 된다. 대체 셀이 보다 복잡한 논리 기능이 필요한 경우에는 복잡성이 발생한다. 예를 들면, XOR 기능을 교환하고자 하는 경우에는, 2개의 AND 게이트 및 하나의 OR 게이트를 동시에 접속할 필요가 있을 수 있게 된다. 그러나, 단순 논리 게이트들이 회로 주위에 통상 개별적으로 산재되어 있기 때문에, 그 논리 게이트들을 일련의 그룹으로 묶기 위해 요구되는 배선은 완전히 소용돌이 모양(convoluted)이 될 수가 있다. 더욱이, 더욱 더 많은 구성 소자들을 더욱 더 작은 칩 공간에 채울 수 있는 동시에, 그것은 좀 더 고도의 게이트를 형성하고 결함 논리 소자의 입력 및 출력을 재전송하기 위해서 단순한 치환 게이트를 함께 배선하는 경로 지정 통로를 찾아내는 데에는 더욱 어려움을 겪고 있다. 대안은 회로 전체에 걸쳐 있는 논리 기능들의 완전한 라이브러리(library)를 산재시키는데 있다. 그러나, 라이브러리의 소수의 기능들만이 사용되어 그러한 복수개의 기능들이 사용되지 않게 되기 때문에, 이것은 비용면에서 유효한 해결책은 아니다.

보다 다양한 용도의 해결책은 구성 가능한 논리 블록들의 사용을 요구하고 있다. 예컨대, Wong 등에게 특허 부여된 미국 특허 제6,255,845호에는 복수의 상이한 논리 게이트 기능들을 실시하기 위해서 구성할 수가 있는 예비 셀을 형성하기 위하여 멀티플렉서와 같이 구성 가능한 논리 빌딩 블록을 구비한 하나 이상의 인버터의 결합에 대해서 개시하고 있다. 먼저, 인버터 및 구성 가능한 논리 블록의 입력 및 출력들은 임의의 특별한 방법으로 동시에 접속되지 않는다. 그러한 예비 상태로, 예비 셀 내의 모든 회로들의 입력은 참조 전압, 예컨대 Vcc 또는 Vss에 연결시킬 수 있다(IC 상에서 사용가능함). 예비 셀을 사용하기 위해서, 참조 전압으로의 하나 이상의 입력 접속은 차단되고, 입력과 출력은 칩 상에 사전 정의된 논리 회로의 신호 및 소자에 서로 선택적으로 상호 접속된다. Wong 등에게 허여된 전술한 미국 특허 공보 제6,255,845호에 개시된 내용은 고도의 게이트를 형성하기 위해서 필요로 되는 접속의 수와 같게 할 필요가 있는 예비 셀의 수를 축소시키는데 유효하다. 그러나, 일부의 경우에는, 경로 지정 통로는 재구성 가능한 논리 블록 및 필요한 경우라면 재구성 가능한 논리 블록으로부터 플립 플롭으로 인버터에 브릿지하도록 할 필요가 있을 수 있다. 조밀한 회로가 대부분의 IC 칩들 내에 사용되고 있기 때문에, 경로 지정 통로를 찾는 데에는 어려움이 있을 수 있고, FIB와 전기적인 접속을 구성하는 것이 저속의 프로세스이기 때문에, 본 발명의 하나의 목적은 활성화시키기 위해서 많은 내부 접속으로서 요구하지 않는 예비 셀 구조를 제공하는데 있다. Wong 등에게 허여된 전술한 미국 특허 문헌에 기술된 예비 셀 논리 소자는 예비 셀에 의해 구현될 수 있는 임의의 논리식을 위한 경로 루팅을 고려하지는 않는다.

IC 레이아웃 설계자들에게 직면하게 되는 또 다른 중대한 문제는 동기식 논리를 유지하기 위해서 밸런스를 취할 수 있는 클럭 트리(balanced clock tree)를 갖는 것이 필요하다. 그러나, 기존의 클럭 트리로의 예측 불가능한 거리의 경로 지정 통로를 따라 플립 플롭의 클럭 핀을 접속할 필요는 정묘하게 밸런스를 취하는 클럭 트리를 용이하게 중지시킬 수가 있다. 따라서, 본 발명의 다른 목적은 사전에 정의된 밸런스를 취할 수 있는 클럭 트리를 업세트(upset)하지 않는 예비 셀 구조를 제공하는 데 있다.

도 1은 본 발명의 예비 셀의 바람직한 실시예의 논리 회로도로서, 이 회로도는 구성가능한 조합 네트워크(CCN) 및 관련된 D형 플립 플롭(DFF)의 형태로 구성된다.

도 2는 DFF가 없는 미리 정의된 논리 영역에 예비 셀을 접속하는 방법을 나타내는 블록도이다.

도 3은 미리 정의된 논리 영역에 예비 셀을 DFF에 접속하는 다른 방법을 나타내는 블록도이다.

전술한 목적들은 예비 셀로서 주문형 IC의 전체 걸쳐서 전략적으로 배치되는 구성가능한 조합 네트워크(CCN; configurable combinatorial network)의 형태로 예비 셀들에 의해 달성된다. 이 예비 셀들은 특정 위치에 금속층 변경을 사용해서 전원 또는 그라운드 중 어느 한쪽에 접속시킴으로써 추가의 인버터를 필요로 하지 않으면서 다양한 곱의 합(예컨대, XOR, NOR 또는 보다 복잡한 논리 기능들)의 논리 기능들을 실행하기 위해 구성할 수가 있다. 예를 들어 기능 입력 버스(functional input bus) 및 식 입력 버스(equation input bus)와 같은 2개의 입력 버스들이 CCN의 내부에 공급되고 있고, 이 버스들의 각각은 서로 상이한 기능을 가지고 있다. CCN의 출력은 미리 정해진 클럭 트리에 그들의 클럭 핀을 접속하는 D형 플립 플롭(DFF)에 접속할 수가 있다. 기능 입력 버스는 CCN을 위한 데이터를 전달하는 한편, 식 입력 버스는 CCN의 기능을 지정하는 구성 제어 신호를 전달한다.

효율적인 FIB 수리를 용이하게 하기 위해서, 예비 셀 CCN 및 DFF들은 불량 셀 치환의 필요성이 가능성이 높은 것으로 결정되는 논리 영역 근방에 배치된다(집적 회로들의 설계 단계의 기간 동안). 예비 셀과 인접한 논리 영역 사이의 접속 경로는 자동 배치 경로 지정이 소망의 논리 영역 부근에 존재하는 것을 보장하도록 하는 방법 내에서 정의되고 있고, 그 결과 CCN의 활성화는 정교하게 밸런스를 취할 수 있는 클럭 트리를 업세트하지 않을 것이다.

도 1에 도시한 바와 같이, 본 발명의 바람직한 실시예에 있어서, 예비 셀(11)은, 제1 및 제2 기능 입력 단자들[FIN1(10), FIN2(12)]과 제1 식 입력 신호 라인 EQIN[0], 제2 식 입력 신호 라인 EQIN[1], 제3 식 입력 신호 라인 EQIN[2], 제4 식 입력 신호 라인 EQIN[3], 제5식 입력 신호 라인 EQIN[4], 제6 식 입력 신호 라인 EQIN[5], 제7 식 입력 신호 라인 EQIN[6] 및 제8 식 입력 신호 라인 EQIN[7]을 전달하는 식 입력 버스 단자[EqIN(14)]용의 입력 게이트로서 기능하는 제1 및 제2 입력을 가진 복수개의 OR 게이트로 구성된다. 식 입력 라인 EQIN[7:0]은 8개의 인버터(13), 각각의 식 입력 라인 중 하나의 제1 뱅크에 의해 부정된다. 제1 기능 입력 단자(10)는 제1 및 제2 OR 게이트(16, 24)의 제1 입력 및 제2 인버터(44)의 입력에 접속된다. 제2 인버터(44)의 출력은 제3 및 제4 OR 게이트(18, 26)의 제1 입력에 접속된다. 제2 기능 입력 단자(12)는 제5 및 제6 OR 게이트(20, 28)의 제1 입력 및 제3 인버터(46)의 입력에 접속된다. 제3 인버터의 출력은 제7 및 제8 OR 게이트(22, 30)의 제1 입력에 접속된다. 제1 식 입력 신호 라인 EQIN[0]은 제1 OR 게이트(16)의 제2 입력에 접속한다. 제2 식 입력 신호 라인 EQIN[1]은 제3 OR 게이트(18)의 제2 입력에 접속한다. 제3 식 입력 신호 라인 EQIN[2]은 제5 OR 게이트(20)의 제2 입력에 접속한다. 제4 식 입력 신호 라인 EQIN[3]은 제7 OR 게이트(22)의 제2 입력에 접속한다. 제5 식 입력 신호 라인 EQIN[4]은 제2 OR 게이트(24)의 제2 입력에 접속한다. 제6 식 입력 신호 라인 EQIN[5]는 제4 OR 게이트(26)의 제2 입력에 접속한다. 제7 식 입력 신호 라인 EQIN[6]은 제6 OR 게이트(28)의 제2 입력에 접속한다. 제8 식 입력 신호 라인 EQIN[7]은 제8 OR 게이트(30)의 제2 입력에 접속한다. 최초의 4개의 식 입력 신호 라인들 EQIN[3:0]은 최초의 4개의 입력 NAND 게이트(15)에 접속되는 한편, 마지막 4개의 식 입력 신호 라인들 EQIN[7:4]은 제2의 4개의 입력 NAND 게이트(17)에 접속한다. 제1, 제3, 제5 및 제7의 2개의 입력 OR 게이트(16, 18, 20, 22)의 출력 및 제1의 4개의 입력 NAND 게이트(15)의 출력은 최초의 5개의 입력 AND 게이트(32)의 입력에 접속한다. 제2, 제4, 제6 및 제8 OR 게이트(24, 26, 28, 30)의 출력 및 제2의 4개의 입력 NAND 게이트(17)의 출력은 제2의 5개의 입력 AND 게이트(34)의 입력에 접속한다. 제1 및 제2의 5개의 입력 AND 게이트(32, 34)의 출력은 제9의 2개의 입력 OR 게이트(36)의 입력에 접속된다. 출력이 D형 플립 플롭(DFF)을 요구하는 적용의 경우, 제9의 2개의 입력 OR 게이트(36)의 출력이 DFF(38)의 입력에 접속된다. DFF(38)의 클럭 핀은 버그 수정의 필요성이 가능한 높은 미리 정해진 논리 영역의 기존의 클럭 트리에 접속된다. DFF(38)의 주사 데이터 입력 핀은 미리 정해진 논리의 논리 주사 체인에 접속될 수 있다.

본 발명의 강점 중 하나는 그것이 이하의 예에 의해 예시되는 것과 같이 CNN이 주어진 식에 따른다고 하는 사실에 있고, 여기에서 치환은 배타적 논리합(XOR) 게이트를 요구한다. XOR 게이트를 위한 논리 식은 이하와 같이 나타낼 수가 있다:

OUT = () + ()

상기 식은 이하에 나타내는 것과 같은 CCN 식에 따라 맵핑될 수 있다:

OUT[0] = ( + ) (FIN₂ + )·()

(FIN₁ + )·(EQIN[7] + EQIN[6] + EQIN[5] + EQIN[4])

+ ()·()·

()·()·

(EQIN[3] + EQIN[2] + EQIN[1] + EQIN[0])

이것은 제1 및 제2의 5개의 입력 AND 게이트(32, 34)의 출력이 각각 및 를 나타낸다. 상기 출력을 생성하기 위해서, 제1의 5개의 입력 AND 게이트(32)로의 입력은 FIN₁ 및 와 3개의 ls를 가지고 있고, 한편 제2의 5개의 입력 AND 게이트(34)의 입력은 및 FIN₂ 와 3개의 ls를 가지고 있다. 제1의 5개의 입력 AND 게이트(32) 입력에 FIN₁ 은 제공하고 은 제공하지 않기 위해서, 제1의 2개의 입력 OR 게이트(16)로의 식 입력 은 "0"이어야만하고, 제3의 2개의 입력 OR 게이트(18)로의 식 입력 은 "1"이어야만 한다. 이와 동일한 이유로 해서, 제1의 5개의 입력 AND 게이트(32)의 입력에서 FIN₂는 제공하지 않고 를 제공하기 위해서, 제5의 2개의 입력 OR 게이트(20)로의 식 입력 는 1이 되어야만 하고, 제7의 2개의 입력 OR 게이트로의 식 입력은 "0"이 되어야만 한다. 4개의 식 입력 신호 라인의 적어도 하나가 1이기 때문에, 제1의 4개의 입력 NAND 게이트(15)의 출력은 1이 되어야만 한다. 제2의 5개의 입력 AND 게이트(34)의 출력에서 를 제공하기 위해서, 그 입력은 , FIN₂ 및 3개의 ls로 구성된다. 이것은 제2의 2개의 입력 OR 게이트(24)의 식 입력 에 "1"을, 제4 OR 게이트(26)의 식 입력 에 "0"을, 제6 OR 게이트(28)의 식 입력 에 "0"을, 그리고 제8 OR 게이트(30)의 식 입력 에 "1"을 전송함으로써 달성될 수 있다. 4개의 식 입력 신호 라인들 중 적어도 하나가 1이기 때문에, 제2의 4개의 입력 NAND 게이트(17)의 출력은 동일하게 1이 되어야만 한다. 그와 같이, XOR 게이트에 CCN을 구성하기 위해서 요약하고, 그리고 제1 인버터(13)를 고려하면, 8개의 2개의 입력 OR 게이트의 식 입력 EQIN[7:0]에서 나타내는 신호들은 이하의 순서가 될 수 있다: 0110 1001.

제1 및 제2의 4개의 입력 NAND 게이트(15, 17)는 AND 및 OR와 같은 간단한 기능을 생성하는데 유용하다, 예를 들면, CCN을 간단한 AND 게이트로 바꾸기 위해서 실시되는 식은 다음과 같다:

OUT = FIN₁·FIN₂

식 입력 신호 라인 EQIN[7:0]에서 생성되는 신호는 00000101이다. 의 4개의 ls는 제2의 4개의 입력 NAND 게이트(17)에서 0의 출력을 보장하고, 다음에는 제2의 5개의 입력 AND 게이트(34)에서 0의 출력을 보장한다.

식 입력을 위한 이러한 식 입력 신호(14)는 FIB 시스템을 사용해서 전원에 제2, 제3, 제5 및 제8 배선을 버스 내에 접속하고, 나머지 배선을 그라운드에 접속해서 유지함으로써, 불량 셀 치환 중에 생성할 수가 있다. 한층 더 FIB 수리를 최소화하거나 또는 금속층 재처리를 최소한으로 하기 위해서, 상기 배선들 중 하나는 SCAN, JTAG 및 소프트웨어 사용자 인터페이스와 같은 임의의 직렬 또는 병렬 수단에 의한 특정의 8개의 숫자의 이진수가 로딩될 수 있는 사전에 정의된 논리의 특별한 기능의 레지스터에 입력 버스를 접속할 수 있다.

오늘날의 고도로 모듈화된 집적 회로에서는, 통상적인 마이크로컨트롤러는 프로세서 코어, 메모리 모듈, 외부 버스 인터페이스, 모듈, 내부 버스, 복수의 타이머 모듈, 및 범용 동기/비동기식 수신기 송신기(USART), 범용 직렬 버스(USB) 및 병렬 버스용 모듈들과 같은 다양한 직렬 및 병렬의 주변 인터페이스 모듈을 포함할 수 있다. 이러한 모듈들은 개발의 여러 가지 단계에서 통상적인 것들이다. 이러한 모듈 설계들 중의 일부는 여러 가지 회로들에 반복해서 사용되고 있으며, 그에 따라 불량 셀 치환의 필요성은 낮고, 그외의 다른 회로들은 여전히 초기에 구현될 수 있으며, 따라서 버그 수정을 요구하는 기회도 높아진다. 따라서, 후자의 타입의 모듈 근처에 예비 셀들을 전략적으로 배치하는 것은 경로 지정 거리를 현저하게 축소시키고, 결함 수리 효율성을 개선한다. 그러나, 현재의 위치 및 경로 지정 툴은 그라운드에 접속되는 입력들의 모두와 무관계한 예비 셀들을 랜덤하게 배치하는 경향이 있다. 위치 및 경로 지정 기술자는 금속의 경우에 경로 지정 통로가 수리를 고정하는 것을 모르면 안 될 것이다. 그라운드에 접속된 식 입력을 유지하는 동안, 설계자는 본 발명에서의 입력의 고유의 분리에 의해 불량 셀 치환의 필요성이 사전에 정의된 기능성을 변경하지 않고서 가능성이 높은 영역에 상기 예비 셀들의 기능 입력을 접속 가능하게 한다. 이와 같이, 불량 셀 치환이 매우 가능성이 있는 영역 부근에 예비 셀들을 위치 및 경루 지정 툴에 의해 자동으로 배치시키도록 한다.

도 2에는 범용 동기/비동기식 수신기 송신기(USART)(62), 범용 직렬 버스(USB)(64) 및 직렬 주변 인터페이스(SPI)(66)와 같은 복수 개의 주변 기능 모듈들을 구비한 집적 회로 칩(60)을 도시하고 있다. 이어서, 설계 단계의 기간 동안 USB(64)가 불량 셀 치환을 요구할 가능성이 높은 모듈임이 결정된 경우에, 예비 셀들의 기능 입력들(68)은 불량 셀 치환의 필요성이 매우 가능성이 높은 USB(64)의 논리 영역에 기존의 기능 신호들(연속적이거나 또는 조합식 게이트 출력)에 접속되고 있다. 그 결과, 불량 셀 치환을 위해 사용할 수 있는 기능 입력들(68)을 위한 기존의 경로 지정 통로가 존재하고 있을 뿐만 아니라, 위치와 경로 지정 툴에 의해 USB(64) 모듈에 근접한 CCN(72)을 자동으로 배치할 수 있기 때문에, 상기 CCN(72)의 출력용 경로 지정 통로의 거리를 축소시킨다.

불량 셀 치환을 위해서, 도 3에 도시된 대체 접속인 D형 플립 플롭을 구비한 출력에 대한 요구는 가능하다. 도 3에서, 그 예비 상태의 USB(64) 내의 클럭 트리(82)의 가지에 예비 게이트 셀(80)의 DFF(84)의 클럭 핀(74)을 접속할 수가 있게 되고, 그 때문에 잠재적으로 클럭 트리 불균형을 유도하여 불량 셀 치환이 필요한 경우에 클럭 핀을 접속할 필요성을 제거한다. 더욱이, 클럭 핀 접속(74)이 불량 셀 치환의 필요성이 높은 칩의 영역에 가까운 DFF(84)를 배치하는 한편, CCN(86)의 출력이 DFF(84)에 접속되는 것을 위치 및 경로 지정 툴에 강제할 수 있기 때문에, 기능 입력들(76)은 불량 셀 치환 영역의 근처에 배치되고, 그 때문에, 기능 입력(76)의 잠재적인 경로 지정 거리를 축소시키게 된다.

전술한 설명에서는 단지 구성가능한 조합 논리의 일 실시예만을 도시하여 설명하였지만, 당업자라면 전술한 본 발명의 기술적 사상의 범주 내에서 간단한 조합 논리 셀들을 사용해서 곱의 합 논리 기능을 실현하는 다른 방법도 가능함을 이해할 수 있을 것이다. 하나의 예비 게이트 셀을 형성하기 위해서 다중 CCN을 동시에 접속할 수도 있다.

Claims (15)

1. 하나 이상의 결함 논리 셀을 잠재적으로 포함하는 복수개의 상호 접속된 논리 셀들을 갖는 집적 회로에서, 임의의 상기 결함 논리 셀들의 대체용 집적 회로 내에 분산 배치된 복수개의 예비 셀들로서,

   복수개의 곱의 합 논리 기능들 중 임의의 하나의 기능을 실시하는 구성가능한 조합 네트워크(CCN; Configurable Combinatorial Network)로서, 하나 이상의 지정된 논리 기능들을 실행하기 위해서 CCN을 구성하는 제어 신호를 수신하는 복수개의 식 입력 단자들(equation input terminal)과, 복수개의 기능 입력 단자들 및 결함 논리 셀을 대체하여 상기 집적 회로에 선택적으로 접속가능한 하나 이상의 출력 단자들을 포함하며, 상기 기능 입력 단자들에서 상기 집적 회로로부터 가변 데이터 신호를 수신하여, 상기 가변 데이터 신호에 따라 수행되는 상기 지정된 논리 기능의 결과를 상기 집적 회로로 출력하는 상기 구성가능한 조합 네트워크(CCN)를 구비하는 예비 게이트 셀.
2. 제1항에 있어서, 각각의 예비 셀은 D형 플립 플롭을 더 포함하고, 상기 CCN의 출력 단자는 상기 D형 플립 플롭의 입력에 접속되며, 상기 D형 플립 플롭의 출력은 상기 집적 회로에 선택적으로 접속가능한 것인 예비 게이트 셀.
3. 제2항에 있어서, 상기 D형 플립 플롭의 클럭 핀은, 불량 셀 치환을 위한 필요성이 가장 높다고 판정된 집적 회로의 영역 내에서 기존의 클럭 트리에 선택적으로 접속가능한 것인 예비 게이트 셀.
4. 제2항에 있어서, 상기 D형 플립 플롭의 주사 데이터 입력 핀은, 불량 셀 치환을 위한 필요성이 가장 높다고 판정된 집적 회로의 영역 내에서 기존의 클럭 트리에 선택적으로 접속가능한 것인 예비 게이트 셀.
5. 제1항에 있어서, 상기 복수개의 기능 입력 단자들의 적어도 하나는 불량 셀 치환을 위한 필요성이 가장 높다고 판정된 집적 회로의 영역에 그 예비 상태로 접속되는 것인 예비 게이트 셀.
6. 제5항에 있어서, 상기 예비 셀의 D형 플립 플롭은 상기 집적 회로의 상기 기능 입력 단자들과 동일한 영역 내의 클럭 트리에 접속되는 것인 예비 게이트 셀.
7. 제1항에 있어서, 상기 식 입력 단자들은 CCN이 예비 상태인 경우에는 전력 단자 또는 전력 그라운드 단자들 중 어느 한쪽에 임의로 접속되고, 상기 식 입력 단자들은 CCN이 활성화 상태인 경우에는 금속층 변경을 통해서 전원 단자에 선택적으로 접속되며, 그 결과로 상기 CCN을 특정 조합 네트워크로 변형시키는 것인 예비 게이트 셀.
8. 제1항에 있어서, 상기 식 입력 단자들은 레지스터에 접속되고, 상기 CCN의 논리 기능은 임의의 직렬 및 병렬 수단을 통해서 액세스될 수 있는 상기 레지스터에 저장된 값에 의해 결정되는 것인 예비 게이트 셀.
9. 제1항에 있어서, 상기 CCN은 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8의 2개의 입력 OR 게이트로 구성되고, 상기 OR 게이트들의 각각은 제1 및 제2 입력 및 출력과 제1 및 제2의 4개의 입력 NAND 게이트를 가지며, 상기 NAND 게이트들의 각각은 4개의 입력 및 하나의 출력을 가지고 있고, 상기 제1 OR 게이트의 제1 입력은 제1 기능 입력 단자에 접속되며, 상기 제2 OR 게이트의 제1 입력은 상기 제1 기능 입력의 보수(complement)에 접속되고, 상기 제3 OR 게이트의 제1 입력은 제2 기능 입력 단자에 접속되며, 상기 제4 OR 게이트의 제1 입력은 제2 기능 입력의 보수에 접속되고, 상기 제5 OR 게이트의 제1 입력은 제1 기능 입력 단자에 접속되며, 상기 제6 OR 게이트의 제1 입력은 상기 제1 기능 입력의 보수에 접속되고, 상기 제7 OR 게이트는 제1 기능 입력은 제2의 기능 입력 단자에 접속되며, 상기 제8 OR 게이트의 제1 입력은 제2 기능적인 입력의 보수에 접속되고, 상기 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 OR 게이트들의 제2 입력은 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 식 입력 신호 라인에 접속되며, 상기 식 입력 신호 라인들의 각각은 인버터를 통한 상기 식 입력 단자들 중의 하나의 단자에 접속되고, 상기 제1, 제2, 제3 및 제4 식 입력 신호 라인은 제1의 4개의 입력 NAND 게이트의 입력에 접속되며, 상기 제5, 제6, 제7 및 제8 식 입력 신호 라인은 제2의 4개의 입력 NAND 게이트의 입력에 접속되고, 상기 제1, 제2, 제3 및 제4의 2개의 입력 OR 게이트의 출력 및 제1의 4개의 입력 OR 게이트의 출력은 5개의 AND 게이트에 접속되며, 상기 제5, 제6, 제7 및 제8 OR 게이트의 출력 및 상기 4개의 입력 OR 게이트의 출력은 제2의 5개의 입력 AND 게이트에 접속되고, 상기 제1 및 제2의 5개의 입력 AND 게이트의 각각은 5개의 입력 및 단일 출력을 가지며, 상기 제1 및 제2의 5개의 입력 AND 게이트의 출력은 2개의 입력 및 하나의 출력을 갖는 제9의 2개의 입력 OR에 접속되고, 상기 제9의 OR 게이트의 출력은 CCN의 출력 단자에 접속되며, 상기 CCN은 전원에 대해 선택된 식 입력들의 접속에 의해 결정되는 것과 같이 기능 입력 상에서 특정한 곱의 합 조합 논리 연산을 실행하여 그 실행 결과를 상기 CCN의 출력 단자에서 출력하는 것인 예비 게이트 셀.
10. 집적 회로에서 결함 논리 셀을 교체하기 위한 방법으로서,

    불량 셀 치환이 요구되는 집적 회로의 적어도 하나의 영역을 식별하는 단계와;

    불량 셀 치환이 요구되는 집적 회로의 각 영역 내에 구성가능한 조합 네트워크를 가지고 있는 예비 셀을 배치하는 단계와;

    상기 구성가능한 조합 네트워크의 임의의 기능 입력들을, 불량 셀 치환이 요구되는 논리 영역의 임의의 기존의 기능 신호에 접속하는 단계와;

    불량 셀 치환이 요구되는 경우에는 언제든지 상기 예비 셀을 구성해서 활성화하는 단계

    를 포함하는 결함 논리 셀의 교체 방법.
11. 제10항에 있어서, 불량 셀을 비활성화 하는 단계를 더 포함하는 결함 논리 셀의 교체 방법.
12. 제10항에 있어서, 상기 활성화 단계는 금속층 변경을 통해서 달성되는 것인 결함 논리 셀의 교체 방법.
13. 제11항에 있어서, 상기 비활성화 단계는 금속층 변경을 통해서 달성되는 것인 결함 논리 셀의 교체 방법.
14. 제10항에 있어서, 예비 게이트 셀은 D형 플립 플롭을 더 포함하는 것인 결함 논리 셀의 교체 방법.
15. 제14항에 있어서, 불량 셀 치환이 요구되는 영역의 기존의 클럭 트리에 D형 플립 플롭 클럭 핀을 접속하는 단계를 더 포함하고, 상기 접속은 D형 플립 플롭이 예비 상태인 경우에 발생하는 것인 결함 논리 셀의 교체 방법.