JP4799052B2 - マスクプログラマブルロジックデバイスのスイッチ方法 - Google Patents
マスクプログラマブルロジックデバイスのスイッチ方法 Download PDFInfo
- Publication number
- JP4799052B2 JP4799052B2 JP2005163354A JP2005163354A JP4799052B2 JP 4799052 B2 JP4799052 B2 JP 4799052B2 JP 2005163354 A JP2005163354 A JP 2005163354A JP 2005163354 A JP2005163354 A JP 2005163354A JP 4799052 B2 JP4799052 B2 JP 4799052B2
- Authority
- JP
- Japan
- Prior art keywords
- programmable logic
- mask
- logic device
- logic
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/1778—Structural details for adapting physical parameters
- H03K19/17796—Structural details for adapting physical parameters for physical disposition of blocks
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
EQ=@RB?B:A (1)
(すなわち、「式@RBが真であれば第2入力ピンBを出力ピンZに接続し、そうでなければ第1入力ピンAを出力ピンZに接続する。」)
XOUT=R 1 ・X1+R1・X2(2)
XOUT=R 1 ・R 2 .R 3 ・R 4 ・N (3)
EQ=@RD?D:@RC?C:@RB?B:A (4)
(すなわち、式@RDが真であれば第4入力ピンDを出力ピンZに接続し、式@RCが真であれば第3入力ピンCを出力ピンZに接続し、式@RBが真であれば第2入力ピンBを出力ピンZに接続し、それ以外であれば第1入力ピンAを出力ピンZに接続する。)
XOUT=R 1 ・R 2 ・X1+R1・R 2 ・X2+R 1 ・R2・X3+R1・R2・X4 (5)
XOUT=N・R1+N・R2 (6)
EQ=@RN?N:@RN−1?N−1:...:@RB?B:A (7)
各N入力スイッチに対するプレースホルダ@RN−Bはスイッチによって置き換えられている機能設定ロジック回路の配列から導き出されるブール論理式によって個別に定義してもよく、スイッチは式の評価によって、回路と関連付けられたCRAM値を用いてプレースホルダ近似式でプログラミングすることができる。
Claims (16)
- 集積回路上に配置されたマスクプログラマブルロジックデバイスであって、
該マスクプログラマブルロジックデバイスは、既存設計のソースプログラマブルロジックデバイスを該マスクプログラマブルロジックデバイスに変換することを促進するように構成されており、
該マスクプログラマブルロジックデバイスは、
該集積回路の基板上に配置された複数のマスクプログラマブルロジックリソースと、
該複数のマスクプログラマブルロジックリソースに結合された複数の相互接続用導体であって、該複数のマスクプログラマブルロジックリソースを相互接続するために、該基板の上に配置された複数の相互接続用導体と
を含み、
該複数のマスクプログラマブルロジックリソースのうちの少なくとも1つは、基板上に配置された少なくとも1つのスマートスイッチを含み、該スマートスイッチは、該スマートスイッチの1つのメタル出力端子と該スマートスイッチの複数のメタル入力端子との間のメタライゼーション層を介して作成された複数の接続を含み、該複数の接続は、ブール関数を実装する、マスクプログラマブルロジックデバイス。 - 前記ブール関数は、前記ソースプログラマブルロジックデバイスの少なくとも1つの設定可能値に依存する、請求項1に記載のマスクプログラマブルロジックデバイス。
- 前記スマートスイッチは、トランジスタを含まない、請求項1に記載のマスクプログラマブルロジックデバイス。
- 前記メタル出力端子は、前記基板から第1のマスク層まで延びている、請求項1に記載のマスクプログラマブルロジックデバイス。
- 前記スマートスイッチは、前記複数のメタル入力端子の各々に対するプレースホルダ式を含み、各プレースホルダ式は、前記ブール関数から導き出され、かつ、前記ソースプログラマブルロジックデバイスの少なくとも1つの設定可能値に依存する、請求項1に記載のマスクプログラマブルロジックデバイス。
- 前記複数のメタル入力端子からの1つのメタル入力端子が、前記ソースプログラマブルロジックデバイスの少なくとも1つの設定可能値を用いてプレースホルダ式の各々を評価することによって選択される、請求項5の記載のマスクプログラマブルロジックデバイス。
- 処理回路と、
該処理回路に結合されたメモリと、
該処理回路と該メモリとに結合された請求項1に記載のマスクプログラマブルロジックデバイスと
を含むデジタル処理装置。 - 請求項1に記載のマスクプログラマブルロジックデバイスが搭載されたプリント回路基板。
- 前記プリント回路基板上に搭載され、前記マスクプログラマブルロジックデバイスに結合されたメモリをさらに含む、請求項8に記載のプリント回路基板。
- 前記プリント回路基板上に搭載され、前記マスクプログラマブルロジックデバイスに結合された処理回路をさらに含む、請求項9に記載のプリント回路基板。
- 既存設計のソースプログラマブルロジックデバイスからマスクプログラマブルロジックデバイスを作成する方法であって、該方法は、
該ソースデバイスの設計を示す回路図情報を受け取ることと、
該回路図情報から、設定可能メモリおよび経路設定リソースを除去することと、
該回路図情報の少なくとも第1の機能設定ロジックリソースを、該第1の機能設定ロジックリソースのブール関数を実行するためにプログラム可能な少なくとも第1のスマートスイッチに置き換えることと
を含み、
該スマートスイッチは、該スマートスイッチの1つのメタル出力端子と該スマートスイッチの複数のメタル入力端子との間のメタライゼーション層を介して作成された複数の接続を含み、該複数の接続は、ブール関数を実装するように構成されている、方法。 - 前記ブール関数は、前記ソースプログラマブルロジックデバイスの少なくとも1つの設定可能メモリ値に依存する、請求項11に記載の方法。
- 前記置き換えることは、前記複数のメタル入力端子における各メタル入力端子に対するプレースホルダ式を導き出すことを含み、各プレースホルダ式は、前記ブール関数から導き出される、請求項11に記載の方法。
- 前記ソースプログラマブルロジックデバイスの設定可能メモリ値を含む設定情報を受け取ることをさらに含む、請求項13に記載の方法。
- 各プレースホルダ式は、少なくとも1つの設定可能メモリ値に依存するブール論理式である、請求項14に記載の方法。
- 前記設定情報を用いて前記プレースホルダ式の各々を評価して、前記メタル入力端子のうちの適切な1つを前記メタライゼーション層を介して前記メタル出力端子に結合することによって、前記スマートスイッチをプログラミングすることをさらに含む、請求項15に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/859742 | 2004-06-02 | ||
US10/859,742 US7165230B2 (en) | 2004-06-02 | 2004-06-02 | Switch methodology for mask-programmable logic devices |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005348413A JP2005348413A (ja) | 2005-12-15 |
JP4799052B2 true JP4799052B2 (ja) | 2011-10-19 |
Family
ID=34941398
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005163354A Expired - Fee Related JP4799052B2 (ja) | 2004-06-02 | 2005-06-02 | マスクプログラマブルロジックデバイスのスイッチ方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7165230B2 (ja) |
EP (1) | EP1603240A3 (ja) |
JP (1) | JP4799052B2 (ja) |
CN (1) | CN100530594C (ja) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7346876B2 (en) * | 2002-09-04 | 2008-03-18 | Darien K. Wallace | ASIC having dense mask-programmable portion and related system development method |
US7480010B2 (en) * | 2002-09-04 | 2009-01-20 | Denace Enterprise Co., L.L.C. | Customizable ASIC with substantially non-customizable portion that supplies pixel data to a mask-programmable portion in multiple color space formats |
US7202908B2 (en) * | 2002-09-04 | 2007-04-10 | Darien K. Wallace | Deinterlacer using both low angle and high angle spatial interpolation |
US7782398B2 (en) * | 2002-09-04 | 2010-08-24 | Chan Thomas M | Display processor integrated circuit with on-chip programmable logic for implementing custom enhancement functions |
US7350176B1 (en) * | 2003-07-17 | 2008-03-25 | Altera Corporation | Techniques for mapping to a shared lookup table mask |
US8566616B1 (en) * | 2004-09-10 | 2013-10-22 | Altera Corporation | Method and apparatus for protecting designs in SRAM-based programmable logic devices and the like |
US8612772B1 (en) * | 2004-09-10 | 2013-12-17 | Altera Corporation | Security core using soft key |
US7558718B2 (en) * | 2004-09-28 | 2009-07-07 | Broadcom Corporation | Method and system for design verification of video processing systems with unbalanced data flow |
US7805701B1 (en) * | 2004-12-07 | 2010-09-28 | National Semiconductor Corporation | Universal two-input logic gate that is configurable and connectable in an integrated circuit by a single mask layer adjustment |
US7275232B2 (en) * | 2005-04-01 | 2007-09-25 | Altera Corporation | Methods for producing equivalent field-programmable gate arrays and structured application specific integrated circuits |
US7367007B1 (en) | 2005-06-29 | 2008-04-29 | Xilinx, Inc. | Method of routing a design to increase the quality of the design |
US7555741B1 (en) * | 2006-09-13 | 2009-06-30 | Altera Corporation | Computer-aided-design tools for reducing power consumption in programmable logic devices |
US8176457B2 (en) * | 2006-12-04 | 2012-05-08 | Fujitsu Limited | Apparatus and method updating diagram of circuit based on pin swap performed in package design with respect to PLD |
EP1930825A3 (en) * | 2006-12-04 | 2011-06-29 | Fujitsu Limited | Circuit-design supporting apparatus, circuit-design supporting method, computer product, and printed-circuit-board manufacturing method |
KR100935124B1 (ko) * | 2006-12-04 | 2010-01-06 | 후지쯔 가부시끼가이샤 | 회로 설계 지원 장치, 회로 설계 지원 방법, 회로 설계지원 프로그램을 기록한 컴퓨터 판독가능한 기록매체 및프린트 기판의 제조 방법 |
EP1930830A3 (en) * | 2006-12-04 | 2011-06-29 | Fujitsu Limited | Coordinated-design supporting apparatus, coordinated-design supporting method, computer product, and printed-circuit-board manufacturing method |
US7904863B2 (en) * | 2006-12-04 | 2011-03-08 | Fujitsu Limited | Circuit-design supporting apparatus, circuit-design supporting method, computer product, and printed-circuit-board manufacturing method |
US8255844B2 (en) * | 2006-12-04 | 2012-08-28 | Fujitsu Limited | Coordinated-design supporting apparatus, coordinated-design supporting method, computer product, printed-circuit-board manufacturing method, circuit-design supporting apparatus, circuit-design supporting method, computer product, and printed-circuit-board manufacturing method |
EP2996248B1 (en) | 2007-12-29 | 2021-03-24 | France Brevets | Flexible layout for integrated mask-programmable logic devices and manufacturing process thereof |
US7786757B2 (en) * | 2008-03-21 | 2010-08-31 | Agate Logic, Inc. | Integrated circuits with hybrid planer hierarchical architecture and methods for interconnecting their resources |
US8060843B2 (en) * | 2008-06-18 | 2011-11-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Verification of 3D integrated circuits |
CN102571072B (zh) * | 2010-12-08 | 2014-06-25 | 中国科学院电子学研究所 | 配置状态可定制的可编程逻辑电路 |
US8826195B2 (en) | 2012-06-05 | 2014-09-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Layout modification method and system |
CN107924428B (zh) * | 2015-09-01 | 2022-03-15 | 弗莱克斯-罗技克斯技术公司 | 可编程逻辑ic的块存储器布局和体系架构及其操作方法 |
US10735004B1 (en) * | 2019-04-01 | 2020-08-04 | Microchip Technology Inc. | LUT-based focused ion beam friendly fill-cell design |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3922526A (en) * | 1973-02-02 | 1975-11-25 | Texas Instruments Inc | Driver means for lsi calculator to reduce power consumption |
US4847612A (en) * | 1988-01-13 | 1989-07-11 | Plug Logic, Inc. | Programmable logic device |
US5514995A (en) * | 1995-01-30 | 1996-05-07 | Micrel, Inc. | PCMCIA power interface |
US5926035A (en) * | 1996-06-26 | 1999-07-20 | Cypress Semiconductor Corp. | Method and apparatus to generate mask programmable device |
US5943488A (en) * | 1996-06-26 | 1999-08-24 | Cypress Semiconductor Corp. | Method and apparatus to generate mask programmable device |
US5825202A (en) | 1996-09-26 | 1998-10-20 | Xilinx, Inc. | Integrated circuit with field programmable and application specific logic areas |
US5874834A (en) | 1997-03-04 | 1999-02-23 | Xilinx, Inc. | Field programmable gate array with distributed gate-array functionality |
US6120551A (en) * | 1997-09-29 | 2000-09-19 | Xilinx, Inc. | Hardwire logic device emulating an FPGA |
US6515509B1 (en) | 2000-07-13 | 2003-02-04 | Xilinx, Inc. | Programmable logic device structures in standard cell devices |
US6526563B1 (en) | 2000-07-13 | 2003-02-25 | Xilinx, Inc. | Method for improving area in reduced programmable logic devices |
US6490707B1 (en) | 2000-07-13 | 2002-12-03 | Xilinx, Inc. | Method for converting programmable logic devices into standard cell devices |
US6742172B2 (en) * | 2002-03-29 | 2004-05-25 | Altera Corporation | Mask-programmable logic devices with programmable gate array sites |
US6938236B1 (en) | 2002-03-29 | 2005-08-30 | Altera Corporation | Method of creating a mask-programmed logic device from a pre-existing circuit design |
-
2004
- 2004-06-02 US US10/859,742 patent/US7165230B2/en not_active Expired - Fee Related
-
2005
- 2005-05-20 EP EP05253127A patent/EP1603240A3/en not_active Withdrawn
- 2005-06-02 JP JP2005163354A patent/JP4799052B2/ja not_active Expired - Fee Related
- 2005-06-02 CN CNB2005100755356A patent/CN100530594C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN1716568A (zh) | 2006-01-04 |
US7165230B2 (en) | 2007-01-16 |
EP1603240A2 (en) | 2005-12-07 |
EP1603240A3 (en) | 2008-03-19 |
JP2005348413A (ja) | 2005-12-15 |
CN100530594C (zh) | 2009-08-19 |
US20050280438A1 (en) | 2005-12-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4799052B2 (ja) | マスクプログラマブルロジックデバイスのスイッチ方法 | |
US6311316B1 (en) | Designing integrated circuit gate arrays using programmable logic device bitstreams | |
US6086629A (en) | Method for design implementation of routing in an FPGA using placement directives such as local outputs and virtual buffers | |
US7009421B2 (en) | Field programmable gate array core cell with efficient logic packing | |
US6844757B2 (en) | Converting bits to vectors in a programmable logic device | |
US9032343B1 (en) | Integrating multiple FPGA designs by merging configuration settings | |
US8813013B2 (en) | Partitioning designs to facilitate certification | |
US6938236B1 (en) | Method of creating a mask-programmed logic device from a pre-existing circuit design | |
Doumar et al. | Defect and fault tolerance FPGAs by shifting the configuration data | |
US7489163B2 (en) | FPGA powerup to known functional state | |
US7979827B1 (en) | Device having programmable resources and a method of configuring a device having programmable resources | |
US6791355B2 (en) | Spare cell architecture for fixing design errors in manufactured integrated circuits | |
US7584448B1 (en) | Constructing a model of a programmable logic device | |
US7800404B2 (en) | Field programmable application specific integrated circuit with programmable logic array and method of designing and programming the programmable logic array | |
JP2012143000A (ja) | プログラマブル・ゲートアレイ部を備えたマスクプログラマブル論理装置 | |
US20080288909A1 (en) | Template-Based Domain-Specific Reconfigurable Logic | |
US7171633B1 (en) | Estimating quality during early synthesis | |
US7451423B1 (en) | Determining indices of configuration memory cell modules of a programmable logic device | |
US7451420B1 (en) | Determining reachable pins of a network of a programmable logic device | |
US7472370B1 (en) | Comparing graphical and netlist connections of a programmable logic device | |
US7451424B1 (en) | Determining programmable connections through a switchbox of a programmable logic device | |
US7536668B1 (en) | Determining networks of a tile module of a programmable logic device | |
Grover | F. Gail Gray | |
Atmel et al. | FPGA technology in detail | |
Jasinski et al. | PLD-based synthesis of digital circuits |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080529 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110124 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110128 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20110323 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20110323 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110426 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110502 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110525 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110530 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110627 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110630 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110712 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110728 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110802 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140812 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4799052 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |