CN107068670B - 半导体器件的单元布局、单元布局库及其合成方法 - Google Patents

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Abstract

本发明的实施例公开了一种单元布局、一种单元布局库以及合成方法。单元布局包括单元块和分接连接件。单元块具有引脚。该引脚设置在单元布局中的第N金属层。分接连接件设置在第(N+1)金属层和第(N+2)金属层并且堆叠在单元块的引脚的上方。分接连接件电连接至引脚并且形成单元块的引脚的等效分接点。N是大于或者等于1的正整数。

Description

半导体器件的单元布局、单元布局库及其合成方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及半导体器件的单元布局、单元布局库及其合成方法。
背景技术
半导体电路中的许多电路单元(反相器、比较器、寄存器、存储单元等)都需要同步操作。为了同步地向这些电路单元提供精确的时钟信号，应该适宜地设计时钟信号的布线分布(也称为时钟树)，以便防止在电路单元的引脚上发生信号电磁(SEM)的问题。
发明内容
根据本发明的一个方面，提供了一种半导体器件的单元布局，包括：单元块，所述单元块包括与时钟相关的引脚，所述与时钟相关的引脚设置在单元布局中的第N金属层；以及分接连接件，设置在所述第N金属层上方的至少一个金属层处并且堆叠在所述单元块的所述与时钟相关的引脚的上方，所述分接连接件电连接至所述与时钟相关的引脚并且形成所述单元块的所述与时钟相关的引脚的等效分接点，其中，N是大于或者等于0的整数。
根据本发明的另一个方面，提供了一种半导体器件的单元布局库，包括：至少一个替代单元布局，所述至少一个替代单元布局对应于标准单元布局，所述标准单元布局包括具有与时钟相关的引脚的第一单元块，所述至少一个替代单元布局中的每个均包括第二单元块和分接连接件，所述第二单元块等效于所述标准单元布局的所述第一单元块，所述分接连接件堆叠在所述第二单元块的与时钟相关的引脚的上方，所述分接连接件形成所述第二单元块的所述与时钟相关的引脚的等效分接点。根据本发明的又一个方面，提供了一种用于合成半导体器件的方法，包括：根据单元布局库中的标准单元布局来规划半导体器件；形成对于所述标准单元布局的布线图案；对所述布线图案执行设计规则检查(DRC)或信号电磁模拟测试；明确所述标准单元布局中的至少哪一个没有通过所述设计规则检查或所述信号电磁模拟测试；以及用所述单元布局库中的替代单元布局来替代没有通过所述设计规则检查或所述信号电磁模拟测试的所述标准单元布局。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个实施例。应该注意，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以被任意增加或减少。
图1是示出了半导体器件的单元布局的顶视图。
图2是示出了根据本发明实施例的半导体器件的单元布局的顶视图。
图3是示出了沿着图2中示出的截线A-A截取的单元布局的截面图。
图4是示出了根据本发明实施例的半导体器件的另一单元布局的顶视图。
图5是示出了根据本发明实施例的半导体器件的另一单元布局的顶视图。
图6是示出了根据本发明实施例的半导体器件的单元布局的顶视图。
图7是示出了沿着图6中示出的截线B-B截取的单元布局的截面图。
图8是示出了根据本发明实施例的半导体器件的单元布局的顶视图。
图9是示出了根据本发明的实施例示出的半导体器件的单元布局的顶视图。
图10A是示出了第一金属互连件和第二金属互连件之间的连接通孔的另一个实施例的顶视图。
图10B是示出了第一金属互连件和第二金属互连件之间的连接通孔的另一个实施例的顶视图。
图11是示出了根据本发明实施例的在非临暂态计算机可读存储介质上存储的单元布局库的示意图。
图12是示出了根据本发明实施例的合成方法的流程图。
具体实施方式
在以下描述中，给出对提供对本发明的实施例的透彻理解的特定细节。然而本领域中一般技术人员将认识到，本发明可以在没有一个或多个具体细节或者与其他成分组合的情况下实施。公知的实施方式或操作没有详细示出或描述，以避免本发明的各种实施例的模糊方面。
本说明书中使用的术语通常具有其在本领域中以及在使用每一个术语的具体的内容中的普通含义。本说明书中使用的实例，包括本文所讨论的任何术语的实例，仅是示例性的，并且绝不是限制本发明的或任何示例性术语的范围和意义。同样，本发明不限于本说明书中给出的各个实施例。
应当理解，尽管本文可以使用术语第一、第二等以描述各个元件，但是这些元件不应被这些术语限制。这些术语用于将一个元件与另一个元件区别开。例如，在不背离本发明的范围的情况下，可以将第一元件叫做第二元件，并且类似地，可以将第二元件叫做第一元件。如本文所使用的，术语“和/或”包括一个或多个所列的相关联项目的任何以及所有的组合。
如本文所使用的，术语“包含”、“包括”、“具有”、“容纳”、“关于”等应该被理解为开放式的，即，意味着包括但不限于。
整篇说明书中提及“一个实施例”或“实施例”，意味着结合该实施例所描述的特别的部件、结构、实施方式或特征包括在本发明的至少一个实施例中。因此，整篇说明书的多个地方使用的短语“在一个实施例中”或“在实施例中”无须全部涉及相同的实施例。此外，特别的部件、结构、实施方式或特征可以在一个或多个实施例中以任何合适的方式结合。
图1是示出了半导体器件的单元布局100的顶视图。单元布局100包括半导体器件的单元块CB1。在一些实施例中，单元块CB1是半导体器件的基本单元单位，例如包括晶体管、开关、逻辑栅极、寄存器、逆变器、比较器、时钟缓冲等。许多单元块在一个半导体器件中实施，并且这些基本单元块连接在一起以执行包括诸如存储、加法、乘法、比较等一些功能。在一些实施例中，图1中示出的单元布局100存储在单元布局库中并且被视为标准单元布局。
在一些实施例中，每个单元块都被配置为具有一些用于传输信号的引脚。在图1中示出的实施例中，单元块CB1包括四个引脚PIN1、PIN2、PIN3以及PIN4。在这四个引脚中，引脚PIN1是与时钟相关的引脚。为了说明，引脚PIN1是单元块CB1的时钟输入引脚以接收来自系统时钟产生器(图中未示出)的时钟信号。单元块CB1的时序通过引脚PIN1控制，使得单元块CB1与半导体器件中的其它单元块同步。在一些实施例中，取决于单元块CB1的功能，其它引脚PIN2、PIN3以及PIN4每个被配置为数据输入引脚、控制信号输入引脚、输出引脚和/或使能引脚的一个。为了说明的目的，给定图1中的单元块CB1的引脚的数量。单元块CB1的不同数量的引脚都在本发明所保护的范围内。
在图1中示出的单元布局中，在一些实施例中，与时钟相关的引脚PIN1与其它引脚PIN2至PIN4一同在单元布局100的较下金属层上实现。为了说明，在第一金属层(例如，M1层)上实施与时钟相关的引脚PIN1。
为了确保不同的单元块的同步，通常采用时钟树以相同的时序将各时钟信号分配至每个单元块。在时钟树生成(spanning)期间，首先对时钟树的时钟树干(clock-trunk)全局布线，并且将一些时钟缓冲器放置在时钟树上的不同位置以提高时钟信号。之后，为时钟叶连接分配各层和各轨道。最后，为时钟叶与所有单元块的时钟引脚之间的时钟叶连接分配详细的布线。
在通常的电路设计中，电路元件用自动合成工艺辅以电子设计自动化(EDA)工具来布置，以优化空间和/或电路性能。然而，目前的EDA工具对布线图案(特别是对较下部的金属层)控制不佳并且在时钟布线时可能诱发许多SEM问题或没有通过设计规则检查(DRC)。在合成工艺期间，通过EDA工具建立的时钟布线的叶布线(leaf wiring)可以占用不必要的资源(例如，布局上的布线空间)并且明显影响信号的可布线性。
在图1中示出的单元布局100中，单元块CB1的引脚PIN1是时钟信号的分接点。来自时钟树的时钟信号连接至在单元块CB1中的引脚PIN1。然而，单元布局100中的较下的金属层(例如，M1层和M2层)通常被许多信号布线占据。当时钟叶与所有的单元块的时钟引脚之间时钟叶连接由电子设计自动化(EDA)工具自动生成时，时钟叶连接通常采用狭窄信号布线或者时钟叶连接可以与许多其他信号的布线重叠(或邻近)。因为经过时钟叶连接传输的时钟信号易受其它信号的影响，这些时钟叶连接将没有通过设计规则检查(DRC)或信号的电磁(SEM)模拟测试。
参考图2和图3。图2是示出了根据本发明的一些实施例的半导体器件的单元布局110的顶视图。图3是示出了沿着图2中示出的截线A-A截取的单元布局110的截面图。如图2中示出的，单元布局110包括单元块CB1和分接连接件(tapping connector)TAP1。
单元块CB1包括与时钟相关的引脚PIN1。与时钟相关的引脚PIN1设置在单元布局110中的第N金属层。在一些实施例中，N是大于或者等于0的整数。在一些实施例中，为了说明，在第(N+1)金属层和第(N+2)金属层处设置分接连接件TAP1，因此分接连接件TAP1叠置在单元块CB1的与时钟相关的引脚PIN1之上。
分接连接件TAP1电连接至与时钟相关的引脚PIN1并且形成单元块CB1的与时钟相关的引脚PIN1的等效分接点，使得时钟树的布线可以更容易(不需要找出到达位于较下金属层中的与时钟相关的引脚PIN1的路径)。因此，时钟树能够通过位于第(N+2)金属层上的相对更高的金属层上的与时钟相关的引脚PIN1而分接至单元块CB1。在其它一些实施例中，分接连接件(图中未示出)设置和堆叠在单元块CB1中与时钟不相关的引脚PIN2至PIN4的至少一个的上面，并且分接连接件形成单元块CB1的与时钟不相关的引脚PIN2至PIN4的等效分接点。
在图3中示出的实施例中，在第一金属层(例如，M1层)处设置与时钟相关的引脚PIN1。在一些实施例中，N是大于或者等于0的整数。与时钟相关的引脚PIN1通过连接通孔VIA0电连接至半导体器件的有源层OD。在一些实施例中，与时钟相关的引脚PIN1通过接触件(未示出)电连接至半导体器件的有源层OD。在一些实施例中，与时钟相关的引脚PIN1通过接触件(未示出)或通孔电连接至半导体器件的POLY或者栅极层(未示出)。分接连接件TAP1包括第一金属互连件INT1和第二金属互连件INT2。为了说明目的，分接连接件TAP1仅包括在两个金属层中的两个金属互连件，可以理解的是，分接连接件TAP1可以包括在K个金属层中的J个金属互连件，其中，J、K是大于或者等于1的整数。在一些实施例中，J等于K。在一些实施例中，J大于K。
如图2中和图3中示出的，第一金属互连件INT1设置在第(N+1)金属层(例如，第二金属层M2)并且堆叠在单元块CB1的与时钟相关的引脚PIN1的上方。第一金属互连件INT1通过另一连接通孔VIA1电连接至与时钟相关的引脚PIN1。
第二金属互连件INT2设置在第(N+2)金属层(例如，第三金属层M3)并且堆叠在第一金属互连件INT1的上方。第二金属互连件INT2通过另一连接通孔VIA2电连接至第一金属互连件INT1。第二金属互连件INT2形成单元块CB1的与时钟相关的引脚PIN1的等效分接点。时钟树能够分接在第二金属互连件INT2上而不是直接连接至单元块CB1的与时钟相关的引脚PIN1。相比于没有分接连接件TAP1的一些方法，对于时钟树生成，其更易于将时钟叶连接至等效分接点，例如在图3中M3层上的第二金属互连件INT2。
在一些实施例中，在图2中，根据设计规则，第一金属互连件INT1的宽度WD1为图3中M2层上的最小迹线的宽度的1至3倍。根据设计规则，第二金属互连件INT2的宽度WD2为M3层上的最小迹线的宽度的1至3倍。
当宽度WD1或宽度WD2减少时，将会增加流过第一金属互连件INT1和第二金属互连件INT2的电流密度，并且经过第一金属互连件INT1和第二金属互连件INT2传输的时钟信号将会受到SEM噪音的影响并且面临DRC问题。
当宽度WD1或宽度WD2增加时，将会减少流过第一金属互连件INT1或第二金属互连件INT2的电流密度，因此将防止SEM噪音和DRC问题。
在一些实施例中，宽度WD1被指定为约为M2层上的最小迹线的宽度的2倍，并且宽度WD2被指定为约为M3层上的最小迹线的宽度的2倍。在M2/M3层上的最小迹线的宽度由取决于不同制造工艺比例的制造规则或者设计规则决定。例如，在16nm的制造工艺下，M2层上的最小迹线的宽度为大约32纳米(nm)并且在M3层上的最小迹线的宽度为大约38纳米(nm)
如图2中示出的实施例，第一金属互连件INT1和第二金属互连件INT2是加宽的互连件，在一些实施例中，其具有的宽度是对应层上的最小迹线的宽度的2倍，使得在第一金属互连件INT1和第二金属互连件INT2上的SEM噪音减少，并且第一金属互连件INT1和第二金属互连件INT2的宽度将会满足设计规则中限定的宽度要求。
在一些实施例中，宽度WD2是宽度WD1的0.5倍至3倍。在一些实施例中，为了平衡DRC/SEM问题与布线资源之间的折衷，宽度WD2被指定为宽度WD1的0.6至0.67倍。
为了说明，当宽度WD2被指定为宽度WD1的0.6至0.67倍时，与WD2被指定为宽度WD1的0.5至0.6倍相比，单元布局110具有较少的DRC失效和更多的SEM益处。另一方面，当WD2被指定为宽度WD1的0.6至0.67倍时，与WD2被指定为宽度WD1的0.67至3倍相比，单元布局110具有SEM益处并且能够通过DRC而无需牺牲过多的布线资源。
包括图2和图3中示出的单元块CB1连同分接连接件TAP1的单元布局110存储在除图1中示出的单元布局100之外的单元布局库中。单元布局110视为对应于标准单元布局(例如，图1中示出的单元布局100)的替代单元布局。
针对合成工艺中采用的标准单元布局(例如，单元布局100)没有通过设计规则检查(DRC)或信号电磁(SEM)模拟测试，替代单元布局(例如，单元布局110)用于替代合成工艺中的标准单元布局。
在上述的实施例中，单元块CB1是序向单元(sequential cell)(例如，单元块用作晶体管，逻辑门或反相器)。在序向单元中，只有一个引脚是与时钟相关的引脚。然而，在一些专用单元中，一个单元块中存在有多个与时钟相关的引脚。例如，时钟缓冲器的输入引脚和输出引脚都是与时钟相关的引脚。
现在参考图4和图5。图4是示出了根据本发明实施例的半导体器件的另一单元布局200的顶视图。图5是示出了根据本发明实施例的半导体器件的具有分接连接件TAP2至TAP3的另一单元布局210的顶视图。
图4中示出的单元布局200的单元块CB2具有两个引脚PIN1和PIN2。在一些实施例中，单元块CB2的两个引脚PIN1和PIN2全都是与时钟相关的引脚。
在图5中示出的单元布局210中，在单元块CB2的与时钟相关的引脚PIN1和PIN2的上方堆叠有两个分接连接件TAP2和TAP3。分接连接件TAP2包括第一金属互连件INT1和第二金属互连件INT2。分接连接件TAP3包括第三金属互连件INT3和第四金属互连件INT4。关于分接连接件TAP2的第一金属互连件INT1和第二金属互连件INT2的细节和关于分接连接件TAP3的第三金属互连件INT3和第四金属互连件INT4的细节可参考上述实施例中分接连接件TAP1的描述，因此这里不再重复。
在一些实施例中，第一金属互连件INT1的尺寸相似于第三金属互连件INT3的尺寸，而第二金属互连件INT2的尺寸相似于第四金属互连件INT4的尺寸。
为了简要的说明，INT2/INT1表示第二金属互连件INT2的尺寸与第一金属互连件INT1的尺寸的比例，而INT4/INT3表示第四金属互连件INT4的尺寸与第三金属互连件INT3的尺寸的比例。在不同实施例中，INT4/INT3大于INT2/INT1。在其它实施例中，INT4/INT3介于(INT2/INT1)/2和(INT2/INT1)×2之间。
在一些实施例中，第二金属互连件INT2的宽度为第一金属互连件INT1的宽度的0.5至3倍。在一些实施例中，第二金属互连件INT2的宽度被指定为第一金属互连件INT1的宽度的0.6至0.67倍。
在一些实施例中，第二金属互连件INT4的宽度为第一金属互连件INT3的宽度的0.5至3倍。在一些实施例中，第二金属互连件INT4的宽度被指定为第一金属互连件INT3的宽度的0.6至0.67倍。
为了说明目的，分接连接件TAP2/TAP3在两个金属层中仅包括两个金属互连件，可以理解的是，分接连接件TAP2/TAP3可在K个金属层中包括J个金属互连件，其中，J、K是大于或者等于1的整数。在一些实施例中，J等于K。在一些实施例中，J大于K。
在一些实施例中，单元布局200作为标准单元布局存储在单元布局中。包括图5中示出的单元块CB2连同分接连接件TAP1至TAP2的单元布局210存储在除图4中示出的单元布局200之外的单元布局库中。单元布局210被视为对应于标准单元布局(即，图4中示出的单元布局200)的替代单元布局。
图2至图5中的上述实施例已经公开了包括分接连接件的单元布局。在一些实例中，分接连接件包括堆叠在单元块内的一个或多个与时钟相关的引脚上的加宽金属互连件。加宽金属互连件减少了旁路信号(例如，时钟信号)的电流密度，因此减少了没有通过DRC的风险。实施例中的单元布局降低了在较低层处布线图案的复杂性，并且也减少了其他接线对与时钟相关的引脚的SEM影响。
现在参考图6和图7。图6是示出了根据本发明实施例的半导体器件的单元布局310的顶视图。图7是示出了沿着图6中示出的截线B-B截取得到的单元布局310的截面图。图6中公开的单元布局310表示了对应于图1中示出的单元布局100(标准单元布局)的替代单元布局的另一实例。
如图6中示出的，单元布局310包括单元块CB3和分接连接件TAP4。单元块CB3包括与时钟相关的引脚PIN1和其它引脚PIN2至PIN4。与时钟相关的引脚PIN1和其它引脚PIN2至PIN4设置在单元布局310中的第N金属层。在一些实施例中，N等于1，因此与时钟相关的引脚PIN1设置在第一金属层(M1)处。在其它的一些实施例中，N是大于或者等于0的整数。
如图6和图7中示出的，分接连接件TAP4设置在第(N+1)金属层(第二金属层，M2)和第(N+2)金属层(第三金属层，M3)。分接连接件TAP4堆叠在单元块CB3的与时钟相关的引脚PIN1的上方。分接连接件TAP4电连接至与时钟相关的引脚PIN1并且形成单元块CB3的与时钟相关的引脚PIN1的等效分接点。在一些实施例中，分接连接件TAP4可以电连接至除了与时钟相关的引脚的引脚。
为了说明目的，分接连接件TAP4在两个金属层中仅包括两个金属互连件，可以理解的是，分接连接件TAP4可在K个金属层中包括J个金属互连件，其中，J、K是大于或者等于1的整数。在一些实施例中，J等于K。在一些实施例中，J大于K。
分接连接件TAP4包括多个第一金属互连件和多个第二金属互连件。在图6中和图7中示出的实施例中，在分接连接件TAP4中有三个第一金属互连件INT1a至INT1c和两个第二金属互连件INT2a至INT2b。为了说明，第一金属互连件INT1a至INT1c和两个第二金属互连件INT2a至INT2b形成3×2互连件网格。图6和图7仅示出了三个第一金属互连件INT1a至INT1c和两个第二金属互连件INT2a至INT2b，但是出于说明的目的给定它们。不同数量的第一/第二金属互连件都在本发明所保护的范围内。在一些实施例中，互连件网格是A×B网格。A和B均是大于或者等于1的正整数。
第一金属互连件INT1a至INT1c设置在第二金属层(M2)处。第一金属互连件INT1a至INT1c互相平行。第一金属互连件INT1a至INT1c中的至少一个堆叠在与时钟相关的引脚PIN1的上方并且通过连接通孔VIA1电连接至与时钟相关的引脚PIN1
第二金属互连件INT2a至INT2b设置在第三金属层(M3)处。第二金属互连件INT2a至INT2b互相平行。第二金属互连件INT2a至INT2b堆叠在第一金属互连件INT1a至INT1c的上方。第二金属互连件INT2a至INT2b被设置为垂直于第一金属互连件INT1a至INT1c，使得第一金属互连件INT1a至INT1c和第二金属互连件INT2a至INT2b形成3×2网格。第二金属互连件INT2a至INT2b通过连接通孔VIA2电连接至第一金属互连件INT1a至INT1c。第二金属互连件INT2至INT2b形成单元块CB3的与时钟相关的引脚PIN1的等效分接点。
图6和图7中的上述实施例已经公开了包括分接连接件的单元布局。在一些实施例中，分接连接件包括堆叠在单元块中的一个或多个与时钟相关的引脚上的金属互连件网格。金属互连件网格减少了旁路信号(例如，时钟信号)的电流密度，因此降低了没有通过DRC的风险。单元布局中本来位于较低金属层处的与时钟相关的引脚通过分接连接件预堆叠至更高的金属层，从而降低了单元布局中较下层处布线图案的复杂度。通过加宽金属互连件或金属互连件网格形成分接连接件，使得旁路电流不会拥堵在沿着布线图案的狭窄路径中。因此，时钟信号通过分接连接件传输至与时钟相关的引脚，而不是通过狭窄路径传输。结果，避免了来自周围其他接线的SEM影响。
此外，当单元块CB3包括不只一个与时钟相关的引脚(图中未示出)时，对其它与时钟相关的引脚施用附加的金属互连件网格(例如，分接连接件TAP4)。这些细节可以参考图5中公开的实施例，其中，单元块210包括多个与钟相关的引脚和多个分接连接件。
在一些实施例中，根据设计规则，第一金属互连件INT1a至INT1c的每个的宽度WD3都长于M2层上的最小迹线的宽度，并且根据设计规则，第二金属互连件INT2a至INT2b的每个的宽度WD4都长于M3层上的最小迹线的宽度。
在一些实施例中，宽度WD3是宽度WD4的Q倍。在一些实施例中，Q是例如从0.7至1.5的正值。在其它一些实施例中，Q是例如从0.85至0.9的正值。
在一些实施例中，第一金属互连件INT1a至INT1c的每个的宽度WD3相似于第二金属互连件INT2a至INT2b的每个的宽度WD4。
在其它的一些实施例中，第一金属互连件INT1a至INT1c的每个的宽度WD3不同于第二金属互连件INT2a至INT2b的每个的宽度WD4。
现在参考图8。图8是示出了根据本发明实施例的半导体器件的单元布局410的顶视图。在图8中公开的单元布局410表示对应于图1中示出的单元布局100(标准单元布局)的替代单元布局的另一实施例。
单元布局410包括单元块CB4和分接连接件TAP5。单元块CB4包括与时钟相关的引脚PIN1和其它引脚PIN2至PIN4。与时钟相关的引脚PIN1和其它引脚PIN2至PIN4设置在单元布局410中的第N金属层。在一些实施例中，N等于1，因此与时钟相关的引脚PIN1设置在第一金属层(M1)处。在一些实施例中，N是大于或者等于0的整数。
出于说明目的，分接连接件TAP5仅包括在两个金属层中的两个金属互连件，可以理解的是，分接连接件TAP5可以包括K个金属层中的J个金属互连件，其中，J、K是正整数并且大于或者等于1。在一些实施例中，J等于K。在一些实施例中，J大于K。
分接连接件TAP5是图5和图6中示出的实施例的结合。分接连接件TAP5包括第一金属互连件INT1和多个第二金属互连件INT2a至INT2b。第一金属互连件INT1设置在第二金属层(M2)处并且堆叠在与时钟相关的引脚PIN1的上方。第一金属互连件INT1电连接至与时钟相关的引脚PIN1。
第二金属互连件INT2a至INT2b设置在第三金属层(M3)处。第二金属互连件INT2a至INT2b互相平行。第二金属互连件INT2a至INT2b堆叠在第一金属互连件INT1上方并且被设置为垂直于第一金属互连件INT1。第二金属互连件INT2a至INT2b电连接至第一金属互连件INT1。第二金属互连件INT2至INT2b形成单元块CB4的与时钟相关的引脚PIN1的等效分接点。
在一些实施例中，根据设计规则，第一金属互连件的宽度WD5是第二金属层上的最小迹线的宽度的1至3倍，并且根据设计规则，第二金属互连件INT2a至INT2b的每个的宽度WD6长于M3层上的最小迹线的宽度。
在一些实施例中，第一金属互连件INT1的宽度WD5不同于第二金属互连件INT2a至INT2b的每个的宽度WD6。
在一些实施例中，宽度WD5是宽度WD6的R倍。在一些实施例中，R是例如从1.5至5的正值。在其它的一些实施例中，R是例如从1.7至2.7的正值。
参考图9。图9是示出了根据本发明实施例的半导体器件的单元布局510的顶视图。图9中公开的单元布局510表示对应于图1中示出的单元布局100(标准单元布局)的替代单元布局的不同实施例。
单元布局510包括单元块CB5和分接连接件TAP6。单元块CB5包括与时钟相关的引脚PIN1和其它引脚PIN2至PIN4。与时钟相关的引脚PIN1和其它引脚PIN2至PIN4设置在单元布局510中的第N金属层。在一些实施例中，N等于1，因此与时钟相关的引脚PIN1设置在第一金属层(M1)处。在一些实施例中，N是大于或者等于0的整数。
为了说明目的，分接连接件TAP5仅包括在两个金属层中的两个金属互连件，可以理解的是，分接连接件TAP5可以包括K个金属层中的J个金属互连件，其中，J、K是整数并且大于或者等于1。在一些实施例中，J等于K。在一些实施例中，J大于K。
分接连接件TAP6是在图5和图6中示出的实施例的结合。分接连接件TAP6包括多个第一金属互连件INT1a至INT1c和第二金属互连件INT2。第一金属互连件INT1a至INT1c设置在第二金属层处。第一金属互连件INT1a至INT1c互相平行。第一金属互连件INT1a至INT1c中的至少一个堆叠在与时钟相关的引脚PIN1的上方并且电连接至与时钟相关的引脚PIN1。
第二金属互连件INT2设置在第三金属层M3处并且堆叠在第一金属互连件INT1a至INT1c的上方。第二金属互连件INT2电连接至第一金属互连件INT1a至INT1c，并且第二金属互连件INT2形成单元块CB5中的与时钟相关的引脚PIN1的等效分接点。
在一些实施例中，根据设计规则，第一金属互连件INT1a至INT1c的每个的宽度WD7长于第二金属层上的最小迹线的宽度，并且根据设计规则，第二金属互连件INT2的宽度WD8是第三金属层上的最小迹线的宽度的3倍。
在一些实施例中，第一金属互连件INT1a至INT1c的每个的宽度WD7不同于第二金属互连件INT2的宽度WD8。
在一些实施例中，宽度WD7是宽度WD8的T倍。在一些实施例中，T是例如从0.3至0.7的正值。在其他一些实施例中，T是例如从0.33至0.55的正值。
在上述实施例中，图3中示出的在第一金属互连件INT1和第二金属互连件INT2之间的连接通孔VIA2整体形成。参考图10A和图10B。图10A是示出了第一金属互连件INT1和第二金属互连件INT2之间的连接通孔的其它实施例的顶视图。图10B是示出了在第一金属互连件INT1和第二金属互连件INT2之间的连接通孔的又一实施例的顶视图。
如图10A中示出的，在第一金属互连件INT1和第二金属互连件INT2之间的连接通孔VIA2包括1×2的通孔阵列。1×2的通孔阵列通过在第一金属互连件INT1和第二金属互连件INT2之间的两个独立的通孔形成。当第二金属互连件INT2的宽度WD2被指定为第一金属互连件INT1的宽度WD1的0.6至0.67倍时，1×2的通孔阵列适合来减少SEM噪音。
如图10B中示出的，在第一金属互连件INT1和第二金属互连件INT2之间的连接通孔VIA2包括2×2的通孔阵列。2×2的通孔阵列通过在第一金属互连件INT1和第二金属互连件INT2之间的四个独立的通孔形成。当第二金属互连件INT2的宽度WD2被指定为长于第一金属互连件INT1的宽度WD1时，2×2的通孔阵列适合来减少SEM噪音。
参考图11，其是示出了根据本发明实施例的存储在非暂态计算机可读存储介质上的单元布局库600的示意图。单元布局库600与用于限定布局设计的单元布局相关，处理器利用布局设计来制造半导体器件的至少一个方面。单元布局库600包括标准单元布局CL1至CL2以及替代单元布局CL1a至CL1c和CL2a至CL2c。
每个标准单元布局(例如，在图1中的单元布局100和在图4中单元布局200)都包括具有与时钟相关的引脚的单元块。
每个替代单元布局CL1a至CL2c都对应于标准单元布局CL1至CL2的一个。在实施例中，替代单元布局CL1a至CL1c对应于标准单元布局CL1。替代单元布局CL2a至CL2c对应于标准单元布局CL2。
每个替代单元布局CL1a至CL2c都包括对应的单元块和分接连接件。对应的单元块等效于标准单元布局的单元块。为了说明，图2中的单元布局100、图6中的单元布局310、图8中的单元布局410以及图9中的单元布局510是对应于图1中的单元布局100的替代单元布局。图5中的单元布局210是对应于图4中的单元布局200的替代单元布局。
分接连接件堆叠在单元块的与时钟相关的引脚的上方。分接连接件形成对应单元块的与时钟相关的引脚的等效分接点。分接连接件的细节在上述实施例中已提及，因此在此不再重复。
针对合成工艺中采用的标准单元布局没有通过设计规则检查(DRC)或信号电磁(SEM)模拟测试，替代单元布局用于在合成工艺中替代标准单元布局。为了说明，如果图1中的单元布局100在合成过程中采用并且没有通过设计规则检查(DRC)或信号电磁(SEM)模拟测试，使用选自图2中的单元布局110、图6中的单元布局310、图8中的单元布局410和图9中的单元布局510中的一个替代单元布局以替代图1中的单元布局100。然后，具有替代单元布局的布局规划再次参与至合成工艺中。由于替代单元具有预堆叠在与时钟相关的引脚上的分接连接件，具有替代单元布局的布局规划通过设计规则检查(DRC)或信号电磁(SEM)模拟测试具的机会更大。在一些实施例中，分接连接件预堆叠在单元布局中的与时钟无关的引脚上。
在一些实施例中，一个替代单元布局内的分接连接件是预堆叠在对应的单元块(参考图2中的单元布局110)的与时钟相关的引脚之上的加宽金属互连件。根据设计规则，每个加宽金属互连件的宽度是对应金属层上的最小迹线的宽度的1至3倍。
在一些实施例中，一个替代单元布局内的分接连接件是预堆叠在对应的单元块(参考图6中的单元布局310、图8中的单元布局410或者图9中的单元布局510)的与时钟相关的引脚之上的互连件网格。互连件网格包括多个设置在两个不同金属层上的金属互连件。金属连接件彼此电连接。
参考图12，其示出了根据本发明实施例的合成方法700的流程图。合成方法700适于根据单元布局库来合成半导体器件。单元布局库包括标准单元布局和对应的替代单元布局(参考图11中的单元布局库600)。
执行合成方法700的操作S701，以在初始时根据单元布局库中的标准单元布局来规划半导体器件。
执行合成方法700的操作S702，以形成对于标准单元布局的布线图案。在一些实施例中，布线图案包括时钟布线和信号布线，
执行操作S703，以对布线图案执行设计规则检查(和/或信号电磁模拟实验，SEM实验)，以检测是否在布局规划中存在电流拥堵区域(或者是否在布局规划中存在狭窄布线)。
执行操作S704，以确定是否标准单元布局的至少一个通过DRC和/或SEM实验。在一些实施例中，在操作S703中，针对布局规划，执行设计规则检查和SEM测试的一个，并且执行操作S704以确定布局规划是否通过检查/检测。在其它实施例中，在操作S703中，针对布局规划，执行设计规则检查和SEM测试两者，并且执行操作S704以确定是否布局规划通过它们两者或者没有通过它们中的一个。
如果标准单元布局通过DRC，则执行操作S705，以根据布局规划直接合成半导体器件。
如果标准单元布局中的至少一个没有通过DRC(和/或信号电磁模拟实验)，执行操作S711至S713。执行操作711，以明确标准单元布局中的至少哪一个没有通过DRC(或者SEM实验)。执行操作712，通过用单元布局库中的替代单元布局来替代没有通过DRC(或者SEM)的标准单元布局来调整布局规划。随后，执行操作S713，以形成对于标准单元布局的布线图案并且形成调整后的布局规划中的替代单元布局。然后，根据调整后的布局规划，执行操作S705以合成半导体器件。
图11和图12中的上述实施例已经公开了单元布局库600和合成方法700。针对标准单元布局没有通过设计规则检查(DRC)或信号电磁(SEM)模拟测试，替代单元布局用于替代标准单元布局。在一些实施例中，替代单元布局的每个都包括分接连接件。分接连接件可以减少旁路信号(例如，时钟信号)的电流密度，因此降低了没有通过DRC的风险。实施例中的单元布局降低了较下层处的布线图案的复杂度，并且也降低了其他接线对与时钟相关的引脚的SEM影响。
在一些实施例中，公开了一种单元布局，包括单元块和分接连接件。单元块包括与时钟相关的引脚。与时钟相关的引脚设置在单元布局中的第N金属层。分接连接件设置在第N金属层上方的至少一个金属层并且堆叠在单元块的与时钟相关的引脚的上方。分接连接件电连接至与时钟相关的引脚并且形成单元块的与时钟相关的引脚的等效分接点。在一些实施例中，N是大于或者等于0的整数。
在一些实施例中，所述分接连接件包括：第一金属互连件，设置在第(N+1)金属层处并且堆叠在所述与时钟相关的引脚的上方，所述第一金属互连件电连接至所述与时钟相关的引脚；以及第二金属互连件，设置在第(N+2)金属层处并且堆叠在所述第一金属互连件的上方，所述第二金属互连件电连接至所述第一金属互连件，并且所述第二金属互连件形成所述单元块的所述与时钟相关的引脚的等效分接点。
在一些实施例中，根据设计规则，所述第一金属互连件的第一宽度是所述第(N+1)金属层上的最小迹线的宽度的1至3倍，根据设计规则，所述第二金属互连件的第二宽度是所述第(N+2)金属层上的最小迹线的宽度的1至3倍，并且所述第二宽度是所述第一宽度的0.5至3倍。
在一些实施例中，所述分接连接件包括：多个第一金属互连件，设置在第(N+1)金属层处，所述多个第一金属互连件彼此平行，所述多个第一金属互连件的至少一个堆叠在所述与时钟相关的引脚的上方并且电连接至所述与时钟相关的引脚；以及多个第二金属互连件，设置在第(N+2)金属层处，所述多个第二金属互连件彼此平行，所述多个第二金属互连件堆叠在所述多个第一金属互连件的上方并且垂直于所述多个第一金属互连件，所述多个第二金属互连件电连接至所述多个第一金属互连件，并且所述多个第二金属互连件形成所述单元块的所述与时钟相关的引脚的等效分接点。
在一些实施例中，所述分接连接件包括：第一金属互连件，设置在第(N+1)金属层处并且堆叠在所述与时钟相关的引脚上方，所述第一金属互连件电连接至所述与时钟相关的引脚；以及多个第二金属互连件，设置在第(N+2)金属层处，所述多个第二金属互连件彼此平行，所述多个第二金属互连件堆叠在所述第一金属互连件的上方并且垂直于所述第一金属互连件，所述多个第二金属互连件电连接至所述第一金属互连件，并且所述多个第二金属互连件形成所述单元块的所述与时钟相关的引脚的等效分接点。
在一些实施例中，根据设计规则，所述第一金属互连件的宽度是在所述第(N+1)金属层上的最小迹线的宽度的1至3倍。
在一些实施例中，所述分接连接件包括：多个第一金属互连件，设置在第(N+1)金属层处，所述多个第一金属互连件彼此平行，所述多个第一金属互连件的至少一个堆叠在所述与时钟相关的引脚的上方并且电连接至所述与时钟相关的引脚；以及第二金属互连件，设置在第(N+2)金属层处并且堆叠在所述多个第一金属互连件的上方，所述第二金属互连件电连接至所述多个第一金属互连件，并且所述第二金属互连件形成所述单元块的所述与时钟相关的引脚的等效分接点。
在一些实施例中，根据设计规则，所述第二金属互连件的宽度是在所述第(N+2)金属层上的最小迹线的宽度的1至3倍。
在一些实施例中，所述单元块存储在单元布局库中并且被视为标准单元布局，所述单元块和所述分接连接件存储在所述单元布局库中并且被视为所述标准单元布局的替代单元布局。
在一些实施例中，所述引脚是所述单元块的与时钟相关的引脚，针对合成工艺中采用的所述标准单元布局没有通过设计规则检查(DRC)或信号电磁(SEM)模拟测试，所述替代单元布局用于在所述合成工艺中替代所述标准单元布局。
也公开了在非暂态计算机可读存储介质上存储的单元布局库。单元布局库与用于限定布局设计的单元布局相关，处理器利用布局设计来制造半导体器件的至少一个方面。单元布局库包括标准单元布局和至少一个对应于标准单元布局的替代单元布局。标准单元布局包括具有与时钟相关的引脚的单元块。至少一个替代单元布局对应于标准单元布局。至少一个替代单元布局的每个包括第二单元块和分接连接件。第二单元块等效于标准单元布局的第一单元块。分接连接件堆叠在第二单元块的与时钟相关的引脚的上方。分接连接件形成第二单元块的与时钟相关的引脚的等效分接点。
在一些实施例中，所述第一单元块的所述引脚和所述第二单元块的所述引脚是与时钟相关的引脚，并且所述替代单元布局用于替代没有通过设计规则检查(DRC)或信号的电磁(SEM)模拟测试的所述标准单元布局。
在一些实施例中，在一个替代单元布局内的所述分接连接件包括预堆叠在所述第二单元块的所述与时钟相关的引脚上方的加宽金属互连件。
在一些实施例中，根据设计规则，每个加宽金属互连件的宽度是对应金属层上的最小迹线的宽度的1至3倍。
在一些实施例中，在一个替代单元布局内的所述分接连接件包括预堆叠在所述第二单元块的所述与时钟相关的引脚上方的互连件网格。
在一些实施例中，所述互连件网格包括设置在两个不同的金属层上的多个金属互连件，所述多个金属互连件彼此电连接。
还公开了一种合成方法，包括如下操作。根据单元布局库中的标准单元布局来规划半导体器件。形成对于标准单元布局的布线图案。对布线图案执行设计规则检查(DRC)或信号电磁模拟测试。明确标准单元布局的至少哪一个没有通过设计规则检查或信号电磁模拟测试。用单元布局库中的替代单元布局来替代没有通过设计规则检查或信号电磁模拟测试的所述标准单元布局。
在一些实施例中，所述标准单元布局中的每个均包括具有与时钟相关的引脚的第一单元块，并且所述替代单元布局的每个均包括第二单元块和分接连接件，所述第二单元块等效于所述标准单元布局的所述第一单元块，所述分接连接件堆叠在所述第二单元块的与时钟相关的引脚的上方，所述分接连接件形成所述第二单元块的所述与时钟相关的引脚的等效分接点。
在一些实施例中，针对所述标准单元布局没有通过所述设计规则检查(DRC)或所述信号电磁(SEM)模拟测试，所述替代单元布局用于替代所述标准单元布局。
在一些实施例中，在一个替代单元布局内的所述分接连接件是预堆叠在所述第二单元块的所述与时钟相关的引脚上方的加宽互连件或者互连件网格。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替代以及改变。

Claims (19)

1.一种半导体器件的单元布局，包括：
单元块，所述单元块包括与时钟相关的引脚，所述与时钟相关的引脚设置在单元布局中的第N金属层；以及
分接连接件，设置在所述第N金属层上方的至少一个金属层处并且堆叠在所述单元块的所述与时钟相关的引脚的上方，所述分接连接件电连接至所述与时钟相关的引脚并且形成所述单元块的所述与时钟相关的引脚的等效分接点，其中，N是大于或者等于0的整数，其中，在垂直方向上所述等效分接点和所述与时钟相关的引脚重叠；
其中，所述分接连接件包括：
第一金属互连件，设置在位于第N金属层上方的第(N+1)金属层处并且堆叠在所述与时钟相关的引脚的上方，所述第一金属互连件电连接至所述与时钟相关的引脚；以及
第二金属互连件，设置在位于所述第(N+1)金属层上方的第(N+2)金属层处并且堆叠在所述第一金属互连件和所述与时钟相关的引脚的上方，所述第二金属互连件电连接至所述第一金属互连件，并且所述第二金属互连件形成所述单元块的所述与时钟相关的引脚的等效分接点。
2.根据权利要求1所述的半导体器件的单元布局，其中，根据设计规则，所述第一金属互连件的第一宽度是所述第(N+1)金属层上的最小迹线的宽度的1至3倍，根据设计规则，所述第二金属互连件的第二宽度是所述第(N+2)金属层上的最小迹线的宽度的1至3倍，并且所述第二宽度是所述第一宽度的0.5至3倍。
3.根据权利要求1所述的半导体器件的单元布局，其中，所述分接连接件包括：
多个第一金属互连件，设置在第(N+1)金属层处，所述多个第一金属互连件彼此平行，所述多个第一金属互连件的至少一个堆叠在所述与时钟相关的引脚的上方并且电连接至所述与时钟相关的引脚；以及
多个第二金属互连件，设置在第(N+2)金属层处，所述多个第二金属互连件彼此平行，所述多个第二金属互连件堆叠在所述多个第一金属互连件的上方并且垂直于所述多个第一金属互连件，所述多个第二金属互连件电连接至所述多个第一金属互连件，并且所述多个第二金属互连件形成所述单元块的所述与时钟相关的引脚的等效分接点。
4.根据权利要求1所述的半导体器件的单元布局，其中，所述分接连接件包括：
第一金属互连件，设置在第(N+1)金属层处并且堆叠在所述与时钟相关的引脚上方，所述第一金属互连件电连接至所述与时钟相关的引脚；以及
多个第二金属互连件，设置在第(N+2)金属层处，所述多个第二金属互连件彼此平行，所述多个第二金属互连件堆叠在所述第一金属互连件的上方并且垂直于所述第一金属互连件，所述多个第二金属互连件电连接至所述第一金属互连件，并且所述多个第二金属互连件形成所述单元块的所述与时钟相关的引脚的等效分接点。
5.根据权利要求4所述的半导体器件的单元布局，其中，根据设计规则，所述第一金属互连件的宽度是在所述第(N+1)金属层上的最小迹线的宽度的1至3倍。
6.根据权利要求1所述的半导体器件的单元布局，其中，所述分接连接件包括：
多个第一金属互连件，设置在第(N+1)金属层处，所述多个第一金属互连件彼此平行，所述多个第一金属互连件的至少一个堆叠在所述与时钟相关的引脚的上方并且电连接至所述与时钟相关的引脚；以及
第二金属互连件，设置在第(N+2)金属层处并且堆叠在所述多个第一金属互连件的上方，所述第二金属互连件电连接至所述多个第一金属互连件，并且所述第二金属互连件形成所述单元块的所述与时钟相关的引脚的等效分接点。
7.根据权利要求6所述的半导体器件的单元布局，其中，根据设计规则，所述第二金属互连件的宽度是在所述第(N+2)金属层上的最小迹线的宽度的1至3倍。
8.根据权利要求1所述的半导体器件的单元布局，其中，所述单元块存储在单元布局库中并且被视为标准单元布局，所述单元块和所述分接连接件存储在所述单元布局库中并且被视为所述标准单元布局的替代单元布局。
9.根据权利要求8所述的半导体器件的单元布局，其中，针对合成工艺中采用的所述标准单元布局没有通过设计规则检查(DRC)或信号电磁(SEM)模拟测试，所述替代单元布局用于在所述合成工艺中替代所述标准单元布局。
10.一种半导体器件的单元布局库，包括：
至少一个替代单元布局，所述至少一个替代单元布局对应于标准单元布局，所述标准单元布局包括具有与时钟相关的引脚的第一单元块，所述至少一个替代单元布局中的每个均包括第二单元块和分接连接件，所述第二单元块等效于所述标准单元布局的所述第一单元块，所述分接连接件堆叠在所述第二单元块的与时钟相关的引脚的上方，所述分接连接件形成所述第二单元块的所述与时钟相关的引脚的等效分接点，其中，在垂直方向上所述等效分接点和所述与时钟相关的引脚重叠；
其中，所述与时钟相关的引脚设置在单元布局中的第N金属层，N是大于或者等于0的整数，所述分接连接件包括：
第一金属互连件，设置在位于第N金属层上方的第(N+1)金属层处并且堆叠在所述与时钟相关的引脚的上方，所述第一金属互连件电连接至所述与时钟相关的引脚；以及
第二金属互连件，设置在位于所述第(N+1)金属层上方的第(N+2)金属层处并且堆叠在所述第一金属互连件和所述与时钟相关的引脚的上方，所述第二金属互连件电连接至所述第一金属互连件，并且所述第二金属互连件形成所述单元块的所述与时钟相关的引脚的等效分接点。
11.根据权利要求10所述的半导体器件的单元布局库，其中，所述替代单元布局用于替代没有通过设计规则检查(DRC)或信号的电磁(SEM)模拟测试的所述标准单元布局。
12.根据权利要求10所述的半导体器件的单元布局库，其中，在一个替代单元布局内的所述分接连接件包括预堆叠在所述第二单元块的所述与时钟相关的引脚上方的加宽金属互连件。
13.根据权利要求12所述的半导体器件的单元布局库，其中，根据设计规则，每个加宽金属互连件的宽度是对应金属层上的最小迹线的宽度的1至3倍。
14.根据权利要求10所述的半导体器件的单元布局库，其中，在一个替代单元布局内的所述分接连接件包括预堆叠在所述第二单元块的所述与时钟相关的引脚上方的互连件网格。
15.根据权利要求14所述的半导体器件的单元布局库，其中，所述互连件网格包括设置在两个不同的金属层上的多个金属互连件，所述多个金属互连件彼此电连接。
16.一种用于合成半导体器件的方法，包括：
根据单元布局库中的标准单元布局来规划半导体器件；
形成对于所述标准单元布局的布线图案；
对所述布线图案执行设计规则检查(DRC)或信号电磁模拟测试；
明确所述标准单元布局中的至少哪一个没有通过所述设计规则检查或所述信号电磁模拟测试；以及
用所述单元布局库中的替代单元布局来替代没有通过所述设计规则检查或所述信号电磁模拟测试的所述标准单元布局；
其中，所述标准单元布局中的每个均包括具有与时钟相关的引脚的第一单元块和分接连接件，所述分接连接件电连接至所述第一单元块的所述与时钟相关的引脚以形成所述第一单元块的所述与时钟相关的引脚的等效分接点，并且，在垂直方向上所述等效分接点和所述与时钟相关的引脚重叠；
其中，所述与时钟相关的引脚设置在单元布局中的第N金属层，N是大于或者等于0的整数，所述分接连接件包括：
第一金属互连件，设置在位于第N金属层上方的第(N+1)金属层处并且堆叠在所述与时钟相关的引脚的上方，所述第一金属互连件电连接至所述与时钟相关的引脚；以及
第二金属互连件，设置在位于所述第(N+1)金属层上方的第(N+2)金属层处并且堆叠在所述第一金属互连件和所述与时钟相关的引脚的上方，所述第二金属互连件电连接至所述第一金属互连件，并且所述第二金属互连件形成所述单元块的所述与时钟相关的引脚的等效分接点。
17.根据权利要求16所述的用于合成半导体器件的方法，其中，所述替代单元布局的每个均包括第二单元块，所述第二单元块等效于所述标准单元布局的所述第一单元块，所述分接连接件堆叠在所述第二单元块的与时钟相关的引脚的上方。
18.根据权利要求17所述的用于合成半导体器件的方法，其中，针对所述标准单元布局没有通过所述设计规则检查(DRC)或所述信号电磁(SEM)模拟测试，所述替代单元布局用于替代所述标准单元布局。
19.根据权利要求17所述的用于合成半导体器件的方法，其中，在一个替代单元布局内的所述分接连接件是预堆叠在所述第二单元块的所述与时钟相关的引脚上方的加宽互连件或者互连件网格。
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