TW201721482A - 半導體裝置及合成方法 - Google Patents

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Abstract

本揭示文件揭示一種半導體裝置的元件佈局及合成方法。元件佈局包括元件區塊及分接連接器。元件區塊具有接腳。在元件佈局中的第N金屬層處設置接腳。在第(N+1)金屬層及第(N+2)金屬層處設置分接連接器及在元件區塊之接腳上方堆疊分接連接器。分接連接器經電性連接至接腳及形成元件區塊之接腳之等效分接點。N為大於或等於1的正整數。

Description

半導體裝置及合成方法
本揭示文件是有關於一種半導體裝置，且特別是有關於一種半導體裝置之佈局方法。
半導體電路中的許多電路元件(反相器、比較器、暫存器、記憶體元件等等)需要在同步時序下操作。為了向此等電路元件同時提供精確時脈訊號，應妥善設計時脈訊號之佈線分佈(亦稱為時脈樹)，以防止在電路元件之接腳上發生訊號電磁干擾(Signal Electromagnetic；SEM)問題。
在一些實施例中，本揭示文件提出一種元件佈局，此元件佈局包括元件區塊及分接連接器。元件區塊具有接腳。在元件佈局中的第N金屬層處設置接腳。在高出第N金屬層至少一個金屬層處設置分接連接器及在元件區塊之接腳上方堆疊分接連接器。分接連接器經電性連接至接腳及形成元件區塊之接腳之等效分接點。在一些實施例中，N為大於或等於0的整數。
本揭示文件亦提出一種儲存在非瞬時電腦可讀取儲存器上的元件佈局庫。元件佈局庫與元件佈局關聯用於界定處理器所使用之佈局設計，以便製造半導體裝置之至少一個態樣。元件佈局庫包括標準元件佈局及對應於標準元件佈局的至少一個替換元件佈局。標準元件佈局包括具有接腳的第一元件區塊。至少一個替換元件佈局對應於標準元件佈局。至少一個替換元件佈局之各者包括第二元件區塊及分接連接器。第二元件區塊等效於標準元件佈局之第一元件區塊。在第二元件區塊之接腳上方堆疊分接連接器。分接連接器形成第二元件區塊之接腳之等效分接點。
本揭示文件亦提出一種合成方法，此合成方法包括以下操作。根據元件佈局庫中的標準元件佈局規劃半導體裝置。將佈線圖案形成為標準元件佈局。對佈線圖案執行設計規則檢查(DRC)或訊號電磁模擬測試。識別在設計規則檢查或訊號電磁模擬測試中不合格的標準元件佈局之至少一者。用元件佈局庫中的替換元件佈局替代設計規則檢查或訊號電磁模擬測試中不合格的標準元件佈局。
100‧‧‧元件佈局
110‧‧‧元件佈局
200‧‧‧元件佈局
210‧‧‧元件佈局
310‧‧‧元件佈局
410‧‧‧元件佈局
510‧‧‧元件佈局
600‧‧‧元件佈局庫
700‧‧‧合成方法
S701‧‧‧操作
S702‧‧‧操作
S703‧‧‧操作
S704‧‧‧操作
S705‧‧‧操作
S711‧‧‧操作
S712‧‧‧操作
S713‧‧‧操作
當結合隨附圖式閱讀時，自下列詳細描述將便於理解本揭示文件之態樣。應注意，根據工業中的標準實務，各特徵並非按比例繪製。事實上，出於論述清晰之目的，可能增加或減小各特徵之尺寸。
第1圖係圖示半導體裝置之元件佈局的俯視示意圖； 第2圖係圖示根據本揭示文件之實施例的半導體裝置之元件佈局的俯視示意圖；第3圖係圖示沿第2圖所示剖面線A-A的元件佈局之剖視示意圖；第4圖係圖示根據本揭示文件之實施例的半導體裝置之另一元件佈局的俯視示意圖；第5圖係圖示根據本揭示文件之實施例的半導體裝置之具有分接連接器的另一元件佈局的俯視示意圖；第6圖係圖示根據本揭示文件之實施例的半導體裝置之元件佈局的俯視示意圖；第7圖係圖示沿第6圖所示剖面線B-B的元件佈局之剖視示意圖；第8圖係圖示根據本揭示文件之實施例的半導體裝置之元件佈局的俯視示意圖；第9圖係圖示根據本揭示文件之實施例的半導體裝置之元件佈局的俯視示意圖；第10A圖係圖示第一金屬內連接件與第二金屬內連接件之間的連接器之另一實施例的俯視示意圖；第10B圖係圖示第一金屬內連接件與第二金屬內連接件之間的連接器之又一實施例的俯視示意圖；第11圖係圖示根據本揭示文件之實施例儲存在非瞬時電腦可讀取儲存器上的元件佈局庫之示意圖；以及第12圖係圖示根據本揭示文件之實施例的合成方法之流程圖。
在以下描述中，呈現特定細節以提供本揭示文件之實施例之透徹理解。然而，本技術領域中的一般技術者將認識到，可在無一或更多個特定細節或與其他組件結合的情況下實施本揭示文件。未圖示或詳細描述熟知實施例或操作以避免模糊本揭示文件之各實施例之態樣。
本說明書中所使用之術語大體上具有本技術領域中及每一術語所使用之特定情境中的一般含義。本說明書中的範例之使用(包括本文所論述之任何術語之範例)僅為說明性，且決不限制本揭示文件或任何示例性術語之範疇及含義。同樣，本揭示文件不受限於本說明書中所給定之各實施例。
應將理解，儘管可在本文中使用術語「第一」、「第二」等等來描述各部件，但此等部件不應受限於此等術語。此等術語係用於將一個部件與另一部件區別開來。舉例而言，在不脫離實施例之範疇的情況下，可將第一部件稱為第二部件，及類似地，可將第二部件稱為第一部件。本文所使用之術語「及/或」包括一或更多個關聯列出項目之任何及所有組合。
本文所使用之術語「包含」、「包括」、「具有」、「含有」、「涉及」及類似者應理解為開放式(亦即，意謂包括但不限於)。
貫穿本說明書，對「一個實施例」或「一實施例」之引用意謂在本揭示文件之至少一個實施例中包括與實 施例關聯描述的特定特徵、結構、實施方式或特性。因此，在貫穿本說明書的各處使用用語「在一個實施例中」或「在一實施例中」不一定皆指示相同實施例。此外，可在一或更多個實施例中以任何適宜方式組合特定特徵、結構、實施方式或特性。
第1圖繪示半導體裝置之元件佈局100的俯視示意圖。元件佈局100包括半導體裝置之元件區塊CB1。在一些實施例中，元件區塊CB1為半導體裝置之基本元件單元，包括例如電晶體、開關、邏輯閘、暫存器、反相器、比較器、時脈緩衝器等等。在一個半導體裝置中實施許多元件區塊，及將此等基本元件區塊連接在一起以執行某些功能，包括例如儲存、加法、乘法、比較等等。在一些實施例中，在元件佈局庫中儲存第1圖所示之元件佈局100及將此元件佈局100視為標準元件佈局。
在一些實施例中，各個元件區塊經配置以具有用於傳輸訊號的一些接腳。在第1圖所示之實施例中，元件區塊CB1包括四個接腳PIN1、PIN2、PIN3及PIN4。在此等四個接腳中，接腳PIN1為時脈相關接腳。如圖所示的實施例中，接腳PIN1為元件區塊CB1之時脈輸入接腳，用於自系統時脈產生器(圖中未示)接收時脈訊號。藉由接腳PIN1控制元件區塊CB1之時序，以使得元件區塊CB1與半導體裝置中的其他元件區塊同步。在一些實施例中，取決於元件區塊CB1之功能，將其他接腳PIN2、PIN3及PIN4各個配置為資料輸入接腳、控制訊號輸入接腳、輸出接腳及/ 或致能接腳中的一者。出於說明性目的，在第1圖中所繪示的元件區塊CB1具有單一個接腳PIN1。於其他實施例中，元件區塊CB1包含不同數量的接腳均屬於本揭示文件所涵蓋之範疇內。
在如第1圖所示之元件佈局中，在一些實施例中，時脈相關接腳PIN1與其他接腳PIN2-PIN4是設置在元件佈局100中的底部金屬層上。舉例來說，時脈相關接腳PIN1設置在第一金屬層(亦即，M1層)上。
為了確定半導體裝置中不同元件區塊彼此能同步操作，半導體裝置中通常設置有時脈樹，用來將時脈訊號同步地發送至各個不同的元件區塊。在時脈樹佈線的過程中，時脈樹之時脈幹線先進行全域佈線，並且在時脈樹上的不同位置處置放一些時脈緩衝器以便增強通過時脈訊號。隨後，再指派各時脈葉所使用的金屬層及走線。最後，指派末端的細部佈線，用於所有元件區塊之時脈接腳連接至各時脈葉。
在典型電路設計中，經常利用電子設計自動化(electronic design automatic；EDA)工具的協助來排列電路組件並自動合成電路佈局，以最佳化電路組件之間的間距及/或優化電路整體效能。然而，當前EDA工具對佈線圖案(尤其是對底部金屬層)具有較難進行完善的自動設計，並且在自動佈置時脈線路的過程中，可能導致許多訊號電磁干擾問題(SEM)，或是產生違反設計規則檢查(design rule check；DRC)的錯誤設計。由EDA工具建立的時脈 佈線之時脈葉線路可能佔據不必要的資源(例如，佈局上的佈線空間)或顯著影響合成製程期間的可佈線性。
在第1圖所示之元件佈局100中，元件區塊CB1之接腳PIN1為時脈訊號之分接點。來自時脈樹的時脈訊號須連接至元件區塊CB1中的接腳PIN1。然而，元件佈局100中的底部金屬層(例如，M1層及M2層)通常被許多訊號線路佔據。當藉由電子設計自動化(EDA)工具自動產生所有元件區塊之時脈葉與時脈接腳之間的時脈葉連接時，時脈葉端的連接線路通常採用窄訊號線路，或是時脈葉連接線路與許多其他訊號線重疊(或鄰近)。此等時脈葉端的連接線路將在設計規則檢查(DRC)或訊號電磁(SEM)模擬測試中不合格，因為在時脈葉端的連接線路上傳輸的時脈訊號將可能於受到其他訊號影響。
參看第2圖及第3圖。第2圖係圖示根據本揭示文件之一些實施例的半導體裝置之元件佈局110的俯視示意圖。第3圖係圖示根據本揭示文件之一些實施例的沿第2圖所示剖面線A-A之元件佈局110的側視示意圖。如第2圖所示，元件佈局110包括元件區塊CB1及分接連接器TAP1。
元件區塊CB1包括時脈相關接腳PIN1。時脈相關接腳PIN1是設置在元件佈局110中第N金屬層處。在一些實施例中，N為大於或等於0的整數。在一些實施例中，如圖式中所示，分接連接器TAP1是設置在第(N+1)金屬層及第(N+2)金屬層處，並且分接連接器TAP1是堆疊在元件區塊CB1中時脈相關接腳PIN1上方。
分接連接器TAP1電性連接至時脈相關接腳PIN1，並且分接連接器TAP1形成元件區塊CB1中時脈相關接腳PIN1的等效分接點，使得時脈樹之佈線將更容易(不需要找出通往底部金屬層中的時脈相關接腳PIN1的連通路徑)。藉此，時脈樹僅需要連接至相對較高的金屬層，例如第(N+2)金屬層上的分接連接器TAP1。時脈樹經由分接連接器TAP1進而分接至元件區塊CB1。在一些其他實施例中，在元件區塊CB1中的非時脈相關接腳PIN2~PIN4之至少一者上方亦可設置並堆疊額外的分接連接器(圖中未示)，這些額外的分接連接器便可形成元件區塊CB1之非時脈相關接腳PIN2~PIN4之等效分接點。
在第3圖所述之實施例中，時脈相關接腳PIN1設置在第一金屬層(亦即，M1層)處。在一些實施例中，N為大於或等於0的整數。經由連接線路VIA0將時脈相關接腳PIN1電性連接至半導體裝置之活動層OD。在一些實施例中，經由一接點(圖中未示)將時脈相關接腳PIN1電性連接至半導體裝置之活動層OD。在一些實施例中，經由一接點(圖中未示)或一連接線路將時脈相關接腳PIN1電性連接至半導體裝置之多晶矽層或閘極層(圖中未示)。分接連接器TAP1包括第一金屬內連接件INT1及第二金屬內連接件INT2。為了圖示繪示及說明上的方便，分接連接器TAP1僅包括位於兩個金屬層的兩個金屬內連接件。須進一步說明的是，分接連接器TAP1可包括分別位於K個金屬層中的J 個金屬內連接件，其中J、K為整數且大於或等於1。在一些實施例中，J等於K。在一些實施例中，J大於K。
如第2圖及第3圖所示，第一金屬內連接件INT1設置在第(N+1)金屬層(亦即，第二金屬層M2)處，並且第一金屬內連接件INT1是堆疊於元件區塊CB1中時脈相關接腳PIN1上方。經由另一連接線路VIA1將第一金屬內連接件INT1電性連接至時脈相關接腳PIN1。
第二金屬內連接件INT2設置在第(N+2)金屬層(亦即，第三金屬層M3)處，並且第二金屬內連接件INT2是堆疊在第一金屬內連接件INT1上方。經由另一連接線路VIA2將第二金屬內連接件INT2電性連接至第一金屬內連接件INT1。第二金屬內連接件INT2形成元件區塊CB1中時脈相關接腳PIN1之等效分接點。時脈樹透過第二金屬內連接件INT2進而分接至元件區塊CB1的時脈相關接腳PIN1，而不需要尋找直接連接至元件區塊CB1之時脈相關接腳PIN1的直接路徑。相較於未設置分接連接器TAP1的佈區方式，上述實施例在時脈樹佈局的流程中更容易將時脈葉端的線路連接至上述等效分接點(例如，第3圖中的第三金屬層M3上的第二金屬內連接件INT2)。
在一些實施例中，在第2圖中，第一金屬內連接件INT1之寬度WD1為根據設計規則中第3圖的第二金屬層M2上之最窄走線寬度的1倍至3倍。第二金屬內連接件INT2之寬度WD2為根據設計規則中第三金屬層M3上之最窄走線寬度的1倍至3倍。
當減小寬度WD1或寬度WD2時，第一金屬內連接件INT1或第二金屬內連接件INT2上的電流密度將增加，並且第一金屬內連接件INT1及第二金屬內連接件INT2上方傳輸的時脈訊號將受到訊號電磁雜訊影響且不易通過設計規則檢查。
當增加寬度WD1或寬度WD2時，第一金屬內連接件INT1或第二金屬內連接件INT2上的電流密度將減小，藉此將防止訊號電磁雜訊及避免違反設計規則檢查。
在一些實施例中，將寬度WD1設置為第二金屬層M2上的最窄走線寬度的約2倍，及將寬度WD2設置為第三金屬層M3上的最窄走線寬度的約2倍。取決於製造製程之不同尺度，由製造規則或設計規則決定第二金屬層M2及第三金屬層M3上的最窄走線寬度。舉例而言，在16奈米(nm)製造製程下，第二金屬層M2上的最窄走線寬度為約32奈米及第三金屬層M3上的最窄走線寬度為約38奈米。
如第2圖所示之實施例，第一金屬內連接件INT1及第二金屬內連接件INT2為加寬內連接件，在一些實施例中，第一金屬內連接件INT1及第二金屬內連接件INT2具有相應各金屬層上的最窄走線寬度2倍的寬度，以使得訊號電磁雜訊在第一金屬內連接件INT1及第二金屬內連接件INT2上減小，並且第一金屬內連接件INT1及第二金屬內連接件INT2之寬度將滿足設計規則中所界定之寬度要求。
在一些實施例中，寬度WD2為寬度WD1的0.5倍至3倍。在提高設計規則檢查通過比例並解決訊號電磁雜 訊問題與有效應用佈線資源之間的平衡取捨之下，部份實施例中將寬度WD2設置為寬度WD1的0.6倍至0.67倍。
舉例來說，相較於將寬度WD2為寬度WD1的0.5倍至0.6倍的情況，若將寬度WD2設置為寬度WD1的0.6倍至0.67倍，元件佈局110具有降低設計規則檢查不合格比例及較能避免訊號電磁雜訊。另一方面，相較於將寬度WD2為寬度WD1的0.67倍至3倍的情況，若將寬度WD2設置為寬度WD1的0.6倍至0.67倍，元件佈局110具有仍然可避免訊號電磁雜訊及仍可通過設計規則檢查並且無需損失太多佈線資源。
元件佈局庫除了儲存第1圖所示之元件佈局100以外，元件佈局庫更儲存有如第2圖及第3圖所示的元件佈局110。元件佈局110包括元件區塊CB1以及第2圖及第3圖所示之分接連接器TAP1。將元件佈局110視為對應於標準元件佈局(亦即，第1圖所示之元件佈局100)的替換元件佈局。
當合成製程中採用的標準元件佈局(例如，元件佈局100)在設計規則檢查或訊號電磁模擬測試中不合格時，在合成製程中用替換元件佈局(例如，元件佈局110)替代標準元件佈局。
在前述實施例中，元件區塊CB1為與時序相關的電子元件(例如，作為電晶體、邏輯閘極或反相器的元件區塊)。在與時序相關的電子元件中，至少具有一個時脈相關的接腳。然而，部份特定元件中，單一元件區塊中可能存 在多個時脈相關接腳。舉例而言，時脈緩衝器當中輸入接腳及輸出接腳兩者皆為時脈相關接腳。
亦參看第4圖及第5圖。第4圖係圖示根據本揭示文件之實施例的半導體裝置之另一元件佈局200的俯視示意圖。第5圖係圖示根據本揭示文件之實施例的半導體裝置其具有分接連接器TAP2-TAP3的另一元件佈局210的俯視示意圖。
第4圖所示之元件佈局200之元件區塊CB2具有兩個接腳PIN1及PIN2。在此實施例中，元件區塊CB2之接腳PIN1及PIN2兩者皆為時脈相關接腳。
在第5圖所示之元件佈局210中，在元件區塊CB2之時脈相關接腳PIN1及PIN2上方堆疊兩個分接連接器TAP2及TAP3。分接連接器TAP2包括第一金屬內連接件INT1及第二金屬內連接件INT2。分接連接器TAP3包括第三金屬內連接件INT3及第四金屬內連接件INT4。關於分接連接器TAP2中的第一金屬內連接件INT1與第二金屬內連接件INT2、以及分接連接器TAP3中的第三金屬內連接件INT3與第四金屬內連接件INT4的連接關係與技術細節，類似於前述實施例中第2圖至第3圖的分接連接器TAP1，請參閱分接連接器TAP1之相關敘述，在此不另贅述。
在一些實施例中，第一金屬內連接件INT1之尺寸類似於第三金屬內連接件INT3之尺寸，並且第二金屬內連接件INT2之尺寸類似於第四金屬內連接件INT4之尺寸。
為了方便說明，若以表示第二金屬內連接件INT2與第一金屬內連接件INT1兩者尺寸的比值，並以 表示第四金屬內連接件INT4之大小與第三金屬內連 接件INT3兩者尺寸的比值。在一些實施例中，大於 。在另一些實施例中，介於×至×2之間。
在一些實施例中，第二金屬內連接件INT2之寬度為第一金屬內連接件INT1之寬度的0.5倍至3倍。在一些實施例中，將第二金屬內連接件INT2之寬度指配為第一金屬內連接件INT1之寬度的0.6倍至0.67倍。
在一些實施例中，第二金屬內連接件INT4之寬度為第一金屬內連接件INT3之寬度的0.5倍至3倍。在一些實施例中，將第二金屬內連接件INT4之寬度設置為第一金屬內連接件INT3之寬度的0.6倍至0.67倍。
為了圖示繪示及說明上的方便，分接連接器TAP2與TAP3僅包括位於兩個金屬層中的兩個金屬內連接件。須進一步說明的是，分接連接器TAP2與TAP3各自可包括K個金屬層中的J個金屬內連接件，其中J、K為整數且大於或等於1。在一些實施例中，J等於K。在一些實施例中，J大於K。
在一些實施例中，在元件佈局庫中將元件佈局200儲存為標準元件佈局。元件佈局庫除了儲存第4圖所示之元件佈局200以外，更進一步儲存元件佈局210，元件佈局210包括元件區塊CB2以及第5圖所示之分接連接器TAP1-TAP2，並將元件佈局210視為對應於標準元件佈局(亦即，第4圖所示之元件佈局200)的替換元件佈局。
第2圖至第5圖中的前述實施例揭示包括分接連接器的元件佈局。如前述一些範例所示，分接連接器包括加寬金屬內連接件，其分別堆疊在元件區塊中的一或多個時脈相關接腳上。加寬的金屬內連接件可以減小通過其本身之訊號的電流密度(例如通過金屬內連接件的時脈訊號)，及減小了設計規則檢查中不合格的風險。實施例中的元件佈局減小底部層的佈線圖案複雜性，及亦減小了其他線路對時脈相關接腳的訊號電磁雜訊影響。
參看第6圖及第7圖。第6圖係圖示根據本揭示文件之實施例的半導體裝置之元件佈局310的俯視示意圖。第7圖係圖示沿第6圖所示之剖面線B-B的元件佈局310之剖視示意圖。第6圖中所揭示之元件佈局310展示了對應於第1圖所示之元件佈局100(標準元件佈局)的替換元件佈局之另一範例。
如第6圖所示，元件佈局310包括元件區塊CB3及分接連接器TAP4。元件區塊CB3包括時脈相關接腳PIN1及其他接腳PIN2-PIN4。時脈相關接腳PIN1及其他接腳PIN2-PIN4設置在元件佈局310中的第N個金屬層處。在一些實施例中，N等於1，也就是指在時脈相關接腳PIN1設置於第一金屬層(M1)處。在一些其他實施例中，N為大於或等於0的整數。
如第6圖及第7圖所示，分接連接器TAP4設置在第N+1金屬層(即第二金屬層M2)及第N+2金屬層(即第三金屬層M3)處。並且，分接連接器TAP4堆疊在元件區 塊CB3之時脈相關接腳PIN1上方。分接連接器TAP4經電性連接至時脈相關接腳PIN1及形成元件區塊CB3之時脈相關接腳PIN1的等效分接點。在部份實施例中，亦可將分接連接器TAP4電性連接至元件區塊CB3當中時脈相關接腳PIN1以外的其他接腳。
為了圖示繪示及說明上的方便，分接連接器TAP4僅包括分別位於兩個金屬層中的兩個金屬內連接件。須進一步說明的是，分接連接器TAP4亦可包括分別位於K個金屬層中的J個金屬內連接件，其中J、K為整數且大於或等於1。在一些實施例中，J等於K。在一些實施例中，J大於K。
分接連接器TAP4包括多個第一金屬內連接件及多個第二金屬內連接件。在第6圖及第7圖所示之實施例中，在分接連接器TAP4中存在三個第一金屬內連接件INT1a-INT1c及兩個第二金屬內連接件INT2a-INT2b。如圖所示，第一金屬內連接件INT1a-INT1c及兩個第二金屬內連接件INT2a-INT2b形成行列為3*2的內連接件網格。第6圖及第7圖僅繪示三個第一金屬內連接件INT1a-INT1c及兩個第二金屬內連接件INT2a-INT2b，但本實施例只是為了示意性說明內連接件網格的態樣。不同數量的第一/第二金屬內連接件的各種組合均屬於本揭示文件所涵蓋之範疇內。在一些實施例中，內連接件網格包含行列為A*B之網格。A與B之各者為大於或等於1的正整數。
第一金屬內連接件INT1a-INT1c設置在第二金屬層(M2)處。第一金屬內連接件INT1a-INT1c彼此大致平行。第一金屬內連接件INT1a-INT1c堆疊在時脈相關接腳PIN1上方，第一金屬內連接件INT1a-INT1c中的至少一者經由連接線路VIA1電性連接至時脈相關接腳PIN1。
第二金屬內連接件INT2a-INT2b設置在第三金屬層(M3)處。第二金屬內連接件INT2a-INT2b彼此大致平行。第二金屬內連接件INT2a-INT2b堆疊在第一金屬內連接件INT1a-INT1c上方。於第6圖所示之實施例中，第二金屬內連接件INT2a-INT2b垂直於第一金屬內連接件INT1a-INT1c，使得第一金屬內連接件INT1a-INT1c及第二金屬內連接件INT2a-INT2b形成3*2網格。如第7圖所示，第二金屬內連接件INT2a-INT2b經由連接線路VIA2電性連接至第一金屬內連接件INT1a-INT1c。第二金屬內連接件INT2a-INT2b形成元件區塊CB3之時脈相關接腳PIN1之等效分接點。
第6圖及第7圖中的前述實施例揭示包括分接連接器的元件佈局。在一些實施例中，分接連接器包括金屬內連接件網格，其中金屬內連接件網格堆疊在元件區塊中的一或更多個時脈相關接腳上。金屬內連接件網格減小通過其本身之訊號的電流密度(例如通過金屬內連接件的時脈訊號)，及減小了設計規則檢查中不合格的風險。經由分接連接器將原先位於底部金屬層處之元件佈局中的時脈相關接腳預先堆疊至較高金屬層，以使得在元件佈局中減小底部層 處的佈線圖案之複雜性。藉由加寬金屬內連接件或金屬內連接件網格形成分接連接器，以使得來自時脈樹的時脈訊號可通過金屬內連接件至底層的時脈相關接腳，不會因時脈樹至底層之時脈相關接腳之間直接連接線路的寬度過窄而發生訊號電流擁塞。此外，經由分接連接器而非較窄的直接連接線路傳送時脈訊號，可以避免來自其他周圍線路的訊號電磁雜訊影響。
另外，當元件區塊CB3包括一個以上時脈相關接腳(圖中未示)時，可在其他時脈相關接腳上設置額外金屬內連接件網格(亦即，分接連接器TAP4)。詳細內容可參見第5圖中所揭示之實施例，其中元件區塊210包括多個時脈相關接腳以及對應的多個分接連接器。
在一些實施例中，第一金屬內連接件INT1a-INT1c各者之寬度WD3至少寬於設計規則中第二金屬層M2上之最窄走線寬度，並且，第二金屬內連接件INT2a-INT2b各者之寬度WD4至少寬於設計規則中第三金屬層M3上的最窄走線寬度。
在一些實施例中，寬度WD3為寬度WD4的Q倍。在一些實施例中，Q為介於0.7至1.5之間正值。在一些其他實施例中，Q為介於0.85至0.9之間的正值。
在一些其他實施例中，第一金屬內連接件INT1a-INT1c各者的寬度WD3與第二金屬內連接件INT2a-INT2b各者的寬度WD4類似。
在一些其他實施例中，第一金屬內連接件INT1a-INT1c各者的寬度WD3與第二金屬內連接件INT2a-INT2b各者的寬度WD4不同。
請一併參見第8圖，第8圖係圖示根據本揭示文件之實施例的半導體裝置之元件佈局410的俯視示意圖。第8圖中所揭示之元件佈局410繪示對應於第1圖所示之元件佈局100(標準元件佈局)的替換元件佈局之另一實施例。
元件佈局410包括元件區塊CB4及分接連接器TAP5。元件區塊CB4包括時脈相關接腳PIN1及其他接腳PIN2-PIN4。時脈相關接腳PIN1及其他接腳PIN2-PIN4設置於元件佈局410中的第N個金屬層處設置。在一些實施例中，N等於1，也就是說，時脈相關接腳PIN1設置在第一金屬層(M1)處。在一些實施例中，N為大於或等於0的整數。
為了圖示繪示及說明上的方便，分接連接器TAP5僅包括兩個金屬層中的兩個金屬內連接件，須進一步說明的是，分接連接器TAP5可包括K個金屬層中的J個金屬內連接件，其中J、K為整數且大於或等於1。在一些實施例中，J等於K。在一些實施例中，J大於K。
分接連接器TAP5係第5圖及第6圖中所圖示之實施例之組合。分接連接器TAP5包括一個第一金屬內連接件INT1及多個第二金屬內連接件INT2a-INT2b。第一金屬內連接件INT1設置於第二金屬層(M2)處，並且第一金屬內連接件INT1堆疊在時脈相關接腳PIN1上方。第一金屬內連接件INT1電性連接至時脈相關接腳PIN1。
第二金屬內連接件INT2a-INT2b設置於第三金屬層(M3)處設置。第二金屬內連接件INT2a-INT2b彼此大致平行。第二金屬內連接件INT2a-INT2b堆疊在第一金屬內連接件INT1上方，並且第二金屬內連接件INT2a-INT2b設置為垂直於第一金屬內連接件INT1。第二金屬內連接件INT2a-INT2b電性連接至第一金屬內連接件INT1。第二金屬內連接件INT2a-INT2b形成元件區塊CB4之時脈相關接腳PIN1的等效分接點。
在一些實施例中，第一金屬內連接件之寬度WD5為設計規則中第二金屬層M2上之最窄走線寬度的1倍至3倍，第二金屬內連接件INT2a-INT2b各者的寬度WD6至少寬於設計規則中第三金屬層上之最窄走線寬度。
在一些實施例中，第一金屬內連接件INT1之寬度WD5與第二金屬內連接件INT2a-INT2b各者之寬度WD6不同。
在一些實施例中，寬度WD5為寬度WD6的R倍。在一些實施例中，R為介於1.5至5之間正值。在一些其他實施例中，R為介於1.7至2.7之間的正值。
參看第9圖。第9圖係圖示根據本揭示文件之實施例的半導體裝置之元件佈局510的俯視示意圖。第9圖中所揭示實施例中的元件佈局510展示了對應於第1圖之元件佈局100(標準元件佈局)的替換元件佈局。
元件佈局510包括元件區塊CB5及分接連接器TAP6。元件區塊CB5包括時脈相關接腳PIN1及其他接腳 PIN2-PIN4。時脈相關接腳PIN1及其他接腳PIN2-PIN4設置於元件佈局510中的第N金屬層處設置。在一些實施例中，N等於1，即時脈相關接腳PIN1設置於第一金屬層(M1)處。在一些實施例中，N為大於或等於0的整數。
為了圖示繪示及說明上的方便，分接連接器TAP5僅包括兩個金屬層中的兩個金屬內連接件。須進一步說明的是，分接連接器TAP5可包括K個金屬層中的J個金屬內連接件，其中J、K為整數且大於或等於1。在一些實施例中，J等於K。在一些實施例中，J大於K。
分接連接器TAP6係第5圖及第6圖中所圖示之實施例之組合。分接連接器TAP6包括多個第一金屬內連接件INT1a-INT1c及一個第二金屬內連接件INT2。第一金屬內連接件INT1a-INT1c設置於第二金屬層M2處。第一金屬內連接件INT1a-INT1c彼此大致平行。第一金屬內連接件INT1a-INT1c中的至少一者堆疊在時脈相關接腳PIN1上方，第一金屬內連接件INT1a-INT1c中的至少一者電性連接至時脈相關接腳PIN1。
第二金屬內連接件INT2設置於第三金屬層M3處，第二金屬內連接件INT2堆疊在第一金屬內連接件INT1a-INT1c上方。第二金屬內連接件INT2電性連接至第一金屬內連接件INT1a-INT1c，第二金屬內連接件INT2形成元件區塊CB5之時脈相關接腳PIN1的等效分接點。
在一些實施例中，第一金屬內連接件INT1a-INT1c各者之寬度WD7至少寬於設計規則中第二 金屬層M2上之最窄走線寬度，第二金屬內連接件INT2之寬度WD8設計規則中為第三金屬層M3上之最窄走線寬度的1倍至3倍。
在一些實施例中，第一金屬內連接件INT1a-INT1c各者之寬度WD7與第二金屬內連接件INT2之寬度WD8不同。
在一些實施例中，寬度WD7為寬度WD8的T倍。在一些實施例中，T為介於0.3至0.7之間正值。在一些其他實施例中，T為介於0.33至0.55之間正值。
在前述實施例中，在第3圖所示之第一金屬內連接件INT1與第二金屬內連接件INT2之間的連接線路VIA2為一體成型的連接線路。請一併參見第10A圖及第10B圖。第10A圖係圖示第一金屬內連接INT1與第二金屬內連接INT2之間的連接線路之另一實施例的俯視示意圖。第10B圖係圖示第一金屬內連接INT1與第二金屬內連接INT2之間的連接線路之又一實施例的俯視示意圖。
如第10A圖所示，第一金屬內連接件INT1與第二金屬內連接件INT2之間的連接線路VIA2包括1*2連接線路陣列。1*2連接線路陣列由第一金屬內連接件INT1與第二金屬內連接件INT2之間的兩個獨立連接線路形成。當第二金屬內連接件INT2之寬度WD2設置為第一金屬內連接件INT1之寬度WD1的0.6倍至0.67倍時，1*2連接線路陣列適用於減少訊號電磁雜訊。
如第10B圖所示，第一金屬內連接件INT1與第二金屬內連接件INT2之間的連接線路VIA2包括2*2連接線路陣列。2*2連接線路陣列由第一金屬內連接件INT1與第二金屬內連接件INT2之間的四個獨立連接線路形成。當第二金屬內連接件INT2之寬度WD2設置寬於第一金屬內連接件INT1之寬度WD1時，2*2連接線路陣列適用於減少訊號電磁雜訊。
參看第11圖，其繪示根據本揭示文件之實施例中儲存在非暫態電腦可讀取媒體上的元件佈局庫600之示意圖。元件佈局庫600的內容包含於半導體元件的佈局設計，處理器利用這些佈局設計來製造一種或多種半導體裝置。元件佈局庫600包括多個標準元件佈局CL1-CL2及多個替換元件佈局CL1a-CL1c及CL2a-CL2c。
標準元件佈局CL1-CL2(例如，第1圖中的元件佈局100及第4圖中的元件佈局200)各自包括至少一元件區塊其具有時脈相關接腳。
替換元件佈局CL1a-CL2c各自對應於標準元件佈局CL1-CL2其中一者。在此實施例中，替換元件佈局CL1a-CL1c對應於標準元件佈局CL1。替換元件佈局CL2a-CL2c對應於標準元件佈局CL2。
替換元件佈局CL1a-CL2c各自包括相應元件區塊及分接連接器。相應元件區塊等效於標準元件佈局之元件區塊。以圖示說明為例，第2圖中的元件佈局110、第6圖中的元件佈局310、第8圖中的元件佈局410及第9圖中的元 件佈局510為對應於第1圖中的元件佈局100之替換元件佈局。第5圖中的元件佈局210為對應於第4圖中的元件佈局200之替換元件佈局。
分接連接器堆疊在相應元件區塊之時脈相關接腳上方。分接連接器形成相應元件區塊之時脈相關接腳之等效分接點。在前述實施例中已論述分接連接器之細節，在此不另贅述。
當標準元件佈局的半導體裝置進行合成流程中，若在設計規則檢查或訊號電磁模擬測試中不合格時，便在合成流程中改用替換元件佈局替代原先的標準元件佈局。以圖示舉例說明，若在合成流程中採用第1圖中的元件佈局100並且在設計規則檢查或訊號電磁模擬測試中不合格，則可改用選自第2圖中的元件佈局110、第6圖中的元件佈局310、第8圖中的元件佈局410或第9圖中的元件佈局510其中一個替換元件佈局來替代第1圖中的元件佈局100。隨後，具有替換元件佈局的佈局規劃將再次輸入到合成流程中。由於替換元件佈局具有時脈相關接腳上預堆疊之分接連接器，具有替換元件佈局的佈局規劃具有較高機率通過設計規則檢查或訊號電磁模擬測試。在一些實施例中，亦可將分接連接器預先堆疊在元件佈局中非時脈相關接腳上。
在一些實施例中，替換元件佈局內的分接連接器為加寬金屬內連接件，其預先堆疊在相應元件區塊之時脈相關接腳上方(參見第2圖中的元件佈局110)。根據設計 規則，每一加寬金屬內連接件之寬度為相應金屬層上之最窄走線寬度的1倍至3倍。
在一些實施例中，替換元件佈局內的分接連接器為內連接件網格，其預先堆疊在相應元件區塊之時脈相關接腳上方(參見第6圖中的元件佈局310、第8圖中的元件佈局410或第9圖中的元件佈局510)。內連接件網格包括兩個不同金屬層上設置之多個金屬內連接件。多個金屬內連接件彼此電性連接。
參看第12圖，此圖係圖示根據本揭示文件之實施例的合成方法700之流程圖。合成方法700適用於根據元件佈局庫合成半導體裝置。元件佈局庫包括標準元件佈局及相應替換元件佈局(參看第10圖中的元件佈局庫600)。
在開始處，執行合成方法700之操作S701以根據元件佈局庫中的標準元件佈局規劃半導體裝置。
執行合成方法700之操作S702以形成佈線圖案至標準元件佈局。在一些實施例中，佈線圖案包括時脈佈線及訊號佈線。
執行操作S703以對佈線圖案執行設計規則檢查(及/或訊號電磁模擬測試)，以便檢查佈局規劃中是否存在電流擁塞區域(或佈局規劃中是否存在過窄線路)。
執行操作S704以決定標準元件佈局之至少一者其對應的佈線圖案是否通過設計規則檢查及/或訊號電磁模擬測試。在一些實施例中，在操作S703中對佈局規劃執行設計規則檢查或訊號電磁模擬測試中至少一者，操作 S704用以決定佈局規劃是否通過檢查/測試。在其他實施例中，在操作S703中對佈局規劃執行設計規則檢查與訊號電磁模擬測試等兩者，操作S704用以決定佈局規劃是否兩者均通過或任一者不合格。
若標準元件佈局通過設計規則檢查及/或訊號電磁模擬測試，則執行操作S705以根據佈局規劃逕行合成半導體裝置。
若標準元件佈局之至少一者在設計規則檢查(及/或訊號電磁模擬測試)中不合格，則執行操作S711-S713。操作S711用以識別設計規則檢查(或訊號電磁模擬測試)中不合格的至少一標準元件佈局。執行操作712以藉由用元件佈局庫中的替換元件佈局替代設計規則檢查(或訊號電磁模擬測試)中不合格的標準元件佈局來調整佈局規劃。然後，執行操作S713以形成佈線圖案至經調整之佈局規劃中標準元件佈局及替換元件佈局。隨後，執行操作S705以根據經調整之佈局規劃合成半導體裝置。
第11圖及第12圖中的前述實施例已揭示元件佈局庫600及合成方法700。當標準元件佈局在設計規則檢查或訊號電磁模擬測試中不合格時，用替換元件佈局替代標準元件佈局。在一些實施例中，替換元件佈局分別包括分接連接器。分接連接器可減小通過其上之訊號(例如，時脈訊號)之電流密度，及降低設計規則檢查不合格的風險。根據本揭示文件之實施例中的元件佈局減小底部層處的佈線圖 案複雜性，亦可減小了其他線路對時脈相關接腳的訊號電磁雜訊影響。
上文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭示文件之態樣。熟習此項技術者應瞭解，可輕易使用本揭示文件作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示文件之精神及範疇，且可在不脫離本揭示文件之精神及範疇的情況下產生本文的各種變化、替代及更改。
700‧‧‧合成方法
S701‧‧‧操作
S702‧‧‧操作
S703‧‧‧操作
S704‧‧‧操作
S705‧‧‧操作
S711‧‧‧操作
S712‧‧‧操作
S713‧‧‧操作

Claims (10)

  1. 一種半導體裝置，包含：一元件區塊，其包含一接腳，該接腳設置在該元件佈局中的一第N金屬層處；以及一分接連接器，設置在高出該第N金屬層至少一個金屬層處及堆疊在該元件區塊之該接腳上方，該分接連接器電性連接至該接腳並且形成該元件區塊之該接腳的一等效分接點，其中N為大於或等於0的一整數。
  2. 如請求項1所述之半導體裝置，其中該分接連接器包含：一第一金屬內連接件，設置在該第(N+1)金屬層處及堆疊在該接腳上方，該第一金屬內連接件電性連接至該接腳；以及一第二金屬內連接件，設置在該第(N+2)金屬層處及堆疊在該第一金屬內連接件上方，該第二金屬內連接件電性連接至該第一金屬內連接件，並且由該第二金屬內連接件形成該元件區塊之該接腳的該等效分接點；或者，該分接連接器包含：複數個第三金屬內連接件，設置在該第(N+1)金屬層處，該等第三金屬內連接件彼此平行，第三金屬內連接件之至少一者堆疊在該接腳上方並電性連接至該接腳；以及 複數個第四金屬內連接件，設置在該第(N+2)金屬層處，該等第四金屬內連接件彼此平行，該等第四金屬內連接件堆疊在該等第三金屬內連接件上方並且垂直於該等第三金屬內連接件，該等第四金屬內連接件電性連接至該等第三金屬內連接件，並且由該等第四金屬內連接件形成該元件區塊之該接腳的該等效分接點；或者，該分接連接器包含：一第五金屬內連接件，設置在該第(N+1)金屬層處及堆疊在該接腳上方，該第五金屬內連接件電性連接至該接腳；以及複數個第六金屬內連接件，設置在該第(N+2)金屬層處，該等第六金屬內連接件彼此平行，該等第六金屬內連接件堆疊在該第五金屬內連接件上方及垂直於該第五金屬內連接件，該等第六金屬內連接件電性連接至該第五金屬內連接件，並且由該等第六金屬內連接件形成該元件區塊之該接腳的該等效分接點；或者，該分接連接器包含：複數個第七金屬內連接件，設置在該第(N+1)金屬層處，該等第七金屬內連接件彼此平行，該等第七金屬內連接件之至少一者經堆疊在該接腳上方及經電性連接至該接腳；以及一第八金屬內連接件，設置在該(N+2)金屬層處及堆疊在該等第七金屬內連接件上方，該第八金屬內連接件電性連接至該等第七金屬內連接件，並且由該 第八金屬內連接件形成該元件區塊之該接腳的該等效分接點。
  3. 如請求項1所述之半導體裝置，其中在一元件佈局庫中儲存該元件區塊，並將該元件區塊視為一標準元件佈局，在該元件佈局庫中儲存該元件區塊及該分接連接器，並將該元件區塊及該分接連接器視為該標準元件佈局之一替換元件佈局。
  4. 如請求項3所述之半導體裝置，其中該接腳為該元件區塊之一時脈相關接腳，當一合成製程中採用的該標準元件佈局在一設計規則檢查或一訊號電磁模擬測試中不合格時，在該合成製程中用該替換元件佈局來替代該標準元件佈局。
  5. 一種半導體裝置，包含：至少一個替換元件佈局，至少一個替換元件佈局相對應於一標準元件佈局，該標準元件佈局包含具有一接腳的一第一元件區塊，該至少一個替換元件佈局各包含一第二元件區塊及一分接連接器，該第二元件區塊等效於該標準元件佈局之該第一元件區塊，該分接連接器堆疊在該第二元件區塊之一接腳上方，該分接連接器形成該第二元件區塊之該接腳的一等效分接點。
  6. 如請求項5所述之半導體裝置，其中該第一元件區塊的該接腳與該第二元件區塊的該接腳為複數個時脈相關接腳，該至少一個替換元件佈局用以替代於一設計規則檢查或一訊號電磁模擬測試中不合格的該標準元件佈局。
  7. 如請求項5所述之半導體裝置，其中該至少一個替換元件佈局中的該分接連接器包含預先堆疊於該第二元件區塊之該接腳上方的複數個加寬金屬內連接件，或者該至少一個替換元件佈局中的該分接連接器包含預先堆疊於該第二元件區塊之該接腳上方的一內連接件網格。
  8. 一種合成方法，包含：根據一元件佈局庫中的複數個標準元件佈局規劃一半導體裝置；形成一佈線圖案至該等標準元件佈局；對該佈線圖案執行一設計規則檢查或一訊號電磁模擬測試；識別在該設計規則檢查或該訊號電磁模擬測試中不合格的至少一標準元件佈局；以及用該元件佈局庫中的複數個替換元件佈局替代該設計規則檢查或該訊號電磁模擬測試中不合格的該至少一標準元件佈局。
  9. 如請求項8所述之合成方法，其中該等標準元件佈局各自包含具有一接腳的一第一元件區塊，該等替換元件佈局各自包含一第二元件區塊及一分接連接器，該第二元件區塊等效於該標準元件佈局之該第一元件區塊，該分接連接器堆疊在該第二元件區塊之一接腳上方，該分接連接器形成該第二元件區塊之該接腳的一等效分接點。
  10. 如請求項9所述之合成方法，其中該等替換元件佈局其中一者的該分接連接器為預先堆疊於該第二元件區塊之該接腳上方的複數個加寬內連接件，或者該等替換元件佈局其中一者的該分接連接器為預先堆疊於該第二元件區塊之該接腳上方的一內連接件網格。
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