KR101981891B1 - 반도체 디바이스의 셀 레이아웃 - Google Patents

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Abstract

셀 레이아웃, 셀 레이아웃 라이브러리, 및 합성 방법이 개시된다. 셀 레이아웃은 셀 블록과 탭핑 커넥터를 포함한다. 셀 블록은 핀(pin)을 갖는다. 핀은 셀 레이아웃 내의 제N 금속층에 배치된다. 탭핑 커넥터는, 제(N+1) 금속층과 제(N+2) 금속층에 배치되며, 셀 블록의 핀 위에 적층된다. 탭핑 커넥터는, 핀에 전기적으로 연결되며, 셀 블록의 핀의 등가적인 탭핑 포인트를 형성한다. N은 1이상의 양의 정수이다.

Description

반도체 디바이스의 셀 레이아웃{CELL LAYOUT OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 디바이스의 셀 레이아웃에 관한 것이다.
반도체 회로 내의 많은 회로 셀들(인버터들, 비교기들, 레지스터들, 메모리 셀 등)은 동기화된 타이밍으로 동작할 것이 필요하다. 이러한 회로 셀들에 정확한 클록 신호들을 동기화하여 제공하기 위해서는, 회로 셀들의 핀(pin)들 상에서 신호 전자기(Signal Electromagnetic; SEM) 문제들이 발생하는 것을 막기 위해, 클록 신호들의 라우팅 재분배(이것은 클록 트리라고도 알려져 있다)가 잘 설계되어야 한다.
몇몇의 실시예들에서, 셀 블록 및 탭핑 커넥터를 포함하는 셀 레이아웃이 개시된다. 셀 블록은 클록 관련 핀을 갖는다. 클록 관련 핀은 셀 레이아웃 내에서 제N 금속층에 배치된다. 탭핑 커넥터는, 제N 금속층 위의 적어도 하나의 금속층에 배치되며, 셀 블록의 클록 관련 핀 위에 적층된다. 탭핑 커넥터는, 클록 관련 핀에 전기적으로 연결되며, 셀 블록의 클록 관련 핀의 등가적인 탭핑 포인트를 형성한다. 몇몇의 실시예들에서, N은 0이상의 정수이다.
또한, 컴퓨터로 판독가능한 비일시적 저장장치 상에 저장된 셀 레이아웃 라이브러리가 개시된다. 셀 레이아웃 라이브러리는 적어도 하나의 양태의 반도체 디바이스의 제조를 위해 프로세서에 의해 이용되는 레이아웃 설계를 정의하기 위한 셀 레이아웃들과 연관된다. 셀 레이아웃 라이브러리는 표준 셀 레이아웃 및 표준 셀 레이아웃에 대응하는 적어도 하나의 대체 셀 레이아웃을 포함한다. 표준 셀 레이아웃은 클록 관련 핀을 갖는 제1 셀 블록을 포함한다. 적어도 하나의 대체 셀 레이아웃은 표준 셀 레이아웃에 대응한다. 적어도 하나의 대체 셀 레이아웃 각각은 제2 셀 블록 및 탭핑 커넥터를 포함한다. 제2 셀 블록은 표준 셀 레이아웃의 제1 셀 블록에 등가적이다. 탭핑 커넥터는 제2 셀 블록의 클록 관련 핀 위에 적층된다. 탭핑 커넥터는 제2 셀 블록의 클록 관련 핀의 등가적인 탭핑 포인트를 형성한다.
아래의 동작들을 포함하는 합성 방법이 또한 개시된다. 셀 레이아웃 라이브러리 내의 표준 셀 레이아웃들에 따라 반도체 디바이스가 플래닝된다. 표준 셀 레이아웃들에 대한 라우팅 패턴이 형성된다. 라우팅 패턴에 대해 설계 룰 체크(DRC) 또는 신호 전자기 시뮬레이션 테스트가 수행된다. 표준 셀 레이아웃들 중, 설계 룰 체크 또는 신호 전자기 시뮬레이션 테스트에서 불합격한 적어도 하나의 표준 셀 레이아웃이 식별된다. 설계 룰 체크 또는 신호 전자기 시뮬레이션 테스트에서 불합격한 표준 셀 레이아웃들은 셀 레이아웃 라이브러리 내의 대체 셀 레이아웃들로 대체된다.
탭핑 커넥터는 바이패싱 신호(예컨대, 클록 신호)의 전류 밀도를 감소시키며, DRC 불합격의 위험성을 감소시킬 수 있다. 실시예에서의 셀 레이아웃은 하위층에서의 라우팅 패턴의 복잡성을 감소시키며, 또한 다른 와이어링들로부터 클록 관련 핀으로의 SEM 영향을 감소시킨다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 반도체 디바이스의 셀 레이아웃을 나타내는 평면도이다.
도 2는 본 발명개시의 실시예에 따른 반도체 디바이스의 셀 레이아웃을 나타내는 평면도이다.
도 3은 도 2에서 도시된 A-A 단면 라인을 따라 절단하여 바라본 셀 레이아웃을 나타내는 단면도이다.
도 4는 본 발명개시의 실시예에 따른 반도체 디바이스의 다른 셀 레이아웃을 나타내는 평면도이다.
도 5는 본 발명개시의 실시예에 따른 반도체 디바이스의 탭핑(tapping) 커넥터들을 갖는 다른 셀 레이아웃을 나타내는 평면도이다.
도 6은 본 발명개시의 실시예에 따른 반도체 디바이스의 셀 레이아웃을 나타내는 평면도이다.
도 7은 도 6에서 도시된 B-B 단면 라인을 따라 절단하여 바라본 셀 레이아웃을 나타내는 단면도이다.
도 8은 본 발명개시의 실시예에 따른 반도체 디바이스의 셀 레이아웃을 나타내는 평면도이다.
도 9는 본 발명개시의 실시예에 따른 반도체 디바이스의 셀 레이아웃을 나타내는 평면도이다.
도 10a는 제1 금속 상호연결부와 제2 금속 상호연결부 사이의 연결 비아의 다른 실시예들을 나타내는 평면도이다.
도 10b는 제1 금속 상호연결부와 제2 금속 상호연결부 사이의 연결 비아의 또다른 실시예들을 나타내는 평면도이다.
도 11은 본 발명개시의 실시예에 따른 컴퓨터로 판독가능한 비일시적 저장장치 상에 저장된 셀 레이아웃 라이브러리를 나타내는 개략도이다.
도 12는 본 발명개시의 실시예에 따른 합성 방법을 나타내는 흐름도이다.
이하의 설명에서는, 본 발명개시의 실시예들의 완전한 이해를 제공하기 위해 특정 세부사항들이 제공된다. 하지만, 본 발명분야의 당업자라면 본 발명개시가 하나 이상의 특정 세부사항들 없이, 또는 다른 컴포넌트들과 조합하여 실시될 수 있다는 것을 인식할 것이다. 본 발명개시의 다양한 실시예들의 양태들을 불명료하게 하는 것을 방지하기 위해 잘 알려진 구현예들 또는 동작들은 상세하게 도시되거나 설명되지 않는다.
일반적으로, 본 명세서에서 이용되는 용어들은 본 업계에서와 이들 각각의 용어가 이용되는 특수한 환경에서 각자의 통상적인 의미들을 갖는다. 본 명세서에서 논의된 임의의 용어들의 예시들을 비롯하여, 본 명세서에서의 예시들의 이용은 단지 일례에 불과하며, 본 발명개시 또는 임의의 예시화된 용어의 범위와 의미를 어떠한 방식으로든지 제한시키지는 않는다. 마찬가지로, 본 발명개시는 본 명세서에서 주어진 다양한 실시예들로 제한되지 않는다.
본 명세서에서는 다양한 엘리먼트들을 기술하기 위해 "제1", "제2" 등의 용어들이 이용될 수 있지만, 이러한 엘리먼트들은 이러한 용어들에 의해 제한되어서는 안된다는 것을 이해할 것이다. 이러한 용어들은 하나의 엘리먼트를 다른 엘리먼트와 구별시키기 위해 이용된다. 예를 들어, 본 실시예들의 범위로부터 벗어나지 않고서, 제1 엘리먼트는 제2 엘리먼트로 칭해질 수 있으며, 마찬가지로, 제2 엘리먼트는 제1 엘리먼트로 칭해질 수 있다. 본 명세서에서 이용되는, "및/또는"의 용어는 나열된 연관 항목들 중의 하나 이상의 항목들의 모든 조합들과 임의의 조합들을 포함한다.
본 명세서에서 이용되는, "구성한다", "포함한다", "갖는다", "함유한다", "수반한다" 등의 용어들은 개방적 형태, 즉 비제한적 포함을 의미하는 것임을 이해해야 한다.
본 명세서 전반에 걸친 "하나의 실시예" 또는 "실시예"에 대한 언급은 해당 실시예와 관련하여 기술된 특정한 특징, 구조, 구현, 또는 특성이 본 발명개시의 적어도 하나의 실시예 내에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서의 "하나의 실시예에서" 또는 "실시예에서"의 어구들의 이용은 모두 반드시 동일한 실시예를 언급하는 것만은 아니다. 더 나아가, 특정한 특징들, 구조들, 구현, 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 결합될 수 있다.
도 1은 반도체 디바이스의 셀 레이아웃(100)을 나타내는 평면도이다. 셀 레이아웃(100)은 반도체 디바이스의 셀 블록(CB1)을 포함한다. 몇몇의 실시예들에서, 셀 블록(CB1)은 예컨대, 반도체 디바이스의 트랜지스터, 스위치, 논리 게이트, 레지스터, 인버터, 비교기, 클록 버퍼 등을 비롯한, 기본 셀 유닛이다. 많은 셀 블록들이 하나의 반도체 디바이스 내에서 구현되며, 이러한 기본 셀 블록들은 예컨대 저장하고, 가산하고, 승산하고, 비교하는 것 등을 비롯한 몇몇의 기능들을 수행하기 위해 다함께 링크된다. 몇몇의 실시예들에서, 도 1에서 도시된 셀 레이아웃(100)은 셀 레이아웃 라이브러리 내에 저장되며 표준 셀 레이아웃으로서 간주된다.
몇몇의 실시예들에서, 셀 블록들 각각은 신호들을 전송하기 위한 몇몇의 핀(pin)들을 갖도록 구성된다. 도 1에서 도시된 실시예들에서, 셀 블록(CB1)은 네 개의 핀들(PIN1, PIN2, PIN3, PIN4)을 포함한다. 이러한 네 개의 핀들 중에서, 핀(PIN1)은 클록 관련 핀이다. 예시를 위해, 핀(PIN1)은 시스템 클록 발생기(도면들에서는 미도시됨)로부터의 클록 신호를 수신하기 위한 셀 블록(CB1)의 클록 입력 핀이다. 셀 블록(CB1)이 반도체 디바이스 내의 다른 셀 블록들과 동기화되도록, 셀 블록(CB1)의 타이밍은 핀(PIN1)에 의해 제어된다. 몇몇의 실시예들에서, 나머지 다른 핀들(PIN2, PIN3, PIN4)은 셀 블록(CB1)의 기능들에 따라 각각 데이터 입력 핀, 제어 신호 입력 핀, 출력 핀, 및/또는 인에이블 핀 중 하나로서 구성된다. 도 1에서의 셀 블록(CB1)의 핀들의 양은 단지 예시용으로 주어진 것일 뿐이다. 본 발명개시의 구상가능한 범위 내에서 다양한 양의 셀 블록(CB1)의 핀들이 존재한다.
몇몇의 실시예들에서, 도 1에서 도시된 셀 레이아웃에서는, 셀 레이아웃(100) 내의 하위 금속층 상에 클록 관련 핀(PIN1)이 다른 핀들(PIN2~PIN4)과 함께 구현된다. 예시를 위해, 클록 관련 핀(PIN1)은 제1 금속층(즉, M1층) 상에 구현된다.
상이한 셀 블록들의 동기화를 확실하게 하기 위해, 일반적으로 셀 블록들 각각의 동일한 타이밍으로 클록 신호들을 분배하도록 클록 트리가 구현된다. 클록 트리가 뻗쳐있는 동안, 클록 트리의 클록 줄기(clock-trunk)가 먼저 전체적으로 라우팅되며, 몇몇의 클록 버퍼들은 클록 신호들을 부스팅(boosting)하기 위해 클록 트리 상의 상이한 위치들에 배치된다. 그 후, 클록 리프(clock-leaf) 연결부에 대해 층들과 트랙들이 할당된다. 최종적으로는, 모든 셀 블록들의 클록 리프와 클록 핀들 사이의 클록 리프 연결부들에 대해 세부적인 라우팅들이 할당된다.
일반적인 회로 설계에 있어서, 회로 컴포넌트들은 공간 및/또는 회로 성능을 최적화하기 위해 전자 설계 자동화(electronic design automatic; EDA) 툴들에 의해 지원되는 자동 합성 프로세스(automatic synthesis process) 내에서 배열된다. 하지만, 현재의 EDA 툴들은 라우팅 패턴들에 대해(특히 하위 금속층들에 대해) 불량한 제어를 가지며, 클록 라우팅 동안에 설계 룰 체크(design rule check; DRC)에서 많은 SEM 문제들 또는 불합격들을 도입시킬 수 있다. EDA 툴들에 의해 구축된 클록 라우팅의 리프 와이어링(wiring)들은 불필요한 자원(예컨대, 레이아웃 상의 라우팅 공간)을 점유할 수 있고 합성 프로세스 동안에 신호 라우팅가능성에 상당한 영향을 미칠 수 있다.
도 1에서 도시된 셀 레이아웃(100)에서, 셀 블록(CB1)의 핀(PIN1)은 클록 신호의 탭핑 포인트이다. 클록 트리로부터의 클록 신호는 셀 블록(CB1) 내의 핀(PIN1)에 연결된다. 하지만, 셀 레이아웃(100) 내의 하위 금속층들(예컨대, M1층과 M2층)은 일반적으로 많은 신호 와이어링들에 의해 점유된다. 모든 셀 블록들의 클록 핀들과 클록 리프 사이의 클록 리프 연결부들이 전자 설계 자동화(EDA) 툴들에 의해 자동적으로 생성될 때, 클록 리프 연결부들은 일반적으로 좁은 신호 와이어링을 채용하거나, 또는 클록 리프 연결부들은 많은 다른 신호 와이어링과 오버랩될 수 있다(또는 이에 인접해 있을 수 있다). 이러한 클록 리프 연결부들은 설계 룰 체크(DRC) 또는 신호 전자기(SEM) 시뮬레이션 테스트에서 불합격될 것인데, 그 이유는 클록 리프 연결부들을 통해 전송된 클록 신호는 다른 신호들에 의해 영향받는 경향이 있기 때문이다.
도 2와 도 3을 참조한다. 도 2는 본 발명개시의 몇몇의 실시예들에 따른 반도체 디바이스의 셀 레이아웃(110)을 나타내는 평면도이다. 도 3은 본 발명개시의 몇몇의 실시예들에 따른, 도 2에서 도시된 A-A 단면 라인을 따라 절단하여 바라본 셀 레이아웃(110)을 나타내는 단면도이다. 도 2에서 도시된 바와 같이, 셀 레이아웃(110)은 셀 블록(CB1)과 탭핑 커넥터(TAP1)를 포함한다.
셀 블록(CB1)은 클록 관련 핀(PIN1)을 포함한다. 클록 관련 핀(PIN1)은 셀 레이아웃(110) 내의 제N 금속층에 배치된다. 몇몇의 실시예들에서, N은 0이상의 정수이다. 몇몇의 실시예들에서, 탭핑 커넥터(TAP1)는, 예시를 위해, 제(N+1) 금속층과 제(N+2) 금속층에 배치되며, 탭핑 커넥터(TAP1)는 셀 블록(CB1)의 클록 관련 핀(PIN1) 위에 적층된다.
탭핑 커넥터(TAP1)는, 클록 관련 핀(PIN1)에 전기적으로 연결되며, 클록 트리의 라우팅이 손쉬워지도록(하위 금속층에서의 클록 관련 핀(PIN1)에 대한 경로를 찾아낼 필요가 없도록) 셀 블록(CB1)의 클록 관련 핀(PIN1)의 등가적인 탭핑 포인트를 형성한다. 그 결과로서, 클록 트리는 제(N+2) 금속층 상의 상대적으로 상위의 금속층 상에 있는 탭핑 커넥터(TAP1)를 통해 셀 블록(CB1)에 탭핑될 수 있다. 몇몇의 다른 실시예들에서, 탭핑 커넥터(도면들에서는 미도시됨)는 셀 블록(CB1)의 비 클록 관련 핀(non clock-related pin)들(PIN2~PIN4) 중 적어도 하나 위에 배치되고 그 위에 적층되며, 탭핑 커넥터는 셀 블록(CB1)의 비 클록 관련 핀(들)(PIN2~PIN4)의 등가적인 탭핑 포인트를 형성한다.
도 3에서 도시된 실시예들에서, 클록 관련 핀(PIN1)은 제1 금속층(즉, M1층)에 배치된다. 몇몇의 실시예들에서, N은 0이상의 정수이다. 클록 관련 핀(PIN1)은 연결 비아(VIA0)를 통해 반도체 디바이스의 활성층(OD)에 전기적으로 연결된다. 몇몇의 실시예들에서, 클록 관련 핀(PIN1)은 콘택트(미도시됨)를 통해 반도체 디바이스의 활성층(OD)에 전기적으로 연결된다. 몇몇의 실시예들에서, 클록 관련 핀(PIN1)은 콘택트(미도시됨) 또는 비아를 통해 반도체 디바이스의 게이트층(미도시됨) 또는 POLY에 전기적으로 연결된다. 탭핑 커넥터(TAP1)는 제1 금속 상호연결부(INT1)와 제2 금속 상호연결부(INT2)를 포함한다. 예시를 목적으로, 탭핑 커넥터(TAP1)는 단지 두 개만의 금속층들 내에서 단지 두 개만의 금속 상호연결부들을 포함하며, 탭핑 커넥터(TAP1)는 K개의 금속층들 내에서 J개의 금속 상호연결부들을 포함할 수 있다는 것이 이해될 것이며, 여기서, J, K는 정수들이며, 1 이상이다. 몇몇의 실시예들에서, J는 K와 같다. 몇몇의 실시예들에서, J는 K보다 크다.
도 2와 도 3에서 도시된 바와 같이, 제1 금속 상호연결부(INT1)는 제(N+1) 금속층(즉, 제2 금속층(M2))에 배치되며 셀 블록(CB1)의 클록 관련 핀(PIN1) 위에 적층된다. 제1 금속 상호연결부(INT1)는 다른 연결 비아(VIA1)를 통해 클록 관련 핀(PIN1)에 전기적으로 연결된다.
제2 금속 상호연결부(INT2)는 제(N+2) 금속층(즉, 제3 금속층(M3))에 배치되며 제1 금속 상호연결부(INT1) 위에 적층된다. 제2 금속 상호연결부(INT2)는 다른 연결 비아(VIA2)를 통해 제1 금속 상호연결부(INT1)에 전기적으로 연결된다. 제2 금속 상호연결부(INT2)는 셀 블록(CB1)의 클록 관련 핀(PIN1)의 등가적인 탭핑 포인트를 형성한다. 클록 트리는 셀 블록(CB1)의 클록 관련 핀(PIN1)에 직접 연결시키는 것 대신에 제2 금속 상호연결부(INT2) 상에서 탭핑할 수 있다. 탭핑 커넥터(TAP1)가 없는 몇몇의 접근법들과 비교하여, 뻗쳐있는 클록 트리가 클록 리프를 등가적인 탭핑 포인트, 예컨대 도 3에서의 M3층 상의 제2 금속 상호연결부(INT2)에 연결시키는 것이 보다 손쉬어진다.
몇몇의 실시예들에서, 도 2에서는, 설계 룰들에 따라, 제1 금속 상호연결부(INT1)의 폭(WD1)이 도 3에서의 M2층 상의 최소 트레이스 폭의 1배 내지 3배의 폭을 갖는다. 설계 룰들에 따라, 제2 금속 상호연결부(INT2)의 폭(WD2)은 M3층 상의 최소 트레이스 폭의 1배 내지 3배이다.
폭(WD1) 또는 폭(WD2)이 감소할 때, 제1 금속 상호연결부(INT1) 또는 제2 금속 상호연결부(INT2) 위의 전류 밀도는 증가할 것이며, 제1 금속 상호연결부(INT1) 및 제2 금속 상호연결부(INT2)를 통해 전송되는 클록 신호는 SEM 노이즈들에 영향을 받을 것이고 DRC 문제들에 직면할 것이다.
폭(WD1) 또는 폭(WD2)이 증가할 때, 제1 금속 상호연결부(INT1) 또는 제2 금속 상호연결부(INT2) 위의 전류 밀도는 감소할 것이며, 이것은 SEM 노이즈들과 DRC 문제들을 막아줄 것이다.
몇몇의 실시예들에서, 폭(WD1)은 M2층 상의 최소 트레이스 폭의 대략 2배의 폭으로 할당되며, 폭(WD2)은 M3층 상의 최소 트레이스 폭의 대략 2배의 폭으로 할당된다. M2/M3층 상의 최소 트레이스 폭은 제조 프로세스의 상이한 스케일들에 따라 제조 룰 또는 설계 룰들에 의해 결정된다. 예를 들어, 16㎚ 제조 프로세스 하에서, M2층 상의 최소 트레이스 폭은 약 32나노미터(㎚)이며, M3층 상의 최소 트레이스 폭은 약 38나노미터(㎚)이다.
도 2에서 도시된 실시예들로서, 제1 금속 상호연결부(INT1)와 제2 금속 상호연결부(INT2)는 넓어진 상호연결부들이며, 몇몇의 실시예들에서는, 이것들은 대응하는 층들 상의 최소 트레이스 폭의 2배의 폭을 가지며, 이로써 SEM 노이즈는 제1 금속 상호연결부(INT1)와 제2 금속 상호연결부(INT2) 상에서 감소할 것이며, 제1 금속 상호연결부(INT1)와 제2 금속 상호연결부(INT2)의 폭들은 설계 룰들에서 정의된 폭 요건들을 충족시킬 것이다.
몇몇의 실시예들에서, 폭(WD2)은 폭(WD1)의 0.5배 내지 3배의 폭을 갖는다. 몇몇의 실시예들에서, DRC/SEM 문제들과 라우팅 자원들간의 트레이드오프를 균형맞추기 위해, 폭(WD2)은 폭(WD1)의 0.6배 내지 0.67배의 폭으로 할당된다.
예시를 위해, 셀 레이아웃(110)은, 폭(WD2)이 폭(WD1)의 0.6배 내지 0.67배의 폭으로 할당될 때, 폭(WD2)이 폭(WD1)의 예컨대 0.5배 내지 0.6배의 폭으로 할당될 때와 비교하여, DRC 불합격이 덜 발생하고 SEM 이점들은 보다 많다. 한편, 셀 레이아웃(110)은, 폭(WD2)이 폭(WD1)의 0.6배 내지 0.67배의 폭으로 할당될 때, 폭(WD2)이 폭(WD1)의 예컨대 0.67배 내지 3배의 폭으로 할당될 때와 비교하여, SEM 이점들을 갖고 너무 많은 라우팅 자원들을 희생시키지 않고서 DRC를 통과할 수 있다.
도 2와 도 3에서 도시된 탭핑 커넥터(TAP1)와 함께 셀 블록(CB1)을 포함하는 셀 레이아웃(110)은 도 1에서 도시된 셀 레이아웃(100) 이외에 셀 레이아웃 라이브러리 내에 저장된다. 셀 레이아웃(110)은 표준 셀 레이아웃(즉, 도 1에서 도시된 셀 레이아웃(100))에 대응하는 대체 셀 레이아웃으로서 간주된다.
합성 프로세스에서 채용된 표준 셀 레이아웃(예컨대, 셀 레이아웃(100))이 설계 룰 체크(DRC) 또는 신호 전자기(SEM) 시뮬레이션 테스트에서 불합격된 것에 응답하여, 합성 프로세스에서 표준 셀 레이아웃을 대체하여 대체 셀 레이아웃(예컨대, 셀 레이아웃(110))이 활용된다.
앞서언급한 실시예들에서, 셀 블록(CB1)은 순차적 셀(예컨대, 트랜지스터, 논리 게이트 또는 인버터로서 활용된 셀 블록)이다. 순차적 셀에서는, 단하나의 핀만이 클록 관련 핀이다. 하지만, 몇몇의 특정 셀에서는, 하나의 셀 블록 내에 다수의 클록 관련 핀들이 존재한다. 예를 들어, 클록 버퍼의 입력 핀과 출력 핀은 둘 다 클록 관련 핀이다.
또한 도 4와 도 5를 참조한다. 도 4는 본 발명개시의 실시예에 따른 반도체 디바이스의 다른 셀 레이아웃(200)을 나타내는 평면도이다. 도 5는 본 발명개시의 실시예에 따른 반도체 디바이스의 탭핑 커넥터들(TAP2~TAP3)을 갖는 다른 셀 레이아웃(210)을 나타내는 평면도이다.
도 4에서 도시된 셀 레이아웃(200)의 셀 블록(CB2)은 두 개의 핀들(PIN1, PIN2)을 갖는다. 실시예에서, 셀 블록(CB2)의 핀들(PIN1, PIN2)은 둘 다 클록 관련 핀들이다.
도 5에서 도시된 셀 레이아웃(210)에서는, 셀 블록(CB2)의 클록 관련 핀들(PIN1, PIN2) 위에 두 개의 탭핑 커넥터들(TAP2, TAP3)이 적층되어 있다. 탭핑 커넥터(TAP2)는 제1 금속 상호연결부(INT1)와 제2 금속 상호연결부(INT2)를 포함한다. 탭핑 커넥터(TAP3)는 제3 금속 상호연결부(INT3)와 제4 금속 상호연결부(INT4)를 포함한다. 탭핑 커넥터(TAP2)의 제1 금속 상호연결부(INT1)와 제2 금속 상호연결부(INT2) 및 탭핑 커넥터(TAP3)의 제3 금속 상호연결부(INT3)와 제4 금속 상호연결부(INT4)에 관한 상세사항은 앞서언급한 실시예에서의 탭핑 커넥터(TAP1)의 설명들을 참조바라며, 여기서는 반복하지 않는다.
몇몇의 실시예들에서, 제1 금속 상호연결부(INT1)의 크기는 제3 금속 상호연결부(INT3)의 크기와 유사하며, 제2 금속 상호연결부(INT2)의 크기는 제4 금속 상호연결부(INT4)의 크기와 유사하다.
설명의 단순화를 위해, INT2/INT1는 제1 금속 상호연결부(INT1)의 크기에 대한 제2 금속 상호연결부(INT2)의 크기의 비율을 나타내며, INT4/INT3는 제3 금속 상호연결부(INT3)의 크기에 대한 제4 금속 상호연결부(INT4)의 크기의 비율을 나타낸다. 다양한 실시예들에서, INT4/INT3는 INT2/INT1보다 크다. 대안적인 실시예들에서, INT4/INT3는 (INT2/INT1)/2와 (INT2/INT1)*2 사이의 범위 내에 있다.
몇몇의 실시예에서, 제2 금속 상호연결부(INT2)의 폭은 제1 금속 상호연결부(INT1)의 폭의 0.5배 내지 3배의 폭을 갖는다. 몇몇의 실시예들에서, 제2 금속 상호연결부(INT2)의 폭은 제1 금속 상호연결부(INT1)의 폭의 0.6배 내지 0.67배의 폭으로 할당된다.
몇몇의 실시예에서, 제4 금속 상호연결부(INT4)의 폭은 제3 금속 상호연결부(INT3)의 폭의 0.5배 내지 3배의 폭을 갖는다. 몇몇의 실시예들에서, 제4 금속 상호연결부(INT4)의 폭은 제3 금속 상호연결부(INT3)의 폭의 0.6배 내지 0.67배의 폭으로 할당된다.
예시를 목적으로, 탭핑 커넥터(TAP2/TAP3)는 단지 두 개만의 금속층들 내에서 단지 두 개만의 금속 상호연결부들을 포함하며, 탭핑 커넥터(TAP2/TAP3)는 K개의 금속층들 내에서 J개의 금속 상호연결부들을 포함할 수 있다는 것이 이해될 것이며, 여기서, J, K는 정수들이며, 1 이상이다. 몇몇의 실시예들에서, J는 K와 같다. 몇몇의 실시예들에서, J는 K보다 크다.
몇몇의 실시예들에서, 셀 레이아웃(200)은 표준 셀 레이아웃으로서 셀 레이아웃 내에 저장된다. 도 5에서 도시된 탭핑 커넥터들(TAP1~TAP2)와 함께 셀 블록(CB2)을 포함하는 셀 레이아웃(210)은 도 4에서 도시된 셀 레이아웃(200) 이외에 셀 레이아웃 라이브러리 내에 저장된다. 셀 레이아웃(210)은 표준 셀 레이아웃(즉, 도 4에서 도시된 셀 레이아웃(200))에 대응하는 대체 셀 레이아웃으로서 간주된다.
도 2 내지 도 5에서 앞서언급한 실시예들은 탭핑 커넥터를 포함한 셀 레이아웃을 개시하였다. 몇몇의 예시들에서, 탭핑 커넥터는 셀 블록 내 하나 이상의 클록 관련 핀들 상에 적층된 넓어진 금속 상호연결부들을 포함한다. 넓어진 금속 상호연결부들은 바이패싱 신호(예컨대, 클록 신호)의 전류 밀도를 감소시키며, DRC 불합격의 위험성을 감소시킨다. 실시예에서의 셀 레이아웃은 하위층에서의 라우팅 패턴의 복잡성을 감소시키며, 또한 다른 와이어링들로부터 클록 관련 핀으로의 SEM 영향을 감소시킨다.
도 6과 도 7을 참조한다. 도 6은 본 발명개시의 실시예에 따른 반도체 디바이스의 셀 레이아웃(310)을 나타내는 평면도이다. 도 7은 도 6에서 도시된 B-B 단면 라인을 따라 절단하여 바라본 셀 레이아웃(310)을 나타내는 단면도이다. 도 6에서 개시된 셀 레이아웃(310)은 도 1에서 도시된 셀 레이아웃(100)(표준 셀 레이아웃)에 대응하는 대체 셀 레이아웃의 다른 예시를 보여준다.
도 6에서 도시된 바와 같이, 셀 레이아웃(310)은 셀 블록(CB3)과 탭핑 커넥터(TAP4)를 포함한다. 셀 블록(CB3)은 클록 관련 핀(PIN1) 및 다른 핀들(PIN2~PIN4)을 포함한다. 클록 관련 핀(PIN1) 및 다른 핀들(PIN2~PIN4)은 셀 레이아웃(310) 내에서 제N 금속층에 배치된다. 몇몇의 실시예들에서, N은 1과 같고, 클록 관련 핀(PIN1)은 제1 금속층(M1)에 배치된다. 몇몇의 다른 실시예들에서, N은 0이상의 정수이다.
도 6과 도 7에서 도시된 바와 같이, 탭핑 커넥터(TAP4)는 제(N+1) 금속층(제2 금속층(M2))과 제(N+2) 금속층(제3 금속층(M3))에 배치된다. 탭핑 커넥터(TAP4)는 셀 블록(CB3)의 클록 관련 핀(PIN1) 위에 적층된다. 탭핑 커넥터(TAP4)는, 클록 관련 핀(PIN1)에 전기적으로 연결되며, 셀 블록(CB3)의 클록 관련 핀(PIN1)의 등가적인 탭핑 포인트를 형성한다. 몇몇의 실시예들에서, 탭핑 커넥터(TAP4)는 클록 관련 핀 이외의 다른 핀들에 전기적으로 연결될 수 있다.
예시를 목적으로, 탭핑 커넥터(TAP4)는 단지 두 개만의 금속층들 내에서 단지 두 개만의 금속 상호연결부들을 포함하며, 탭핑 커넥터(TAP4)는 K개의 금속층들 내에서 J개의 금속 상호연결부들을 포함할 수 있다는 것이 이해될 것이며, 여기서, J, K는 정수들이며, 1 이상이다. 몇몇의 실시예들에서, J는 K와 같다. 몇몇의 실시예들에서, J는 K보다 크다.
탭핑 커넥터(TAP4)는 복수의 제1 금속 상호연결부들과 복수의 제2 금속 상호연결부들을 포함한다. 도 6과 도 7에서 도시된 실시예에서는, 탭핑 커넥터(TAP4) 내에 세 개의 제1 금속 상호연결부들(INT1a~INT1c)과 두 개의 제2 금속 상호연결부들(INT2a~INT2b)이 있다. 예시를 위해, 제1 금속 상호연결부들(INT1a~INT1c)과 두 개의 제2 금속 상호연결부들(INT2a~INT2b)은 3*2 상호연결 메쉬(mesh)를 형성한다. 도 6과 도 7은 단지 세 개만의 제1 금속 상호연결부들(INT1a~INT1c)과 두 개만의 제2 금속 상호연결부들(INT2a~INT2b)을 도시하지만, 이것들은 예시를 위해 주어진 것일 뿐이다. 본 발명개시의 구상가능한 범위 내에서 다양한 개수들의 제1/제2 금속 상호연결부들이 존재한다. 몇몇의 실시예들에서, 상호연결 메쉬는 A*B 메쉬이다. A와 B 각각은 1이상의 양의 정수이다.
제1 금속 상호연결부들(INT1a~INT1c)은 제2 금속층(M2)에 배치된다. 제1 금속 상호연결부들(INT1a~INT1c)은 서로 평행하게 있다. 제1 금속 상호연결부들(INT1a~INT1c) 중 적어도 하나는, 클록 관련 핀(PIN1) 위에 적층되며, 연결 비아(VIA1)를 통해 클록 관련 핀(PIN1)에 전기적으로 연결된다.
제2 금속 상호연결부들(INT2a~INT2b)은 제3 금속층(M3)에 배치된다. 제2 금속 상호연결부들(INT2a~INT2b)은 서로 평행하게 있다. 제2 금속 상호연결부들(INT2a~INT2b)은 제1 금속 상호연결부들(INT1a~INT1c) 위에 적층된다. 제1 금속 상호연결부들(INT1a~INT1c)과 제2 금속 상호연결부들(INT2a~INT2b)이 3*2 메쉬를 형성하도록, 제2 금속 상호연결부들(INT2a~INT2b)은 제1 금속 상호연결부들(INT1a~INT1c)에 수직하게 배치된다. 제2 금속 상호연결부들(INT2a~INT2b)은 연결 비아들(VIA2)을 통해 제1 금속 상호연결부들(INT1a~INT1c)에 전기적으로 연결된다. 제2 금속 상호연결부들(INT2a~INT2b)은 셀 블록(CB3)의 클록 관련 핀(PIN1)의 등가적인 탭핑 포인트를 형성한다.
도 6과 도 7에서 앞서언급한 실시예들은 탭핑 커넥터를 포함한 셀 레이아웃을 개시한다. 몇몇의 실시예들에서, 탭핑 커넥터는 셀 블록 내의 하나 이상의 클록 관련 핀들 상에 적층된 금속 상호연결 메쉬를 포함한다. 금속 상호연결 메쉬는 바이패싱 신호(예컨대, 클록 신호)의 전류 밀도를 감소시키며, DRC 불합격의 위험성을 감소시킨다. 하위층에서의 라우팅 패턴의 복잡성이 셀 레이아웃 내에서 감소되도록, 하위 금속층에서의 원래의 셀 레이아웃 내의 클록 관련 핀은 탭핑 커넥터를 통해 상위 금속층에 미리 적층된다. 바이패싱 전류가 라우팅 패턴을 따른 좁은 경로에서 정체되지 않도록, 탭핑 커넥터는 넓어진 금속 상호연결부 또는 금속 상호연결 메쉬에 의해 형성된다. 이에 따라, 클록 신호는 좁은 경로를 통해 전송되는 것 대신에, 탭핑 커넥터를 통해 클록 관련 핀에 전송된다. 그 결과로서, 다른 주변의 와이어링들로부터의 SEM 영향은 회피된다.
또한, 셀 블록(CB3)이 하나보다 많은 클록 관련 핀(도면들에서는 미도시됨)을 포함한 경우, 추가적인 금속 상호연결 메쉬(즉, 탭핑 커넥터(TAP4))가 다른 클록 관련 핀(들) 상에 구현된다. 이에 관한 상세사항들은 셀 블록(210)이 다중 클록 관련 핀들과 다중 탭핑 커넥터들을 포함하는, 도 5에서 개시된 실시예를 참조할 수 있다.
몇몇의 실시예들에서, 제1 금속 상호연결부(INT1a~INT1c) 각각의 폭(WD3)은 설계 룰들에 따라 M2층 상의 최소 트레이스 폭보다 길며, 제2 금속 상호연결부(INT2a~INT2b) 각각의 폭(WD4)은 설계 룰들에 따라 M3층 상의 최소 트레이스 폭보다 길다.
몇몇의 실시예들에서, 폭(WD3)은 폭(WD4)의 Q배의 폭을 갖는다. 몇몇의 실시예들에서, Q는 예컨대, 0.7 내지 1.5의 양의 값이다. 몇몇의 다른 실시예에서, Q는 예컨대, 0.85 내지 0.9의 양의 값이다.
몇몇의 실시예들에서, 제1 금속 상호연결부(INT1a~INT1c) 각각의 폭(WD3)은 제2 금속 상호연결부(INT2a~INT2b) 각각의 폭(WD4)과 유사하다.
몇몇의 다른 실시예들에서, 제1 금속 상호연결부(INT1a~INT1c) 각각의 폭(WD3)은 제2 금속 상호연결부(INT2a~INT2b) 각각의 폭(WD4)과 상이하다.
도 8을 참조한다. 도 8은 본 발명개시의 실시예에 따른 반도체 디바이스의 셀 레이아웃(410)을 나타내는 평면도이다. 도 8에서 개시된 셀 레이아웃(410)은 도 1에서 도시된 셀 레이아웃(100)(표준 셀 레이아웃)에 대응하는 대체 셀 레이아웃의 다른 실시예를 보여준다.
셀 레이아웃(410)은 셀 블록(CB4)과 탭핑 커넥터(TAP5)를 포함한다. 셀 블록(CB4)은 클록 관련 핀(PIN1) 및 다른 핀들(PIN2~PIN4)을 포함한다. 클록 관련 핀(PIN1) 및 다른 핀들(PIN2~PIN4)은 셀 레이아웃(410) 내에서 제N 금속층에 배치된다. 몇몇의 실시예들에서, N은 1과 같고, 클록 관련 핀(PIN1)은 제1 금속층(M1)에 배치된다. 몇몇의 실시예들에서, N은 0이상의 정수이다.
예시를 목적으로, 탭핑 커넥터(TAP5)는 단지 두 개만의 금속층들 내에서 단지 두 개만의 금속 상호연결부들을 포함하며, 탭핑 커넥터(TAP5)는 K개의 금속층들 내에서 J개의 금속 상호연결부들을 포함할 수 있다는 것이 이해될 것이며, 여기서, J, K는 정수들이며, 1 이상이다. 몇몇의 실시예들에서, J는 K와 같다. 몇몇의 실시예들에서, J는 K보다 크다.
탭핑 커넥터(TAP5)는 도 5와 도 6에서 예시된 실시예들의 조합이다. 탭핑 커넥터(TAP5)는 제1 금속 상호연결부(INT1)와 복수의 제2 금속 상호연결부들(INT2a~INT2b)을 포함한다. 제1 금속 상호연결부(INT1)는 제2 금속층(M2)에 배치되며 클록 관련 핀(PIN1) 위에 적층된다. 제1 금속 상호연결부(INT1)는 클록 관련 핀(PIN1)에 전기적으로 연결된다.
제2 금속 상호연결부들(INT2a~INT2b)은 제3 금속층(M3)에 배치된다. 제2 금속 상호연결부들(INT2a~INT2b)은 서로 평행하게 있다. 제2 금속 상호연결부들(INT2a~INT2b)은 제1 금속 상호연결부(INT1) 위에 적층되며 제1 금속 상호연결부(INT1)에 수직하게 배치된다. 제2 금속 상호연결부들(INT2a~INT2b)은 제1 금속 상호연결부(INT1)에 전기적으로 연결된다. 제2 금속 상호연결부들(INT2a~INT2b)은 셀 블록(CB4)의 클록 관련 핀(PIN1)의 등가적인 탭핑 포인트를 형성한다.
몇몇의 실시예들에서, 제1 금속 상호연결부의 폭(WD5)은 설계 룰들에 따라, 제2 금속층 상의 최소 트레이스 폭의 1배 내지 3배의 폭을 가지며, 제2 금속 상호연결부들(INT2a~INT2b) 각각의 폭(WD6)은 설계 룰들에 따라 제3 금속층 상의 최소 트레이스 폭보다 길다.
몇몇의 실시예들에서, 제1 금속 상호연결부(INT1)의 폭(WD5)은 제2 금속 상호연결부(INT2a~INT2b) 각각의 폭(WD6)과 상이하다.
몇몇의 실시예들에서, 폭(WD5)은 폭(WD6)의 R배의 폭을 갖는다. 몇몇의 실시예들에서, R은 예컨대, 1.5 내지 5의 양의 값이다. 몇몇의 다른 실시예들에서, R은 예컨대, 1.7 내지 2.7의 양의 값이다.
도 9를 참조한다. 도 9는 본 발명개시의 실시예에 따른 반도체 디바이스의 셀 레이아웃(510)을 나타내는 평면도이다. 도 9에서 개시된 셀 레이아웃(510)은 도 1에서 도시된 셀 레이아웃(100)(표준 셀 레이아웃)에 대응하는 대체 셀 레이아웃의 다양한 실시예들을 보여준다.
셀 레이아웃(510)은 셀 블록(CB5)과 탭핑 커넥터(TAP6)를 포함한다. 셀 블록(CB5)은 클록 관련 핀(PIN1) 및 다른 핀들(PIN2~PIN4)을 포함한다. 클록 관련 핀(PIN1) 및 다른 핀들(PIN2~PIN4)은 셀 레이아웃(510) 내에서 제N 금속층에 배치된다. 몇몇의 실시예들에서, N은 1과 같고, 클록 관련 핀(PIN1)은 제1 금속층(M1)에 배치된다. 몇몇의 실시예들에서, N은 0이상의 정수이다.
예시를 목적으로, 탭핑 커넥터(TAP5)는 단지 두 개만의 금속층들 내에서 단지 두 개만의 금속 상호연결부들을 포함하며, 탭핑 커넥터(TAP5)는 K개의 금속층들 내에서 J개의 금속 상호연결부들을 포함할 수 있다는 것이 이해될 것이며, 여기서, J, K는 정수들이며, 1 이상이다. 몇몇의 실시예들에서, J는 K와 같다. 몇몇의 실시예들에서, J는 K보다 크다.
탭핑 커넥터(TAP6)는 도 5와 도 6에서 예시된 실시예들의 조합이다. 탭핑 커넥터(TAP6)는 복수의 제1 금속 상호연결부들(INT1a~INT1c)과 제2 금속 상호연결부(INT2)를 포함한다. 제1 금속 상호연결부들(INT1a~INT1c)은 제2 금속층(M2)에 배치된다. 제1 금속 상호연결부들(INT1a~INT1c)은 서로 평행하게 있다. 제1 금속 상호연결부들(INT1a~INT1c) 중 적어도 하나는, 클록 관련 핀(PIN1) 위에 적층되며, 클록 관련 핀(PIN1)에 전기적으로 연결된다.
제2 금속 상호연결부(INT2)는 제3 금속층에 배치되며 제1 금속 상호연결부들(INT1a~INT1c) 위에 적층된다. 제2 금속 상호연결부(INT2)는 제1 금속 상호연결부들(INT1a~INT1c)에 전기적으로 연결되며, 제2 금속 상호연결부(INT2)는 셀 블록(CB5)의 클록 관련 핀(PIN1)의 등가적인 탭핑 포인트를 형성한다.
몇몇의 실시예들에서, 제1 금속 상호연결부들(INT1a~INT1c) 각각의 폭(WD7)은 설계 룰들에 따라 제2 금속층 상의 최소 트레이스 폭보다 길며, 제2 금속 상호연결부(INT2)의 폭(WD8)은 설계 룰들에 따라, 제3 금속층 상의 최소 트레이스 폭의 1배 내지 3배의 폭을 갖는다.
몇몇의 실시예들에서, 제1 금속 상호연결부들(INT1a~INT1c) 각각의 폭(WD7)은 제2 금속 상호연결부(INT2)의 폭(WD8)과 상이하다.
몇몇의 실시예들에서, 폭(WD7)은 폭(WD8)의 T배의 폭을 갖는다. 몇몇의 실시예들에서, T는 0.3 내지 0.7의 양의 값이다. 몇몇의 다른 실시예들에서, T는 0.33 내지 0.55의 양의 값이다.
앞서언급한 실시예들에서, 도 3에서 도시된 제1 금속 상호연결부(INT1)와 제2 금속 상호연결부(INT2) 사이의 연결 비아(VIA2)는 한 조각으로 형성된다. 도 10a와 도 10b를 참조한다. 도 10a는 제1 금속 상호연결부(INT1)와 제2 금속 상호연결부(INT2) 사이의 연결 비아의 다른 실시예들을 나타내는 평면도이다. 도 10b는 제1 금속 상호연결부(INT1)와 제2 금속 상호연결부(INT2) 사이의 연결 비아의 또다른 실시예들을 나타내는 평면도이다.
도 10a에서 도시된 바와 같이, 제1 금속 상호연결부(INT1)와 제2 금속 상호연결부(INT2) 사이의 연결 비아(VIA2)는 1*2 비아 어레이를 포함한다. 1*2 비아 어레이는 제1 금속 상호연결부(INT1)와 제2 금속 상호연결부(INT2) 사이의 두 개의 분리된 비아들에 의해 형성된다. 제2 금속 상호연결부(INT2)의 폭(WD2)이 제1 금속 상호연결부(INT1)의 폭(WD1)의 0.6배 내지 0.67배의 폭으로 할당될 때, 1*2 비아 어레이는 SEM 노이즈를 감소시키는데 적절하다.
도 10b에서 도시된 바와 같이, 제1 금속 상호연결부(INT1)와 제2 금속 상호연결부(INT2) 사이의 연결 비아(VIA2)는 2*2 비아 어레이를 포함한다. 2*2 비아 어레이는 제1 금속 상호연결부(INT1)와 제2 금속 상호연결부(INT2) 사이의 네 개의 분리된 비아들에 의해 형성된다. 제2 금속 상호연결부(INT2)의 폭(WD2)이 제1 금속 상호연결부(INT1)의 폭(WD1)보다 길게 할당될 때, 2*2 비아 어레이는 SEM 노이즈를 감소시키는데 적절하다.
도 11을 참조하면, 도 11은 본 발명개시의 실시예에 따른 컴퓨터로 판독가능한 비일시적 저장장치 상에 저장된 셀 레이아웃 라이브러리(600)를 나타내는 개략도이다. 셀 레이아웃 라이브러리(600)는 적어도 하나의 양태의 반도체 디바이스의 제조를 위해 프로세서에 의해 이용되는 레이아웃 설계를 정의하기 위한 셀 레이아웃들과 연관된다. 셀 레이아웃 라이브러리(600)는 표준 셀 레이아웃들(CL1~CL2) 및 대체 셀 레이아웃들(CL1a~CL1c, CL2a~CL2c)을 포함한다.
표준 셀 레이아웃들(예컨대, 도 1에서의 셀 레이아웃(100) 및 도 4에서의 셀 레이아웃(200)) 각각은 클록 관련 핀을 갖는 셀 블록을 포함한다.
대체 셀 레이아웃들(CL1a~CL2c) 각각은 표준 셀 레이아웃(CL1~CL2) 중 하나에 대응한다. 실시예에서, 대체 셀 레이아웃들(CL1a~CL1c)은 표준 셀 레이아웃(CL1)에 대응한다. 대체 셀 레이아웃들(CL2a~CL2c)은 표준 셀 레이아웃(CL2)에 대응한다.
대체 셀 레이아웃들(CL1a~CL2c) 각각은 대응하는 셀 블록 및 탭핑 커넥터를 포함한다. 대응하는 셀 블록은 표준 셀 레이아웃의 셀 블록에 등가적이다. 예시를 위해, 도 2에서의 셀 레이아웃(110), 도 6에서의 셀 레이아웃(310), 도 8에서의 셀 레이아웃(410), 및 도 9에서의 셀 레이아웃(510)은 도 1에서의 셀 레이아웃(100)에 대응하는 대체 셀 레이아웃들이다. 도 5에서의 셀 레이아웃(210)은 도 4에서의 셀 레이아웃(200)에 대응하는 대체 셀 레이아웃이다.
탭핑 커넥터는 대응하는 셀 블록의 클록 관련 핀 위에 적층된다. 탭핑 커넥터는 대응하는 셀 블록의 클록 관련 핀의 등가적인 탭핑 포인트를 형성한다. 탭핑 커넥터의 상세사항은 앞서언급한 실시에들에서 언급되었으며, 여기서는 다시 반복하지 않는다.
합성 프로세스에서 채용된 표준 셀 레이아웃이 설계 룰 체크(DRC) 또는 신호 전자기(SEM) 시뮬레이션 테스트에서 불합격된 것에 응답하여, 합성 프로세스에서 표준 셀 레이아웃을 대체하여 대체 셀 레이아웃이 활용된다. 예시를 위해, 도 1에서의 셀 레이아웃(100)이 합성 프로세스에서 채용되고 설계 룰 체크(DRC) 또는 신호 전자기(SEM) 시뮬레이션 테스트에서 불합격된 경우, 도 2에서의 셀 레이아웃(110), 도 6에서의 셀 레이아웃(310), 도 8에서의 셀 레이아웃(410), 또는 도 9에서의 셀 레이아웃(510)으로부터 선택된 하나의 대체 셀 레이아웃이 도 1에서의 셀 레이아웃(100)을 대체하여 활용된다. 그런 후, 대체 셀 레이아웃을 갖는 레이아웃 플랜(layout plan)이 합성 프로세스에 다시 진입할 것이다. 대체 셀 레이아웃은 클록 관련 핀 상에 미리 적층된 탭핑 커넥터를 갖기 때문에, 대체 셀 레이아웃을 갖는 레이아웃 플랜은 설계 룰 체크(DRC) 또는 신호 전자기(SEM) 시뮬레이션 테스트를 통과하기 위한 더 나은 기회를 갖는다. 몇몇의 실시예들에서, 탭핑 커넥터는 셀 레이아웃의 비 클록 관련 핀(들) 상에 미리 적층된다.
몇몇의 실시예들에서, 하나의 대체 셀 레이아웃 내의 탭핑 커넥터는 대응하는 셀 블록의 클록 관련 핀 위에 미리 적층된 넓어진 금속 상호연결부들이다(도 2에서의 셀 레이아웃(110)을 참조한다). 각각의 넓어진 금속 상호연결부의 폭은 설계 룰들에 따라, 대응하는 금속층 상의 최소 트레이스 폭의 1배 내지 3배의 폭을 갖는다.
몇몇의 실시예들에서, 하나의 대체 셀 레이아웃 내의 탭핑 커넥터는 대응하는 셀 블록의 클록 관련 핀 위에 미리 적층된 상호연결 메쉬이다(도 6에서의 셀 레이아웃(310), 도 8에서의 셀 레이아웃(410), 또는 도 9에서의 셀 레이아웃(510)을 참조한다). 상호연결 메쉬는 두 개의 상이한 금속층들 상에 배치된 복수의 금속 상호연결부들을 포함한다. 금속 상호연결부들은 서로 전기적으로 연결된다.
도 12를 참조하면, 도 12는 본 발명개시의 실시예에 따른 합성 방법(700)을 나타내는 흐름도이다. 합성 방법(700)은 셀 레이아웃 라이브러리에 따라 반도체 디바이스를 합성하는데 적합하다. 셀 레이아웃 라이브러리는 표준 셀 레이아웃들 및 대응하는 대체 셀 레이아웃들을 포함한다(도 10에서의 셀 레이아웃 라이브러리(600)를 참조한다).
시작시, 셀 레이아웃 라이브러리 내의 표준 셀 레이아웃들에 따라 반도체 디바이스를 플래닝(plan)하기 위해 합성 방법(700)의 동작(S701)이 실행된다.
표준 셀 레이아웃들에 대한 라우팅 패턴을 형성하기 위해 합성 방법(700)의 동작(S702)이 실행된다. 몇몇의 실시예들에서, 라우팅 패턴은 클록 라우트(route)들 및 신호 라우트들을 포함한다.
레이아웃 플랜 내에서 현재 혼잡 영역이 존재하는지(또는 레이아웃 플랜 내에서 좁은 와이어링이 존재하는지)를 체크하기 위해, 라우팅 패턴에 대해 설계 룰 체크(및/또는 신호 전자기 시뮬레이션 테스트, 즉 SEM 테스트)를 수행하기 위해 동작(S703)이 실행된다.
표준 셀 레이아웃들 중 적어도 하나가 DRC 및/또는 SEM 테스트를 통과하는지 여부를 결정하기 위해 동작(S704)이 실행된다. 몇몇의 실시예들에서, 동작(S703)에서 레이아웃 플랜에 대해 설계 룰 체크 또는 SEM 테스트 중 하나가 수행되며, 레이아웃 플랜이 이러한 체크/테스트를 통과하였는지 아닌지 여부를 결정하기 위해 동작(S704)이 실행된다. 다른 실시예들에서, 동작(S703)에서 레이아웃 플랜에 대해 설계 룰 체크 및 SEM 테스트 둘 다가 수행되며, 레이아웃 플랜이 이 둘 모두를 통과하였는지, 또는 이들 중 어느 하나에서 불합격했는지 여부를 결정하기 위해 동작(S704)이 실행된다.
표준 셀 레이아웃들이 DRC를 통과한 경우, 레이아웃 플랜에 따라 반도체 디바이스를 직접 합성하기 위해 동작(S705)이 실행된다.
표준 셀 레이아웃들 중 적어도 하나가 DRC(및/또는 신호 전자기 시뮬레이션 테스트, 즉 SEM 테스트)에서 불합격한 경우, 동작들(S711~S713)이 실행된다. 표준 셀 레이아웃들 중, DRC(또는 SEM 테스트)에서 불합격한 적어도 하나의 표준 셀 레이아웃을 식별하기 위해 동작(S711)이 실행된다. DRC(또는 SEM 테스트)에서 불합격한 표준 셀 레이아웃들을 셀 레이아웃 라이브러리 내의 대체 셀 레이아웃들로 대체함으로써 레이아웃 플랜을 조정하기 위해 동작(S712)이 실행된다. 이후에는, 조정 후의 레이아웃 플랜 내에서 표준 셀 레이아웃들 및 대체 셀 레이아웃들에 대한 라우팅 패턴을 형성하기 위해 동작(S713)이 실행된다. 그런 후, 조정 후의 레이아웃 플랜에 따라 반도체 디바이스를 합성하기 위해 동작(S705)이 실행된다.
도 11과 도 12에서 앞서언급한 실시예들은 셀 레이아웃 라이브러리(600) 및 합성 방법(700)을 개시하였다. 표준 셀 레이아웃이 설계 룰 체크(DRC) 또는 신호 전자기(SEM) 시뮬레이션 테스트에서 불합격된 것에 응답하여, 표준 셀 레이아웃들을 대체하여 대체 셀 레이아웃들이 활용된다. 몇몇의 실시예들에서, 대체 셀 레이아웃들 각각은 탭핑 커넥터를 포함한다. 탭핑 커넥터는 바이패싱 신호(예컨대, 클록 신호)의 전류 밀도를 감소시키며, DRC 불합격의 위험성을 감소시킬 수 있다. 실시예에서의 셀 레이아웃은 하위층에서의 라우팅 패턴의 복잡성을 감소시키며, 또한 다른 와이어링들로부터 클록 관련 핀으로의 SEM 영향을 감소시킨다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 디바이스에 있어서,
    핀(pin)을 포함한 셀 블록으로서, 상기 핀은 셀 레이아웃 내에서 제N 금속층에 배치된 것인, 상기 셀 블록; 및
    상기 제N 금속층 위의 적어도 하나의 금속층에 배치되며, 상기 셀 블록의 상기 핀 위에 적층된 탭핑(tapping) 커넥터
    를 포함하고,
    상기 탭핑 커넥터는, 상기 핀에 전기적으로 커플링(coupling)되고, 상기 셀 블록의 상기 핀의 등가적인 탭핑 포인트를 형성하며,
    N은 0이상의 정수이고,
    상기 등가적인 탭핑 포인트와 상기 핀은 수직적으로 오버랩(overlap)되고, 상기 디바이스의 제조는 설계 룰 체크(design rule check; DRC) 또는 신호 전자기(Signal Electromagnetic; SEM) 시뮬레이션 테스트가 통과된 후에 개시되고,
    상기 탭핑 커넥터는,
    상기 제N 금속층 위의 제(N+1) 금속층에 배치되는 복수의 제1 금속 상호연결부들로서, 상기 복수의 제1 금속 상호연결부들은 서로 평행하고, 상기 복수의 제1 금속 상호연결부들 중 적어도 하나는 상기 핀 위에 적층되며, 상기 핀에 전기적으로 커플링된 것인, 복수의 제1 금속 상호연결부들; 및
    제(N+2) 금속층에 배치되고, 상기 복수의 제1 금속 상호연결부들 위에 적층되는 적어도 하나의 제2 금속 상호연결부로서, 상기 제2 금속 상호연결부는 상기 복수의 제1 금속 상호연결부들에 전기적으로 커플링되고, 상기 적어도 하나의 제2 금속 상호연결부는 상기 셀 블록의 상기 핀의 상기 등가적인 탭핑 포인트를 형성하는 것인, 적어도 하나의 제2 금속 상호연결부
    를 포함하는 것인, 디바이스.
  2. 제1항에 있어서,
    상기 적어도 하나의 제2 금속 상호연결부는 상기 복수의 제1 금속 상호연결부들 위에 적층되고 상기 복수의 제1 금속 상호연결부에 수직인 복수의 제2 금속 상호연결부들을 포함하고,
    상기 제2 금속 상호연결부들은 상기 상기 복수의 제1 금속 상호연결부들에 전기적으로 커플링되고, 상기 복수의 제2 금속 상호연결부들은 상기 셀 블록의 상기 핀의 상기 등가적인 탭핑 포인트를 형성하는 것인, 디바이스.
  3. 제1항에 있어서, 상기 복수의 제1 금속 상호연결부들 중 하나의 제1 폭은 설계 룰들에 따라 상기 제(N+1) 금속층 상의 최소 트레이스 폭의 1배 내지 3배의 폭을 가지고, 상기 제2 금속 상호연결부의 제2 폭은 상기 설계 룰들에 따라 상기 제(N+2) 금속층 상의 최소 트레이스 폭의 1배 내지 3배의 폭을 가지며, 상기 제2 폭은 상기 제1 폭의 0.5배 내지 3배의 폭을 갖는 것인, 디바이스.
  4. 제1항에 있어서,
    상기 적어도 하나의 제2 금속 상호연결부의 폭은 설계 룰들에 따라 상기 제 (N+2) 금속층 상의 최소 트레이스 폭의 1배 내지 3배의 폭을 가지는 것인, 디바이스.
  5. 제1항에 있어서,
    상기 셀 블록은 셀 레이아웃 라이브러리 내에 저장되고 표준 셀 레이아웃으로서 간주되며, 상기 셀 블록과 상기 탭핑 커넥터는 상기 셀 레이아웃 라이브러리 내에 저장되고 상기 표준 셀 레이아웃의 대체 셀 레이아웃으로서 간주되는 것인, 디바이스.
  6. 제5항에 있어서, 상기 핀은 상기 셀 블록의 클록 관련 핀(clock-related pin)이며, 합성 프로세스에서 채용된 상기 표준 셀 레이아웃이 상기 설계 룰 체크(design rule check; DRC) 또는 상기 신호 전자기(signal electromagnetic; SEM) 시뮬레이션 테스트에서 불합격된 것에 응답하여, 상기 합성 프로세스에서 상기 표준 셀 레이아웃을 대체하여 상기 대체 셀 레이아웃이 활용되는 것인, 디바이스.
  7. 디바이스에 있어서,
    표준 셀 레이아웃에 대응하는 적어도 하나의 대체 셀 레이아웃
    을 포함하고, 상기 표준 셀 레이아웃은 핀을 갖는 제1 셀 블록을 포함하고, 상기 적어도 하나의 대체 셀 레이아웃 각각은 제2 셀 블록 및 탭핑 커넥터를 포함하고, 상기 제2 셀 블록은 상기 표준 셀 레이아웃의 상기 제1 셀 블록에 등가적이고, 상기 탭핑 커넥터는 상기 제2 셀 블록의 핀 위에 적층되며, 상기 탭핑 커넥터는 상기 제2 셀 블록의 상기 핀의 등가적인 탭핑 포인트를 형성하고,
    상기 탭핑 커넥터는,
    제(N+1) 금속층에 배치되는 복수의 제1 금속 상호연결부들로서, 상기 복수의 제1 금속 상호연결부들은 서로 평행하고, 상기 복수의 제1 금속 상호연결부들 중 적어도 하나는 상기 제2 셀 블록의 상기 핀 위에 적층되며, 상기 제2 셀 블록의 상기 핀에 전기적으로 커플링된 것인, 복수의 제1 금속 상호연결부들; 및
    제(N+2) 금속층에 배치되고, 상기 복수의 제1 금속 상호연결부들 위에 적층되는 제2 금속 상호연결부로서, 상기 제2 금속 상호연결부는 상기 복수의 제1 금속 상호연결부들에 전기적으로 커플링되고, 상기 제2 금속 상호연결부는 상기 제2 셀 블록의 상기 핀의 상기 등가적인 탭핑 포인트를 형성하는 것인, 제2 금속 상호연결부
    를 포함하고,
    상기 등가적인 탭핑 포인트와 상기 제2 셀 블록의 상기 핀은 수직적으로 오버랩(overlap)되고,
    상기 디바이스의 제조는 설계 룰 체크(design rule check; DRC) 또는 신호 전자기(Signal Electromagnetic; SEM) 시뮬레이션 테스트가 통과된 후에 개시되는 것인, 디바이스.
  8. 제7항에 있어서, 하나의 대체 셀 레이아웃 내의 상기 탭핑 커넥터는 상기 제2 셀 블록의 상기 핀 위에 미리 적층된 상호연결 메쉬(interconnect-mesh) 또는 넓어진 금속 상호연결부들을 포함하는 것인 디바이스.
  9. 방법에 있어서,
    각각이, 핀을 갖는 제1 셀 블록 및 상기 제1 셀 블록의 상기 핀의 등가적인 탭핑 포인트를 형성하도록 상기 제1 셀 블록의 상기 핀에 전기적으로 커플링된 탭핑 커넥터를 포함하는 표준 셀 레이아웃들을 배열하는 단계로서, 상기 등가적인 탭핑 포인트와 상기 핀은 수직적으로 오버랩(overlap)되고, 상기 탭핑 커넥터는 복수의 제1 금속 상호연결부들 및 제2 금속 상호연결부를 포함하고, 상기 복수의 제1 금속 상호연결부들은 제(N+1) 금속층에 배치되고 서로 평행하고, 상기 복수의 제1 금속 상호연결부들 중 적어도 하나는 상기 핀 위에 적층되며 상기 핀에 전기적으로 커플링되고, 상기 제2 금속 상호연결부는 제(N+2) 금속층에 배치되고, 상기 복수의 제1 금속 상호연결부들 위에 적층되고, 상기 제2 금속 상호연결부는 상기 복수의 제1 금속 상호연결부들에 전기적으로 커플링되고, 상기 제2 금속 상호연결부는 상기 제1 셀 블록의 상기 핀의 상기 등가적인 탭핑 포인트를 형성하는 것인, 배열하는 단계;
    셀 레이아웃 라이브러리 내의 상기 표준 셀 레이아웃들에 따라 반도체 디바이스를 플래닝(planning)하는 단계;
    상기 표준 셀 레이아웃들에 대한 라우팅 패턴을 형성하는 단계;
    상기 라우팅 패턴에 대해 설계 룰 체크(DRC) 또는 신호 전자기 시뮬레이션 테스트를 수행하는 단계;
    상기 표준 셀 레이아웃들 중, 상기 설계 룰 체크 또는 상기 신호 전자기 시뮬레이션 테스트에서 불합격한 적어도 하나의 표준 셀 레이아웃을 식별하는 단계;
    상기 설계 룰 체크 또는 상기 신호 전자기 시뮬레이션 테스트에서 불합격한 상기 표준 셀 레이아웃들을 상기 셀 레이아웃 라이브러리 내의 대체 셀 레이아웃들로 대체하는 단계; 및
    상기 설계 룰 체크 또는 상기 신호 전자기 시뮬레이션 테스트가 통과된 후에 상기 디바이스의 제조를 개시하는 단계
    를 포함하고,
    상기 반도체 디바이스를 플래닝(planning)하는 단계, 상기 라우팅 패턴을 형성하는 단계, 상기 설계 룰 체크(DRC) 또는 신호 전자기 시뮬레이션 테스트를 수행하는 단계, 상기 적어도 하나의 표준 셀 레이아웃을 식별하는 단계, 상기 표준 셀 레이아웃들을 대체하는 단계, 또는 이 단계들의 조합은 컴퓨터를 이용함으로써 수행되는 것인, 방법.
  10. 제9항에 있어서, 상기 표준 셀 레이아웃들 각각은 핀을 갖는 제2 셀 블록을 포함하고, 상기 제2 셀 블록은 상기 표준 셀 레이아웃들의 상기 제1 셀 블록에 등가적이고, 상기 탭핑 커넥터는 상기 제1 셀 블록의 상기 핀 위에 적층되는 것인, 방법.
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