KR102238312B1 - 표준 셀들에 대한 핀 수정 - Google Patents
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- 230000004048 modification Effects 0.000 title description 2
- 238000012986 modification Methods 0.000 title description 2
- 238000000034 method Methods 0.000 claims abstract description 43
- 230000004044 response Effects 0.000 claims description 4
- 238000000926 separation method Methods 0.000 claims description 2
- 238000013461 design Methods 0.000 description 60
- 238000003860 storage Methods 0.000 description 19
- 238000010586 diagram Methods 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 15
- 239000002184 metal Substances 0.000 description 15
- 238000005516 engineering process Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000004891 communication Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 238000004590 computer program Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67242—Apparatus for monitoring, sorting or marking
- H01L21/67276—Production flow monitoring, e.g. for increasing throughput
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
- H01L2027/11868—Macro-architecture
- H01L2027/11874—Layout specification, i.e. inner core region
- H01L2027/11875—Wiring region, routing
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- Computer Networks & Wireless Communication (AREA)
- Architecture (AREA)
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Abstract
본 개시는 다수의 핀들을 갖는 표준 셀을 라우팅하기 위한 예시적인 방법을 설명한다. 이 방법은 표준 셀의 일 핀의 치수를 수정하는 것을 포함할 수 있되, 여기서, 핀은 그 핀의 원래 위치보다 표준 셀의 경계로부터 증가된 거리로 이격된다. 이 방법은 또한 핀으로부터, 핀과 경계 사이에 위치된 핀 트랙 상에 배치된 비아로 상호접속부를 라우팅하는 것, 및 상호접속부와 인접 표준 셀로부터의 핀 사이에 와이어 커트를 삽입하는 것을 포함한다. 이 방법은 와이어 커트가 상호접속부를 인접 표준 셀로부터의 핀으로부터 적어도 미리 결정된 거리만큼 분리시키는지를 검증하는 것을 더 포함한다.
Description
관련 출원에 대한 상호 참조
본 출원은 2017년 9월 29일에 출원되었으며 그 전체가 본 명세서에 참고로 통합된 "컨케이브 커트(Concave Cut) 기반의 표준 셀 구조" 라는 명칭의 미국 가출원 제62/565,262호의 우선권을 주장한다.
전자 설계 자동화(electronic design automation) 툴은 집적 회로 설계 플로우에 사용될 수 있다. 예를 들어, 전자 설계 자동화 툴은 집적 회로 레이아웃 설계에서 표준 셀들(예컨대, 로직 또는 다른 전자 기능들을 구현하는 셀들)을 배치하고 표준 셀들을 서로에 대해 라우팅하는 데 사용될 수 있다. 기술이 발전하고 스케일링된 집적 회로들에 대한 요구가 증가함에 따라, 복잡한 집적 회로 레이아웃 설계들의 설계를 조력하기 위해 전자 설계 자동화 툴들이 점차 중요해지고 있다.
본 개시의 양태들은 첨부된 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 도면들에서, 일반적으로, 동일한 참조 번호들은 동일하거나 기능적으로 유사한 엘리먼트들을 나타낸다. 또한, 일반적으로, 참조 번호의 가장 왼쪽 디지트(digit)(들)는 참조 번호가 처음 출현하는 도면을 식별한다.
도 1은 본 개시의 일부 실시예들에 따른, 예시적인 표준 셀의 도면이다.
도 2는 본 개시의 일부 실시예들에 따른, 서로 인접한 두 개의 표준 셀들의 일 예의 도면이다.
도 3은 본 개시의 일부 실시예들에 따른, 수정된 핀들을 갖는 예시적인 표준 셀의 도면이다.
도 4는 본 개시의 일부 실시예들에 따른, 수정된 핀들을 갖는 예시적인 표준 셀의 도면이다.
도 5a 및 도 5b는 본 개시의 일부 실시예들에 따라, 표준 셀들의 경계들을 따르는 핀 트랙들을 가지며 서로 인접한 두 개의 표준 셀들을 각각 갖는 예시적인 집적 회로 레이아웃 설계들의 도면이다.
도 6은 본 개시의 일부 실시예들에 따라, 표준 셀의 하나 이상의 핀들을 재성형(re-shaping)하고 상호접속부를 하나 이상의 핀들에 라우팅하는 예시적인 방법의 도면이다.
도 7은 본 개시의 일부 실시예들에 따라, 본 개시의 다양한 실시예들이 구현될 수 있는 예시적인 컴퓨터 시스템의 도면이다.
도 8은 일부 실시예들에 따라, 그래픽 데이터베이스 시스템(GDS: graphic database system) 파일에 기초하여 표준 셀 구조들을 형성하는 프로세스의 도면이다.
도 1은 본 개시의 일부 실시예들에 따른, 예시적인 표준 셀의 도면이다.
도 2는 본 개시의 일부 실시예들에 따른, 서로 인접한 두 개의 표준 셀들의 일 예의 도면이다.
도 3은 본 개시의 일부 실시예들에 따른, 수정된 핀들을 갖는 예시적인 표준 셀의 도면이다.
도 4는 본 개시의 일부 실시예들에 따른, 수정된 핀들을 갖는 예시적인 표준 셀의 도면이다.
도 5a 및 도 5b는 본 개시의 일부 실시예들에 따라, 표준 셀들의 경계들을 따르는 핀 트랙들을 가지며 서로 인접한 두 개의 표준 셀들을 각각 갖는 예시적인 집적 회로 레이아웃 설계들의 도면이다.
도 6은 본 개시의 일부 실시예들에 따라, 표준 셀의 하나 이상의 핀들을 재성형(re-shaping)하고 상호접속부를 하나 이상의 핀들에 라우팅하는 예시적인 방법의 도면이다.
도 7은 본 개시의 일부 실시예들에 따라, 본 개시의 다양한 실시예들이 구현될 수 있는 예시적인 컴퓨터 시스템의 도면이다.
도 8은 일부 실시예들에 따라, 그래픽 데이터베이스 시스템(GDS: graphic database system) 파일에 기초하여 표준 셀 구조들을 형성하는 프로세스의 도면이다.
이하의 개시는 제공된 주제의 상이한 특징들을 구현하기 위한 많은 다른 실시예들 또는 예들을 제공한다. 본 개시를 간략화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에 설명된다. 이들은 단지 예들일 뿐이지, 한정하려고 의도된 것은 아니다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복한다. 이러한 반복은 간략화 및 명료성을 목적으로 하며, 달리 지시되지 않는 한, 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체로 규정하지 않는다.
본 명세서에서 사용되는 바와 같은 용어 "명목(nominal)"은 제품 또는 프로세스의 설계 단계 과정에서 설정된, 컴포넌트 또는 프로세스 동작에 대한 특성 또는 파라미터의 원하는 값 또는 목표 값을 지칭하며, 더불어, 원하는 값의 초과 및/또는 미만의 값들의 범위, 예컨대, 그 값의 1-20%(예컨대, 그 값의 ±1%, ±5% ±10%, ±15% 또는 ±20%)를 지칭한다. 값들의 범위는 제조 프로세스들 또는 공차들에 있어서의 약간의 차이에 기인할 수 있다.
본 개시는 집적 회로 레이아웃 설계에 배치된 표준 셀들(예컨대, 로직 모듈들)에서 상호접속부 라우팅을 최적화하는 것에 관한 것이다. 본 개시의 실시예들은 표준 셀의 하나 이상의 핀들의 치수(예컨대, 길이 치수)를 수정하여, 와이어 커트(wire cut)가, 전자 설계 자동화 툴에 의해 예컨대 표준 셀들에 의해 공유되는 경계에 배치되지 않도록 한다. 와이어 커트는, 상호접속부 라우팅 툴(예컨대, 전자 설계 자동화 툴의 일부)에 표시하여 공유 경계 또는 그 근방에 상호접속부를 라우팅하는 것을 회피하도록 하는 "킵 아웃(keep out)" 영역으로서의 역할을 할 수 있다. 와이어 커트는 표준 셀 경계에 배치되지 않으며, 집적 회로 레이아웃 설계에서의 추가 영역이 상호접속부들을 라우팅하는 데 이용가능하다. 기술이 진보하고 스케일링된 집적 회로들에 대한 요구가 증가함에 따라 상호접속부들의 수를 증가시키고자 하는 요구들을 충족시키기 위해, 본 개시의 실시예들은 집적 회로 레이아웃 설계에서 상호접속부들을 라우팅하는 데 사용될 수 있다.
도 1은 본 개시의 일부 실시예들에 따른 예시적인 표준 셀(100)의 도면이다. 표준 셀(100)은 핀들(102, 104, 106, 및 108), 전력 핀(110), 및 접지 핀(112)을 포함한다. 표준 셀(100)은 인버터 로직 디바이스, NAND 로직 디바이스, NOR 로직 디바이스, XNOR 로직 디바이스, 임의의 다른 로직 디바이스 또는 이들의 임의의 조합과 같은 로직 모듈일 수 있다. 핀들(102-108)은 표준 셀(100)의 하나 이상의 입력들 또는 출력들이 상호접속부에 전기적으로 커플링할 수 있는 표준 셀(100)의 영역들일 수 있다. 전력 핀(110)은 0.5V, 0.7V, 1.2V, 1.8V, 2.4V, 3.3V, 5V, 또는 임의의 다른 적합한 전원 전압과 같은 표준 셀(100)에 전원 전압을 받아들이는 입력부일 수 있다. 접지 핀(112)은 접지 전위 또는 0V를 표준 셀(100)에 받아들이는 입력부일 수 있다.
본 개시의 일부 실시예들에서, 핀들(102-108)의 각각은 표준 셀(100)의 경계로부터 미리 결정된 거리로 이격될 수 있다. 핀들과 표준 셀(100)의 경계들 사이의 간격의 목적은 다른 표준 셀이 표준 셀(100)에 인접하게 배치될 때 핀들 간의 "전기적 단락"을 방지하는 것이다. 도 1을 참조하면, 표준 셀(100)의 우측, 상부, 좌측, 및 하부 경계들은 각각 1200, 1201, 1202, 및 1203으로 주석 표시된다. 본 개시의 일부 실시예들에 따르면, 핀들(102-108)의 각각과 표준 셀(100)의 경계 사이의 간격은 동일(또는 명목상으로 동일)하거나 상이할 수 있다. 예를 들어, (i) 핀(102)과 경계(1202) 사이, (ii) 핀(104)과 경계(1202) 사이, (iii) 핀(106)과 경계(1200) 사이, 및 (iv) 핀(108)과 경계(1200) 사이의 간격은 동일(또는 명목상 동일)할 수 있다.
도 1을 참조하면, 본 개시의 일부 실시예들에 따라, 핀 트랙들(1140 -1145)(점선으로 나타냄)이 표준 셀(100)을 가로지른다. 핀 트랙들(1140 -1145)의 각각은 표준 셀들과 연관된 하나 이상의 핀들을 라우팅하는 데 사용되는 일 유형의 상호접속부, 예컨대, 금속(M0) 상호접속부 또는 금속(M1) 상호접속부에 매핑(또는 연관)될 수 있다. 핀 트랙들(1140-1145)과, 핀들(102-108), 전력 핀(110), 및 접지 핀(112)의 각각의 교차부는 상호접속부들이 표준 셀(100)의 핀들에 라우팅하기 위한 핀 액세스 포인트로서의 역할을 한다. 예를 들어, 핀 트랙(1142)은 상호접속부(116)(예컨대, 금속(M0) 상호접속부 또는 금속(M1) 상호접속부)에 대한 라우팅을 전력 핀(110)에 맵핑하는 데 사용될 수 있으며, 핀 트랙(1144)은 상호접속부(118)(예컨대, 금속(M0) 상호접속부 또는 금속(M1) 상호접속부)에 대한 라우팅을 핀(106)에 매핑하는 데 사용될 수 있다. 본 발명의 일부 실시예들에 따르면, 이웃하는 핀 트랙들 사이, 예컨대, 핀 트랙들(1140 및 1141), 핀 트랙들(1141 및 1142), 핀 트랙들(1142 및 1143), 핀 트랙들(1143 및 1144), 및 핀 트랙들(1144 및 1145) 사이의 피치(또는 간격)은 균일(또는 명목상 균일)할 수 있다. 도 1은 표준 셀(100)의 핀들(102-108), 전력 핀(110), 및 접지 핀(112)을 수평 방향(예컨대, x-방향)으로 도시하지만, 표준 셀(100)의 핀들은 또한 수직 방향(예컨대, y-방향)으로 배열될 수 있다. 본 개시의 실시예들은 수평 방향으로 배향된 표준 셀들의 핀들에 관하여 설명되었지만, 수직 방향으로 배향된 표준 셀들의 핀들에도 또한 적용가능하다.
도 2는 본 개시의 일부 실시예들에 따라, 서로 인접한 두 개의 표준 셀들(1000 및 1001)의 일례의 도면이다. 인접한 표준 셀들은 동일한 로직 기능을 갖는 동일한 유형의 셀 또는 상이한 로직 기능들을 갖는 상이한 유형들의 셀들일 수 있다. 예시를 위해, 도 2는 동일한 로직 기능을 갖는 동일한 유형의 셀인 인접한 표준 셀들(1000 및 1001)을 나타낸다. 단순화를 위해, 표준 셀들(1000 및 1001)에 대해서, 핀들(102-108), 전력 핀(110), 접지 핀(112), 상호접속부(116), 및 상호접속부(118)에 대한 주석들은 나타내지 않는다. 각각의 표준 셀의 핀 트랙들에 대한 주석들이 도시되는데, 여기서는, 예를 들어 "1140,4"는 표준 셀(1000)을 가로지르는 핀 트랙(1144)을 지칭한다. 집적 회로 레이아웃 설계에서 표준 셀 배치를 최적화하기 위해서는, 표준 셀들(1000 및 1001)은 서로에 대해 가능한 한 근접하게 배치되어야 한다. 예를 들어, 도 2에 나타낸 바와 같이, 표준 셀들(1000 및 1001)의 경계들은 집적 회로 레이아웃 설계에서 그들의 배치를 최적화하기 위해 만날 수 있다.
도 2를 참조하면, 와이어 커트들(2100-2102)은, 예를 들어 전자 설계 자동화 툴에 의해 표준 셀들(1000 및 1001)의 경계들(예컨대, 경계들(1200,2, 1200,0, 1201,0 및 1201,2))을 따라 배치될 수 있다. 예를 들어, 도 2에 나타낸 바와 같이, 집적 회로 레이아웃 설계에서 표준 셀들(1000 및 1001)을 배치한 후, 전자 설계 자동화 툴은 표준 셀들(1000 및 1001)에 걸쳐, 서로 인접해 있는 핀들 사이의 거리를 측정할 수 있다. 핀들이 미리 결정된 거리 내에 있으면, 전자 설계 자동화 툴은 집적 회로 레이아웃 설계의 이들 영역들에 와이어 커트를 배치할 수 있다. 일부 실시예들에서, 전자 설계 자동화 툴은 입력/출력 핀들(102-108)의 미리 결정된 거리들을 평가하고 평가한 전력 핀(110) 및 접지 핀(112)의 미리 결정된 거리들을 선택적으로 생략한다. 미리 결정된 거리는 표준 셀들(1000 및 1001)의 제작과 연관된 기술 노드에 의해 설정된 집적 회로 레이아웃 설계 규칙들에 기초할 수 있는데, 예컨대, 보다 작은 임계 치수를 갖는 기술 노드는 보다 큰 임계 치수를 갖는 기술 노드보다 작은 미리 결정된 거리를 가질 수 있다. 와이어 커트들은 상호접속부 라우팅 툴(예컨대, 전자 설계 자동화 툴의 일부)에 표시하여 이들 영역들 내에서 상호접속부를 라우팅하는 것을 회피하도록 하는 "킵 아웃" 영역들로서의 역할을 할 수 있다. 와이어 커트 영역들에서 상호접속부들을 라우팅하는 것을 제한하면, 표준 셀들(1000 및 1001)에 걸쳐 있는 인접한 핀들 사이의 잠재적인 전기적 단락들을 방지할 수 있다.
반면에, 와이어 커트들(2100-2102)은 표준 셀들(1000 및 1001)의 경계들 상에서 그리고/또는 경계들 근방에서의 상호접속부 라우팅을 제한한다. 기술이 진보하고 스케일링된 집적 회로에 대한 요구가 증가함에 따라, 증가하는 표준 셀들의 수는 보다 작은 집적 회로 레이아웃 설계들에 맞추도록 요청되므로, 표준 셀들에 상호접속부들을 라우팅하는 데 문제점들이 창출된다. 와이어 커트들(예컨대, 전자 설계 자동화 툴에 의해 배치됨)로 인한 상호접속부 라우팅 제한들은, 집적 회로 레이아웃 설계에서 상호접속부들의 수를 증가시킬 때 추가적인 문제점들을 제기한다. 본 개시의 실시예들은, 다른 것들 중에서도, 이들 상호접속부 문제점들을 해결한다.
본 개시의 일부 실시예들에 따라, 표준 셀에서의 하나 이상의 핀들이 수정되거나 재성형될 수 있다. 핀들을 수정함으로써, 인접한 표준 셀들에 걸쳐, 핀들 사이의 거리가 증가될 수 있다. 거리가 증가됨에 따라, 전자 설계 자동화 툴은 이들 영역들에 와이어 커트를 배치하지 않으므로, 상호접속부들을 라우팅하기 위해 집적 회로 레이아웃 설계에서 추가적인 영역을 제공한다.
도 3은 본 개시의 일부 실시예들에 따른, 수정(또는 재성형)된 핀들을 갖는 예시적인 표준 셀(300)의 도면이다. 표준 셀(300)은 핀들(302, 304, 306, 및 308), 전력 핀(110), 및 접지 핀(112)을 포함한다. 표준 셀(300)의 우측, 상부, 좌측 및 하부 경계들은, 각각 3200, 3201, 3202, 및 3203으로 주석 표시된다. 간략화를 위해, 핀 트랙들은 도 3에 도시되지 않는다.
핀들(302, 304, 306, 및 308)은, 본 개시의 일부 실시예들에 따르면, 각각 도 1의 핀들(102, 104, 106, 및 108)의 재성형된 버전들이다. 도 1을 참조하면, 핀들(102, 104, 106, 및 108)의 길이 치수(예컨대, x-방향을 따른 치수)는 핀들의 각각이 표준 셀(100)의 경계로부터 증가된 거리로 이격되도록 수정될 수 있다. 핀들(102, 104, 106, 및 108)의 각각은, 각각의 경계들(1200 및 1202)로부터의 그들의 거리가 동일(또는 명목상으로 동일)하도록 하는 거리만큼 수정(예컨대, 단축)될 수 있다. 대안적으로, 각각의 경계들(1200 및 1202)로부터의 핀들의 거리들 중 하나 이상이 상이하도록, 핀들(102, 104, 106, 및 108) 중 하나 이상이 다른 핀으로부터 상이한 거리만큼 단축될 수 있다. 핀들(102, 104, 106, 및 108)의 치수를 수정한 결과는 도 3에서 각각 핀들(302, 304, 306, 및 308)로서 나타낸다. 예시를 위해, 도 3은 각각의 경계들(3200 및 3202)로부터의 핀들의 거리가 동일(또는 명목상 동일)하도록 하는 거리만큼 수정(예컨대, 단축)된 핀들(302, 304, 306, 및 308)을 나타낸다.
본 개시의 일부 실시예들에서, 핀들(302, 304, 306, 및 308)이 각각의 경계들(3200 및 3202)로부터 이격될 수 있는 최소 거리(330)는 (i) 와이어 커트의 폭 치수(Wcut), (ii) 비아의 폭 치수(Wvia), 및 (iii) 상호접속부(예컨대, 금속(M0) 상호접속부 또는 금속(M1) 상호접속부)와 비아 사이의 최소 거리 요건(Dmin)에 기초할 수 있다. 최소 거리(330)는 본 개시의 일부 실시예들에 따라 이하의 식에 의해 정의될 수 있다:
최소 거리(330) = Wcut + [½ - Wvia] + Dmin.
Wcut, Wvia, 및 Dmin 에 대한 값들은 표준 셀(300)의 제작과 연관된 특정 기술 노드에 기초할 수 있다. 본 발명의 일부 실시예들에 따르면, 핀들(302, 304, 306, 및 308)이 그들 각각의 경계들(3200 및 3202)로부터 최소 거리(330)만큼 이격되는 것에 의해, 전자 설계 자동화 툴은 이들 영역 근방에서 집적 회로 레이아웃 설계에 와이어 커트를 배치하지 않는다. 간격이 최소 거리(330)보다 작다면, 전자 설계 자동화 툴은 이들 영역들 근방에 하나 이상의 와이어 커트들을 배치할 수 있다.
도 3에 나타낸 바와 같이, 핀들(302, 304, 306, 및 308)은 그들의 길이 치수를 따라(예컨대, x-방향으로) 수정(예컨대, 단축)된다. 본 개시의 일부 실시예들에서, 전력 핀(110) 및 접지 핀(112)은, 이들 유형들의 핀들 사이의 간격이 이들 영역들에서 집적 회로 레이아웃 설계에 와이어 커트를 배치하기 위해 전자 설계 자동화 툴을 트리거링하지 않을 수도 있기 때문에, 수정되지 않는다. 본 개시의 일부 실시예들에 따르면, 핀(302, 304, 306, 308), 전력 핀(110) 및 접지 핀(112)에 의해 형성된 형상 또는 윤곽(340)(도 3에서 점선으로 나타냄)은 컨케이브형일 수 있다.
다른 형상 및 윤곽은, 예를 들어, 최소 거리(330)에 기초하여 표준 셀의 핀들을 수정함으로써 형성될 수 있다. 예를 들어, 도 3에 나타낸 핀 배열에 비해, 도 4는 도 3의 핀들(302 및 306)의 확장된 표현들인 핀들(102 및 106)을 나타낸다. 핀들(102 및 106)은 도 1과 관련하여 앞서 설명되었다. 이러한 핀 배열로, 전자 설계 자동화 툴은 경계들(3202 및 3200)로부터 각각 핀들(102 및 106)의 미리 결정된 거리들을 평가하지 않을 수도 있어, 이들 핀들의 간격으로 인해 와이어 커트가 필요할 수도 있다. 본 명세서에서의 설명에 기초하여, 당업자는 다른 핀 배열들이 가능하다는 것을 인식할 것이다. 이들 다른 핀 배열들은 본 개시의 사상 및 범위 내에 있다.
도 5a 및 도 5b는 본 개시의 일부 실시예들에 따르면, 표준 셀들의 경계들을 따라 핀 트랙들을 가지며 서로 인접한 두 개의 표준 셀들(3000 및 3001)을 각각 갖는 예시적인 집적 회로 레이아웃 설계들의 도면들이다. 인접한 표준 셀들은 동일한 로직 기능을 갖는 동일한 유형의 셀 또는 상이한 로직 기능들을 갖는 상이한 유형들의 셀들일 수 있다. 예시를 위해, 도 5a 및 도 5b는 동일한 로직 기능을 갖는 동일한 유형의 셀인, 인접한 표준 셀들(3000 및 3001)을 나타낸다. 간략화를 위해, 핀들(302-308), 전력 핀(110), 및 접지 핀(112)에 대한 일부 또는 모든 주석들은 표준 셀들(3000 및 3001)에 대해 나타내지 않는다. 도 5a 및 도 5b에 나타낸 바와 같이, 표준 셀들(3000 및 3001)의 경계들은 집적 회로 레이아웃 설계에서 그들의 배치를 최적화하기 위해 만날 수 있다.
도 5a는, 본 개시의 일부 실시예들에 따르면, 핀 트랙들(1140,0-1140,5) 및 핀 트랙들(1141,0-1141,5)(도 2와 관련하여 전술됨) 및 핀 트랙들(5100-5102)을 나타낸다. 표준 셀들(3000 및 3001)에서의 핀들(302-308)(도 5a에 주석으로 표시되지 않음)은 표준 셀 경계들로부터 최소 거리로, 예컨대, 적어도 도 3의 최소 거리(330)만큼 이격되므로, 와이어 커트들은 전자 설계 자동화 툴에 의해 표준 셀들(3000 및 3001)의 경계들에 배치되지 않는다. 집적 회로 레이아웃 설계의 이들 영역들에 와이어 커트들이 배치되지 않으며, 핀 트랙들(5100-5102)은 표준 셀들(3000 및 3001)의 경계들을 따라 일 유형의 상호접속부, 예컨대, 금속(M0) 상호접속부 또는 금속(M1) 상호접속부를 매핑하(거나 연관시키)는 데 사용될 수 있다.
도 5a는 본 개시의 일부 실시예들에 따르면, 표준 셀들(3000 및 3001)의 경계들 상에서의 핀 트랙들(5100-5102)의 배치를 나타낸다. 본 명세서에서의 설명에 기초하여, 당업자는 핀 트랙들(5100-5102)이 표준 셀들의 다른 부분들에, 예컨대, 표준 셀들(3000 및 3001)의 경계들 내에 매핑될 수 있다는 것을 인식할 것이다. 이들 다른 핀 트랙 위치들은 본 개시의 사상 및 범위 내에 있다. 이들 다른 핀 트랙 위치들에 매핑되면, 표준 셀들(예컨대, 핀들(302-308))의 하나 이상의 핀들이 핀 트랙 위치들로부터 최소 거리(330)만큼 이격될 필요가 있을 수도 있다.
도 5b는, 본 개시의 일부 실시예들에 따르면, 표준 셀들(3000 및 3001)의 공유 경계를 가로지르는 핀 트랙(5101)을 따른 상호접속부의 예시적인 라우팅을 나타낸다. 이 예에서, 표준 셀(3001)의 핀(3021)은, 예를 들어 금속(M0) 상호접속부일 수 있는 제 1 상호접속부(520)에 전기적으로 커플링될 수 있다. 제 1 상호접속부(520)는 표준 셀들(3000 및 3001)의 공유 경계를 따라 위치된 핀 트랙(5101)에 라우팅될 수 있다. 핀 트랙(5101)을 따라, 제 1 상호접속부(520)는 비아(및 접촉부)(530)를 통해 제 2 상호접속부(540)에 전기적으로 커플링될 수 있다. 비아(530)는 핀 트랙(5101) 상에 배치될 수 있다. 제 2 상호접속부(540)는 핀 트랙(5101)을 따라 라우팅될 수 있으며, 예를 들어 금속(M1) 상호접속부일 수 있다. 제 1 상호접속부(520), 비아(530), 및 제 2 상호접속부(530)에 의해 형성된 상호접속 구조체는 본 개시의 일부 실시예들에 따라 표준 셀(3000)에서의 핀 트랙(1140,5)과 같은 다른 핀 트랙들을 따라 라우팅될 수 있다.
본 개시의 일부 실시예들에서, 표준 셀들(3000 및 3001)이 집적 회로 레이아웃 설계에 배치된 후, 그리고 제 1 상호접속부(520) 및 제 2 상호접속부(540)가 라우팅된 후, 하나 이상의 와이어 커트들은, 예를 들어 전자 자동화 설계 툴에 의해 집적 회로 레이아웃 설계에 삽입될 수 있다. 전술한 바와 같이, 와이어 커트의 목적은 (예컨대, 전자 설계 자동화 툴의 일부로서의) 상호접속부 라우팅 툴에 표시하여 그 영역에 상호접속부를 라우팅하는 것을 회피하도록 하는 "킵 아웃" 영역으로서의 역할을 하는 것이다. 와이어 커트 영역 외부에서의 상호접속부 라우팅을 제한함으로써, 상호접속 구조체(예컨대, 제 1 상호접속부(520), 비아(530), 및 제 2 상호접속부(540)에 의해 형성된 상호접속 구조체)와 인접한 핀(예컨대, 표준 셀(3000)의 핀(3060)) 사이의 잠재적인 전기적 단락이 방지될 수 있다. 예를 들어, 도 5b를 참조하면, 핀(3060)과, 제 1 상호접속부(520), 비아(530), 및 제 2 상호접속부(540)에 의해 형성된 상호접속 구조체 사이에 와이어 커트(미도시)가 삽입될 수 있다.
와이어 커트가 배치된 후, 전자 설계 자동화 툴은 와이어 커트가 핀을 상호접속 구조체로부터 미리 결정된 거리만큼 분리시키는지를 검증할 수 있다. 본 개시의 일부 실시예들에서, 미리 결정된 거리는 도 3의 최소 거리(330)일 수 있다. 도 5b를 참조하면, 표준 셀(3000)에서의 핀(3060)은, (i) 와이어 커트의 폭 치수(Wcut), (ii) 비아(530)의 폭 치수(Wvia), 및 (iii) 최소 치수 표준 셀(3000)에서의 핀(3060)에 라우팅될 상호접속부와 비아(530)(Dmin) 사이의 최소 거리 요건을 고려한 최소 거리만큼 비아(530)로부터 이격될 수 있다. 이 최소 거리의 일례는 도 3의 최소 거리(330)와 관련하여 앞서 설명되었다. 본 개시의 일부 실시예들에서, 최소 거리가 충족되지 않으면, 전자 설계 자동화 툴은, 표준 셀(3000)(예컨대, 핀들(3060 및 3080)에서의 하나 이상의 핀들의 치수(예컨대, x-축을 따른 길이 치수)를 수정하여 최소 거리가 충족되도록 하거나, (ii) 제 1 상호접속부(520), 비아(530), 및 제 2 상호접속부(540)에 의해 형성된 상호접속 구조체를 재-라우팅(re-route)하여 최소 거리가 충족되도록 하거나, 또는 (iii) 이들의 조합을 수행할 수 있다.
본 개시의 일부 실시예들에 따르면, 표준 셀들(3000 및 3001)에서의 수정(또는 재성형)된 핀들은 집적 회로 레이아웃 설계에서 상호접속부들의 수를 증가시킬 수 있다. 예를 들어, 수정된 핀들은 인접한 표준 셀들에 걸쳐 있는 핀들 사이의 거리를 증가시킬 수 있다. 거리가 증가됨에 따라, 전자 설계 자동화 툴은 이들 영역들에 와이어 커트를 배치하지 않으므로, 상호접속부들을 라우팅하기 위해 집적 회로 레이아웃 설계에서 추가적인 영역을 제공한다. 기술이 진보하고 스케일링된 집적 회로들에 대한 요구가 증가함에 따라, 점점 더 많은 수의 상호접속부들이 더 작은 집적 회로 레이아웃 설계들에서 라우팅될 필요가 있다. 요구를 충족시키기 위해, 본 개시의 실시예들은 집적 회로 레이아웃 설계에서 상호접속부들을 라우팅하는 데 사용될 수 있다.
도 6은 본 개시의 일부 실시예들에 따라, 표준 셀의 하나 이상의 핀들을 수정하고 상호접속부를 하나 이상의 핀들에 라우팅하는 예시적인 방법(600)의 도면이다. 방법(600)에 도시된 동작들은, 예를 들어, 도 7과 관련하여 후술되는 예시적인 컴퓨터 시스템(700)과 같은 컴퓨터 시스템 상에서 동작하는 전자 설계 자동화 툴에 의해 수행될 수 있다. 이하에 설명되는 모든 동작들이 본 명세서에 제공된 개시를 수행하는 데 필요할 수도 있는 것은 아니며, 하나 이상의 추가 동작들이 수행될 수도 있다는 것은 이해되어야 한다. 또한, 동작들 중 일부는 도 6에 나타낸 것과 동시에 또는 상이한 순서로 수행될 수도 있다.
동작(610)에서, 표준 셀의 복수의 핀들 중 적어도 하나의 핀의 치수가 수정된다. 본 개시의 일부 실시예들에서, 적어도 하나의 핀은 적어도 하나의 핀의 원래 위치보다 표준 셀의 경계로부터 증가된 거리로 이격된다. 예를 들어, 도 1을 참조하면, 핀(106)은 표준 셀(100)의 경계(1200)에 대한 원래 위치에 있다. 핀(106)이 경계(1200)로부터 증가된 거리로 이격되도록 핀(106)의 치수(예컨대, x-축을 따른 길이 치수)가 수정(예컨대, 단축)될 수 있다. 핀(106)의 치수를 수정한 결과는 도 3의 핀(306)으로서 나타낸다. 도 3에서, 핀(306)은 도 1에서의 경계(1200)로부터 핀(106)의 거리에 비해 경계(3200)로부터 증가된 거리로 이격되어 있다. 본 개시의 일부 실시예들에서, 핀(306)과 경계(3200) 사이의 거리는 도 3의 최소 거리(330)일 수 있다. 전술한 바와 같이, 최소 거리(330)는 (i) 와이어 커트의 폭 치수(Wcut), (ii) 비아의 폭 치수(Wvia), 및 (iii) 상호접속부(예컨대, 금속(M0) 상호접속부 또는 금속(M1) 상호접속부)와 비아(Dmin) 사이의 최소 거리 요건에 기초할 수 있다. 최소 거리(330)는 본 개시의 일부 실시예들에 따라 이하의 식에 의해 정의될 수 있다:
최소 거리(330) = Wcut + [½ - Wvia] + Dmin.
Wcut, Wvia, 및 Dmin에 대한 값들은 표준 셀(300)의 제작과 연관된 특정 기술 노드에 기초할 수 있다. 도 3의 예시적인 핀 배열에 나타낸 바와 같이, 표준 셀(300)의 다른 핀들(예컨대, 핀들(304-308))의 치수들은, 이들 핀들이 수정되어 핀(302)이 경계(3200)로부터 이격된 거리와 동일한 거리로 그들 각각의 경계들(3200 및 3202)로부터 이격되도록 할 수 있다.
또한, 표준 셀(300)의 핀들은 상이한 핀 배열들을 형성하도록 수정될 수 있다. 예를 들어, 도 3에서, 표준 셀(300)은 표준 셀의 상부에 전력 핀(110)을, 표준 셀의 중간 부분에 핀들(302-308)을, 그리고 표준 셀의 하부에 접지 핀(112)을 포함한다. 이러한 핀 배열에서, 전력 핀(110) 및 접지 핀(112)의 치수들은 수정되지 않고, 핀들(302-308)의 치수들이 수정되고(예컨대, 이들 핀들의 길이 치수들이 단축되고), 따라서 컨케이브 형상의 윤곽(340)을 형성한다. 다른 예시적인 핀 배열은 도 4에 나타낸다. 본 명세서에서의 설명에 기초하여, 당업자는 다른 핀 배열들이 가능하다는 것을 인식할 것이다. 이들 다른 핀 배열들은 본 개시의 사상 및 범위 내에 있다.
동작(620)에서, 상호접속부는, 적어도 하나의 핀으로부터, 적어도 하나의 핀과 경계 사이에 위치된 핀 트랙 상에 배치된 비아로 라우팅된다. 예를 들어, 도 5b를 참조하면, 제 1 상호접속부(520)는 표준 셀(3001)내의 핀(3021)으로부터 비아(530)로 라우팅된다. 비아(530)는, 예를 들어, 핀 트랙(5101) 상에 배치될 수 있다. 또한, 제 2 상호접속부(540)는 핀 트랙(5101)을 따라 라우팅된다. 제 1 상호접속부(520), 비아(530) 및 제 2 상호접속부(530)에 의해 형성된 상호접속 구조체는 본 개시의 몇몇 실시예들에 따르면, 표준 셀(3000)(표준 셀(3001)의 외부에 위치함)에서의 핀 트랙(1140,5)과 같은 다른 핀 트랙들을 따라 라우팅될 수 있다.
동작(630)에서, 와이어 커트는 상호접속부와, 인접한 표준 셀로부터의 적어도 하나의 핀 사이에 삽입된다. 예를 들어, 도 5b를 참조하면, 와이어 커트는 핀(3060)과, 제 1 상호접속부(520), 비아(530), 및 제 2 상호접속부(540)에 의해 형성된 상호접속 구조체 사이에 삽입될 수 있다. 와이어 커트는, 예를 들어, 전자 설계 자동화 툴에 의해 삽입될 수 있다.
동작(640)에서, 와이어 커트가 상호접속부를, 인접한 표준 셀로부터의 적어도 하나의 핀으로부터 적어도 미리 결정된 거리만큼 분리시키는지의 여부에 대해 와이어 커트가 검증된다. 본 개시의 일부 실시예들에서, 미리 결정된 거리는 도 3의 최소 거리(330)일 수 있다. 도 5b를 참조하면, 본 개시의 일부 실시예들에 따르면, 최소 거리가 충족되지 않으면, 전자 설계 자동화 툴은, 표준 셀(3000)(예컨대, 핀들(3060 및 3080))에서의 하나 이상의 핀들의 치수(예컨대, x-축을 따른 길이 치수)를 수정하여 최소 거리가 충족되도록 하거나, (ii) 제 1 상호접속부(520), 비아(530), 및 제 2 상호접속부(540)에 의해 형성된 상호접속 구조체를 재-라우팅하여 최소 거리가 충족되도록 하거나, 또는 (iii) 이들의 조합을 수행할 수 있다.
도 7은 일부 실시예들에 따라, 본 개시의 다양한 실시예들이 구현될 수 있는 예시적인 컴퓨터 시스템(700)의 도면이다. 컴퓨터 시스템(700)은 본 명세서에 설명된 기능들 및 동작들을 수행할 수 있는 임의의 잘 알려진 컴퓨터일 수 있다. 예를 들어, 제한없이, 컴퓨터 시스템(700)은 (i) 예를 들어 전자 설계 자동화 툴을 사용한 집적 회로 레이아웃 설계에서 표준 셀들을 배치하고 (ii) 하나 이상의 상호접속부들을 표준 셀들에 라우팅하는 것이 가능할 수 있다. 예를 들어, 컴퓨터 시스템(700)은, 본 개시의 일부 실시예들에 따르면, 표준 셀의 하나 이상의 핀들을 재성형하고 하나 이상의 핀들에 상호접속부를 라우팅하는 예시적인 방법을 설명하는 방법(600)에서의 하나 이상의 동작들을 실행하는 데 사용될 수 있다.
컴퓨터 시스템(700)은 프로세서(704)와 같은 하나 이상의 프로세서들(또한 중앙 처리 장치들, 또는 CPU들이라고도 호칭됨)을 포함한다. 프로세서(704)는 통신 기반 구조(infrastructure) 또는 버스(706)에 접속된다. 컴퓨터 시스템(700)은 또한 입/출력 인터페이스(들)(702)를 통해 통신 기반 구조 또는 버스(706)와 통신하는 모니터들, 키보드들, 포인팅 디바이스들 등과 같은 입력/출력 디바이스(들)(703)를 포함한다. 전자 설계 자동화 툴은 입력/출력 디바이스(들)(703)를 통해 본 명세서에 기술된 기능들 및 동작들, 예컨대 도 6의 방법(600)을 구현하기 위한 명령어들을 수신할 수 있다. 컴퓨터 시스템(700)은 또한 랜덤 액세스 메모리(RAM)와 같은 주 메모리 또는 1차 메모리(708)를 포함한다. 주 메모리(708)는 하나 이상의 레벨들의 캐시를 포함할 수 있다. 주 메모리(708)는 제어 로직(예컨대, 컴퓨터 소프트웨어) 및/또는 데이터를 내부에 저장한다. 본 개시의 일부 실시예들에서, 제어 로직(예컨대, 컴퓨터 소프트웨어) 및/또는 데이터는 도 6의 방법(600)과 관련하여 전술한 동작들 중 하나 이상을 포함할 수 있다.
컴퓨터 시스템(700)은 또한 하나 이상의 2차 저장 디바이스들 또는 메모리(710)를 포함할 수 있다. 2차 메모리(710)는, 예를 들어, 하드 디스크 드라이브(712) 및/또는 착탈식 저장 디바이스(removable storage device) 또는 드라이브(714)를 포함할 수 있다. 착탈식 저장 드라이브(714)는 플로피 디스크 드라이브, 자기 테이프 드라이브, 콤팩트 디스크 드라이브, 광학 저장 디바이스, 테이프 백업 디바이스 및/또는 임의의 다른 저장 디바이스/드라이브일 수 있다.
착탈식 저장 드라이브(714)는 착탈식 저장 유닛(718)과 상호작용할 수 있다. 착탈식 저장 유닛(718)은 컴퓨터 소프트웨어(제어 로직) 및/또는 데이터가 저장된 컴퓨터 사용가능 또는 판독가능 저장 디바이스를 포함한다. 착탈식 저장 유닛(718)은 플로피 디스크, 자기 테이프, 콤팩트 디스크, DVD, 광학 저장 디스크, 및/또는 임의의 다른 컴퓨터 데이터 저장 디바이스일 수 있다. 착탈식 저장 드라이브(714)는 잘 알려진 방식으로 착탈식 저장 유닛(718)으로부터 판독하고 그리고/또는 착탈식 저장 유닛(718)에 기록한다.
본 개시의 일부 실시예들에 따르면, 2차 메모리(710)는 컴퓨터 프로그램들 및/또는 다른 명령어들 및/또는 데이터가 컴퓨터 시스템(700)에 의해 액세스될 수 있게 하는 다른 수단, 방편들 또는 다른 접근법들을 포함할 수 있다. 그러한 수단, 방편들 또는 다른 접근법들은, 예를 들어, 착탈식 저장 유닛(722) 및 인터페이스(720)를 포함할 수 있다. 착탈식 저장 유닛(722) 및 인터페이스(720)의 예들은 프로그램 카트리지 및 카트리지 인터페이스(이를테면, 비디오 게임 디바이스들에서 발견되는 것), 착탈식 메모리 칩(removable memory chip)(이를테면, EPROM 또는 PROM) 및 연관된 소켓, 메모리 스틱 및 USB 포트, 메모리 카드 및 연관된 메모리 카드 슬롯, 및/또는 임의의 다른 착탈식 저장 유닛 및 연관된 인터페이스를 포함할 수 있다. 본 개시의 일부 실시예들에서, 2차 메모리(710), 착탈식 저장 유닛(718), 및/또는 착탈식 저장 유닛(722)은 도 6의 방법(600)과 관련하여 전술한 동작들 중 하나 이상을 포함할 수 있다.
컴퓨터 시스템(700)은 통신 또는 네트워크 인터페이스(724)를 더 포함할 수 있다. 통신 인터페이스(724)는, 컴퓨터 시스템(700)이 원격 디바이스들, 원격 네트워크들, 원격 엔티티들 등의 임의의 조합(개별적으로 그리고 전체적으로 참조 번호 728로 참조됨)과 통신하고 상호작용할 수 있게 한다. 예를 들어, 통신 인터페이스(724)는, 컴퓨터 시스템(700)이 유선 및/또는 무선일 수 있으며 LAN, WAN, 인터넷 등의 임의의 조합을 포함할 수 있는 통신 경로(726)를 통해 원격 디바이스들(728)과 통신하는 것을 허용할 수 있다. 제어 로직 및/또는 데이터는 통신 경로 (726)를 통해 컴퓨터 시스템(700)으로 그리고 컴퓨터 시스템(700)으로부터 송신될 수 있다.
본 개시의 실시예들에서의 동작들은 매우 다양한 구성들 및 아키텍처들로 구현될 수 있다. 그러므로, 본 개시의 실시예들에서의 동작들의 일부 또는 전부, 예컨대, 도 6의 방법(600) 및 도 8의 방법(800)(이하에서 설명됨)은 하드웨어에서, 소프트웨어에서 또는 양방 모두에서 수행될 수 있다. 본 개시의 일부 실시예들에서, 제어 로직(소프트웨어)이 저장된 유형의(tangible) 컴퓨터 사용가능 또는 판독가능 매체를 포함하는 유형의 장치 또는 제조 물품은 또한 본 명세서에서 컴퓨터 프로그램 제품 또는 프로그램 저장 디바이스로서 지칭된다. 이는 컴퓨터 시스템(700), 주 메모리(708), 2차 메모리(710) 및 착탈식 저장 유닛들(718 및 722)뿐만 아니라, 이들의 임의의 조합을 구체화한 유형의 제조 물품들을 포함하지만, 이에 한정되는 것은 아니다. 이러한 제어 로직은, 하나 이상의 데이터 처리 디바이스들(이를테면, 컴퓨터 시스템(700))에 의해 실행될 때, 그러한 데이터 처리 디바이스들로 하여금 본 명세서에서 설명된 바와 같이 동작하게 한다.
도 8은 일부 실시예들에 따른, 회로 제작을 위한 예시적인 방법(800)의 도면이다. 방법(800)의 동작들은 또한 상이한 순서로 수행될 수 있고 그리고/또는 변경될 수 있다. 방법(800)의 변형들은 또한 본 개시의 범위 내에 있어야 한다.
동작(800)에서, GDS 파일이 제공된다. GDS 파일은 EDA 툴에 의해 생성될 수 있으며, 개시된 방법을 사용하여 이미 최적화된 표준 셀 구조체들을 포함할 수 있다. 801에 도시된 동작은, 예를 들어, 전술한 컴퓨터 시스템(700)과 같은 컴퓨터 시스템 상에서 동작하는 EDA 툴에 의해 수행될 수 있다.
단계 802에서, 포토마스크들은 GDS 파일에 기초하여 형성된다. 일부 실시예들에서는, 동작(801)에서 제공되는 GDS 파일은 하나 이상의 집적 회로들을 제작하기 위한 포토마스크들을 생성하기 위해 테이프-아웃(tape-out) 동작을 수행한다. 일부 실시예들에서, GDS 파일에 포함된 회로 레이아웃이 판독되고 석영 또는 유리 기판 상으로 전사되어 회로 레이아웃에 대응하는 불투명 패턴들을 형성할 수 있다. 불투명 패턴들은, 예를 들어, 크롬 또는 다른 적합한 금속들로 이루어질 수 있다. 동작(802)은 적합한 소프트웨어(예컨대, EDA 툴)를 사용하여 회로 레이아웃이 판독되고 회로 레이아웃이 적합한 인쇄/증착 툴을 사용하여 기판 상에 전사되는 포토마스크의 제조사에 의해 수행될 수 있다. 포토마스크들은 GDS 파일에 포함된 회로 레이아웃/피처들(features)을 반영한다.
동작(803)에서는, 동작(802)에서 생성된 포토마스크들에 기초하여 하나 이상의 회로들이 형성된다. 일부 실시예들에서, 포토마스크들은 GDS 파일에 포함된 회로의 패턴들/구조들(예컨대, 도 3 내지 도 6과 관련하여 전술한 표준 셀 배치 및 상호접속부 라우팅들)을 형성하는 데 사용된다. 일부 실시예들에서, 다양한 제조 툴들(예컨대, 포토리소그래피 장비, 증착 장비, 및 에칭 장비)이 하나 이상의 회로들의 피처들을 형성하는 데 사용된다.
본 개시는 집적 회로 레이아웃 설계에 배치된 표준 셀들에서 상호접속부 라우팅을 최적화하는 것에 관한 것이다. 본 개시의 실시예들은 표준 셀의 하나 이상의 핀들의 치수(예컨대, 길이 치수)를 수정 또는 재성형하여 와이어 커트가 전자 설계 자동화 툴에 의해, 예를 들어 표준 셀들에 의해 공유되는 경계에 배치되지 않는다. 와이어 커트는 표준 셀 경계에 배치되지 않는 것에 의해, 집적 회로 레이아웃 설계에서의 추가 영역이 상호접속부들을 라우팅하는 데 이용가능하다. 기술이 진보하고 스케일링된 집적 회로들에 대한 요구가 증가함에 따라 상호접속부들의 수를 증가시키고자 하는 요구들을 충족시키기 위해, 본 개시의 실시예들은 집적 회로 레이아웃 설계에서 상호접속부들을 라우팅하는 데 사용될 수 있다.
본 개시의 실시예들은 다수의 핀들을 갖는 표준 셀을 라우팅하는 방법을 설명한다. 이 방법은 일 핀의 다수의 핀들로부터의 치수를 수정하는 것을 포함할 수 있되, 여기서, 핀은 그 핀의 원래 위치보다 표준 셀의 경계로부터 증가된 거리로 이격된다. 이 방법은 또한 핀으로부터, 핀과 경계 사이에 위치된 핀 트랙 상에 배치된 비아로, 상호접속부를 라우팅하는 것, 및 상호접속부와, 인접한 표준 셀로부터의 핀 사이에 와이어 커트를 삽입하는 것을 포함한다. 이 방법은 와이어 커트가 상호접속부를, 인접한 표준 셀로부터의 핀으로부터 적어도 미리 결정된 거리만큼 분리시키는지를 검증하는 것을 더 포함한다.
본 개시의 실시예들은 메모리 및 프로세서를 갖는 시스템을 설명한다. 메모리는 명령어들을 저장하도록 구성된다. 명령어들을 실행할 때, 프로세서는 다수의 핀들을 갖는 표준 셀을 라우팅하는 동작들을 수행하도록 구성된다. 동작들은 일 핀의 다수의 핀들로부터의 치수를 수정하는 것을 포함하되, 여기서, 핀은 그 핀의 원래 위치보다 표준 셀의 경계로부터 증가된 거리로 이격된다. 동작들은 또한 핀으로부터, 핀과 경계 사이에 위치된 핀 트랙 상에 배치된 비아로, 상호접속부를 라우팅하는 것 및 상호접속부와, 인접한 표준 셀로부터의 핀 사이에 와이어 커트를 삽입하는 것을 포함한다. 동작들은 와이어 커트가 상호접속부를, 인접한 표준 셀로부터의 핀으로부터 적어도 미리 결정된 거리만큼 분리시키는지를 검증하는 것을 더 포함한다.
본 개시의 실시예들은, 컴퓨팅 디바이스에 의해 실행될 때, 컴퓨팅 디바이스로 하여금 동작들을 수행하게 하는 명령어들을 저장하는 비일시적 컴퓨터 판독가능 매체를 설명한다. 동작들은 일 핀의 다수의 핀들로부터의 치수를 수정하는 것을 포함하되, 여기서, 핀은 그 핀의 원래 위치보다 표준 셀의 경계로부터 증가된 거리로 이격된다. 동작들은 또한 핀으로부터, 핀과 경계 사이에 위치된 핀 트랙 상에 배치된 비아로, 상호접속부를 라우팅하는 것 및 상호접속부와, 인접한 표준 셀로부터의 핀 사이에 와이어 커트를 삽입하는 것을 포함한다. 동작들은 와이어 커트가 상호접속부를, 인접한 표준 셀로부터의 핀으로부터 적어도 미리 결정된 거리만큼 분리시키는지를 검증하는 것을 더 포함한다.
개시의 요약이 아닌 상세한 설명 부분은 청구범위를 해석하는 데 사용되도록 의도되는 것으로 이해되어야 한다. 본 개시의 요약은 고려된 모든 예시적인 실시예들 중 하나 이상을 기술할 수도 있지만, 예시적인 모든 실시예들을 기술하지는 않으며, 따라서 첨부된 청구범위를 제한하도록 의도되는 것은 아니다.
전술한 개시는 당업자가 본 개시의 양태들을 더 잘 이해할 수도 있도록 몇몇 실시예들의 특징들을 개략적으로 설명한다. 당업자는 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 당업자는 또한 이러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어나지 않으며, 첨부된 청구범위의 사상 및 범위로부터 벗어나지 않으면서 본 명세서에서 다양한 변경들, 대체들 및 변형들을 행할 수도 있음을 인식할 것이다.
실시예들
실시예 1. 복수의 핀들을 갖는 표준 셀을 라우팅하는 방법에 있어서,
상기 복수의 핀들로부터의 적어도 하나의 핀의 치수를 수정하는 단계 ― 상기 적어도 하나의 핀은 상기 적어도 하나의 핀의 원래 위치보다 상기 표준 셀의 경계로부터 증가된 거리로 이격됨 ― ;
상기 적어도 하나의 핀으로부터 상기 적어도 하나의 핀과 상기 경계 사이에 위치된 핀 트랙 상에 배치된 비아로 상호접속부를 라우팅하는 단계; 및
상기 상호접속부와 인접 표준 셀로부터의 적어도 하나의 핀 사이에 와이어 커트(wire cut)를 삽입하는 단계 ― 상기 와이어 커트는 상기 상호접속부를 상기 인접 표준 셀의 상기 적어도 하나의 핀으로부터 적어도 미리 결정된 거리만큼 분리시키며, 상기 수정하는 단계, 상기 라우팅하는 단계, 및 상기 삽입하는 단계 중 적어도 하나는 프로세서에 의해 수행됨 ―
를 포함하는, 복수의 핀들을 갖는 표준 셀을 라우팅하는 방법.
실시예 2. 실시예 1에 있어서,
상기 표준 셀은 상기 표준 셀의 상부 부분에 적어도 하나의 핀을, 상기 표준 셀의 중간 부분에 적어도 하나의 핀을, 그리고 상기 표준 셀의 하부 부분에 적어도 하나의 핀을 포함하고;
상기 표준 셀의 중간 부분에서의 상기 적어도 하나의 핀은, 상기 적어도 하나의 핀의 원래 위치보다 상기 표준 셀의 상기 경계로부터 증가된 거리로 이격된 적어도 하나의 핀을 포함하는 것인, 복수의 핀들을 갖는 표준 셀을 라우팅하는 방법.
실시예 3. 실시예 2에 있어서,
상기 표준 셀의 상부 부분에서의 적어도 하나의 핀 및 상기 표준 셀의 하부 부분에서의 적어도 하나의 핀은, 상기 표준 셀의 중간 부분에서의 적어도 하나의 핀보다 상기 표준 셀의 상기 경계에 더 가깝게 이격되는 것인, 복수의 핀들을 갖는 표준 셀을 라우팅하는 방법.
실시예 4. 실시예 1에 있어서,
상기 적어도 하나의 핀의 치수를 수정하는 단계는, 상기 복수의 핀들로부터의 다른 핀의 치수를 수정하는 단계를 포함하며, 상기 다른 핀은 상기 적어도 하나의 핀으로서 상기 표준 셀의 상기 경계로부터 동일한 거리로 이격되는 것인, 복수의 핀들을 갖는 표준 셀을 라우팅하는 방법.
실시예 5. 실시예 1에 있어서,
상기 적어도 하나의 핀의 치수를 수정하는 단계는, 상기 표준 셀의 상기 경계로부터 최소 거리로 상기 적어도 하나의 핀을 이격시키는 단계를 포함하며, 상기 최소 거리는 (i) 상기 와이어 커트의 폭 치수, (ii) 상기 비아의 폭 치수의 1/2, 및 (iii) 상기 상호접속부와 상기 비아 사이의 최소 거리 요건에 기초하는 것인, 복수의 핀들을 갖는 표준 셀을 라우팅하는 방법.
실시예 6. 실시예 1에 있어서,
상기 상호접속부를 라우팅하는 단계는, 상기 적어도 하나의 핀으로부터 상기 표준 셀의 상기 경계 상에 위치된 상기 핀 트랙 상에 배치된 비아로 상기 상호접속부를 라우팅하는 단계를 포함하는 것인, 복수의 핀들을 갖는 표준 셀을 라우팅하는 방법.
실시예 7. 실시예 1에 있어서,
상기 상호접속부를 라우팅하는 단계는, 상기 적어도 하나의 핀으로부터 상기 표준 셀의 외부에 위치된 상기 핀 트랙 상에 배치된 비아로 상기 상호접속부를 라우팅하는 단계를 포함하는 것인, 복수의 핀들을 갖는 표준 셀을 라우팅하는 방법.
실시예 8. 실시예 1에 있어서,
상기 상호접속부와 상기 인접 표준 셀의 상기 적어도 하나의 핀 사이의 이격 거리(separation)가 상기 미리 결정된 거리보다 작은 것에 응답하여, 상기 방법은 상기 복수의 핀들로부터의 상기 적어도 하나의 핀의 치수를 재수정하는 단계, 상기 상호접속부를 재-라우팅하는 단계, 또는 이들의 조합을 더 포함하는, 복수의 핀들을 갖는 표준 셀을 라우팅하는 방법.
실시예 9. 컴퓨터 시스템에 있어서,
명령어들을 저장하도록 구성된 메모리; 및
상기 명령어들을 실행할 때, 복수의 핀들을 갖는 표준 셀을 라우팅하는 동작들을 수행하도록 구성된 프로세서
를 포함하며, 상기 동작들은:
상기 복수의 핀들로부터의 적어도 하나의 핀의 치수를 수정하는 것 ― 상기 적어도 하나의 핀은 상기 적어도 하나의 핀의 원래 위치보다 상기 표준 셀의 경계로부터 증가된 거리로 이격됨 ― ;
상기 적어도 하나의 핀으로부터 상기 적어도 하나의 핀과 상기 경계 사이에 위치된 핀 트랙 상에 배치된 비아로 상호접속부를 라우팅하는 것;
상기 상호접속부와 인접 표준 셀로부터의 적어도 하나의 핀 사이에 와이어 커트(wire cut)를 삽입하는 것; 및
상기 와이어 커트가 상기 상호접속부를 상기 인접 표준 셀의 상기 적어도 하나의 핀으로부터 적어도 미리 결정된 거리만큼 분리시키는지를 검증하는 것
을 포함하는 것인, 컴퓨터 시스템.
실시예 10. 실시예 9에 있어서,
상기 적어도 하나의 핀의 치수를 수정하는 것은, 상기 복수의 핀들로부터의 다른 핀의 치수를 수정하는 것을 포함하며, 상기 다른 핀은 상기 적어도 하나의 핀으로서 상기 표준 셀의 상기 경계로부터 동일한 거리로 이격되는 것인, 컴퓨터 시스템.
실시예 11. 실시예 9에 있어서,
상기 적어도 하나의 핀의 치수를 수정하는 것은, 상기 표준 셀의 상기 경계로부터 최소 거리로 상기 적어도 하나의 핀을 이격시키는 것을 포함하며, 상기 최소 거리는 (i) 상기 와이어 커트의 폭 치수, (ii) 상기 비아의 폭 치수의 1/2, 및 (iii) 상기 상호접속부와 상기 비아 사이의 최소 거리 요건에 기초하는 것인, 컴퓨터 시스템.
실시예 12. 실시예 9에 있어서,
상기 상호접속부를 라우팅하는 것은, 상기 적어도 하나의 핀으로부터 상기 표준 셀의 상기 경계 상에 위치된 상기 핀 트랙 상에 배치된 비아로 상기 상호접속부를 라우팅하는 것을 포함하는 것인, 컴퓨터 시스템.
실시예 13. 실시예 9에 있어서,
상기 상호접속부를 라우팅하는 것은, 상기 적어도 하나의 핀으로부터 상기 표준 셀의 외부에 위치된 상기 핀 트랙 상에 배치된 비아로 상기 상호접속부를 라우팅하는 것을 포함하는 것인, 컴퓨터 시스템.
실시예 14. 실시예 9에 있어서,
상기 상호접속부와 상기 인접 표준 셀의 상기 적어도 하나의 핀 사이의 이격 거리가 상기 미리 결정된 거리보다 작은 것에 응답하여, 상기 동작들은 상기 복수의 핀들로부터의 상기 적어도 하나의 핀의 치수를 재수정하는 것, 상기 상호접속부를 재-라우팅하는 것, 또는 이들의 조합을 더 포함하는 것인, 컴퓨터 시스템.
실시예 15. 컴퓨팅 디바이스에 의해 실행될 때, 상기 컴퓨팅 디바이스로 하여금 동작들을 수행하게 하는 명령어들을 저장한 비일시적 컴퓨터 판독가능 매체에 있어서,
상기 동작들은:
복수의 핀들로부터의 적어도 하나의 핀의 치수를 수정하는 것 ― 상기 적어도 하나의 핀은 상기 적어도 하나의 핀의 원래 위치보다 표준 셀의 경계로부터 증가된 거리로 이격됨 ― ;
상기 적어도 하나의 핀으로부터 상기 적어도 하나의 핀과 상기 경계 사이에 위치된 핀 트랙 상에 배치된 비아로 상호접속부를 라우팅하는 것;
상기 상호접속부와 인접 표준 셀로부터의 적어도 하나의 핀 사이에 와이어 커트(wire cut)를 삽입하는 것; 및
상기 와이어 커트가 상기 상호접속부를 상기 인접 표준 셀의 상기 적어도 하나의 핀으로부터 적어도 미리 결정된 거리만큼 분리시키는지를 검증하는 것
을 포함하는 것인, 비일시적 컴퓨터 판독가능 매체.
실시예 16. 실시예 15에 있어서,
상기 적어도 하나의 핀의 치수를 수정하는 것은, 상기 복수의 핀들로부터의 다른 핀의 치수를 수정하는 것을 포함하며, 상기 다른 핀은 상기 적어도 하나의 핀으로서 상기 표준 셀의 상기 경계로부터 동일한 거리로 이격되는 것인, 비일시적 컴퓨터 판독가능 매체.
실시예 17. 실시예 15에 있어서,
상기 적어도 하나의 핀의 치수를 수정하는 것은, 상기 표준 셀의 상기 경계로부터 최소 거리로 상기 적어도 하나의 핀을 이격시키는 것을 포함하며, 상기 최소 거리는 (i) 상기 와이어 커트의 폭 치수, (ii) 상기 비아의 폭 치수의 1/2, 및 (iii) 상기 상호접속부와 상기 비아 사이의 최소 거리 요건에 기초하는 것인, 비일시적 컴퓨터 판독가능 매체.
실시예 18. 실시예 15에 있어서,
상기 상호접속부를 라우팅하는 것은, 상기 적어도 하나의 핀으로부터 상기 표준 셀의 상기 경계 상에 위치된 상기 핀 트랙 상에 배치된 비아로 상기 상호접속부를 라우팅하는 것을 포함하는 것인, 비일시적 컴퓨터 판독가능 매체.
실시예 19. 실시예 15에 있어서,
상기 상호접속부를 라우팅하는 것은, 상기 적어도 하나의 핀으로부터 상기 표준 셀의 외부에 위치된 상기 핀 트랙 상에 배치된 비아로 상기 상호접속부를 라우팅하는 것을 포함하는 것인, 비일시적 컴퓨터 판독가능 매체.
실시예 20. 실시예 15에 있어서,
상기 상호접속부와 상기 인접 표준 셀의 상기 적어도 하나의 핀 사이의 이격 거리가 상기 미리 결정된 거리보다 작은 것에 응답하여, 상기 동작들은 상기 복수의 핀들로부터의 상기 적어도 하나의 핀의 치수를 재수정하는 것, 상기 상호접속부를 재-라우팅하는 것, 또는 이들의 조합을 더 포함하는 것인, 비일시적 컴퓨터 판독가능 매체.
Claims (10)
- 컴퓨터 시스템에 의해 수행되는, 복수의 핀들을 갖는 표준 셀을 라우팅하는 방법에 있어서,
상기 복수의 핀들로부터의 적어도 하나의 핀의 치수를 수정하는 단계 ― 상기 적어도 하나의 핀은 상기 적어도 하나의 핀의 원래 위치보다 상기 표준 셀의 경계로부터 증가된 거리로 이격됨 ― ;
상기 적어도 하나의 핀으로부터 상기 적어도 하나의 핀과 상기 경계 사이에 위치된 핀 트랙 상에 배치된 비아로 상호접속부를 라우팅하는 단계; 및
상기 상호접속부와 인접 표준 셀로부터의 적어도 하나의 핀 사이에 간격(spacing)을 삽입하는 단계 ― 상기 간격은 상기 상호접속부를 상기 인접 표준 셀의 상기 적어도 하나의 핀으로부터 적어도 미리 결정된 거리만큼 분리시키며, 상기 수정하는 단계, 상기 라우팅하는 단계, 및 상기 삽입하는 단계 중 적어도 하나는 프로세서에 의해 수행됨 ―
를 포함하는, 복수의 핀들을 갖는 표준 셀을 라우팅하는 방법. - 제 1 항에 있어서,
상기 표준 셀은 상기 표준 셀의 상부 부분에 적어도 하나의 핀을, 상기 표준 셀의 중간 부분에 적어도 하나의 핀을, 그리고 상기 표준 셀의 하부 부분에 적어도 하나의 핀을 포함하고;
상기 표준 셀의 중간 부분에서의 상기 적어도 하나의 핀은, 상기 적어도 하나의 핀의 원래 위치보다 상기 표준 셀의 상기 경계로부터 증가된 거리로 이격된 적어도 하나의 핀을 포함하는 것인, 복수의 핀들을 갖는 표준 셀을 라우팅하는 방법. - 제 2 항에 있어서,
상기 표준 셀의 상부 부분에서의 적어도 하나의 핀 및 상기 표준 셀의 하부 부분에서의 적어도 하나의 핀은, 상기 표준 셀의 중간 부분에서의 적어도 하나의 핀보다 상기 표준 셀의 상기 경계에 더 가깝게 이격되는 것인, 복수의 핀들을 갖는 표준 셀을 라우팅하는 방법. - 제 1 항에 있어서,
상기 적어도 하나의 핀의 치수를 수정하는 단계는, 상기 복수의 핀들로부터의 다른 핀의 치수를 수정하는 단계를 포함하며, 상기 다른 핀은 상기 표준 셀의 상기 경계로부터 상기 적어도 하나의 핀과 동일한 거리로 이격되는 것인, 복수의 핀들을 갖는 표준 셀을 라우팅하는 방법. - 제 1 항에 있어서,
상기 적어도 하나의 핀의 치수를 수정하는 단계는, 상기 표준 셀의 상기 경계로부터 최소 거리로 상기 적어도 하나의 핀을 이격시키는 단계를 포함하며, 상기 최소 거리는 (i) 상기 간격의 폭 치수, (ii) 상기 비아의 폭 치수의 1/2, 및 (iii) 상기 상호접속부와 상기 비아 사이의 최소 거리 요건에 기초하는 것인, 복수의 핀들을 갖는 표준 셀을 라우팅하는 방법. - 제 1 항에 있어서,
상기 상호접속부를 라우팅하는 단계는, 상기 적어도 하나의 핀으로부터 상기 표준 셀의 상기 경계 상에 위치된 상기 핀 트랙 상에 배치된 비아로 상기 상호접속부를 라우팅하는 단계를 포함하는 것인, 복수의 핀들을 갖는 표준 셀을 라우팅하는 방법. - 제 1 항에 있어서,
상기 상호접속부를 라우팅하는 단계는, 상기 적어도 하나의 핀으로부터 상기 표준 셀의 외부에 위치된 상기 핀 트랙 상에 배치된 비아로 상기 상호접속부를 라우팅하는 단계를 포함하는 것인, 복수의 핀들을 갖는 표준 셀을 라우팅하는 방법. - 제 1 항에 있어서,
상기 상호접속부와 상기 인접 표준 셀의 상기 적어도 하나의 핀 사이의 이격 거리(separation)가 상기 미리 결정된 거리보다 작은 것에 응답하여, 상기 방법은 상기 복수의 핀들로부터의 상기 적어도 하나의 핀의 치수를 재수정하는 단계, 상기 상호접속부를 재-라우팅하는 단계, 또는 이들의 조합을 더 포함하는, 복수의 핀들을 갖는 표준 셀을 라우팅하는 방법. - 컴퓨터 시스템에 있어서,
명령어들을 저장하도록 구성된 메모리; 및
상기 명령어들을 실행할 때, 복수의 핀들을 갖는 표준 셀을 라우팅하는 동작들을 수행하도록 구성된 프로세서
를 포함하며, 상기 동작들은:
상기 복수의 핀들로부터의 적어도 하나의 핀의 치수를 수정하는 것 ― 상기 적어도 하나의 핀은 상기 적어도 하나의 핀의 원래 위치보다 상기 표준 셀의 경계로부터 증가된 거리로 이격됨 ― ;
상기 적어도 하나의 핀으로부터 상기 적어도 하나의 핀과 상기 경계 사이에 위치된 핀 트랙 상에 배치된 비아로 상호접속부를 라우팅하는 것;
상기 상호접속부와 인접 표준 셀로부터의 적어도 하나의 핀 사이에 간격(spacing)을 삽입하는 것; 및
상기 간격이 상기 상호접속부를 상기 인접 표준 셀의 상기 적어도 하나의 핀으로부터 적어도 미리 결정된 거리만큼 분리시키는지를 검증하는 것
을 포함하는 것인, 컴퓨터 시스템. - 컴퓨팅 디바이스에 의해 실행될 때, 상기 컴퓨팅 디바이스로 하여금 동작들을 수행하게 하는 명령어들을 저장한 비일시적 컴퓨터 판독가능 매체에 있어서,
상기 동작들은:
복수의 핀들로부터의 적어도 하나의 핀의 치수를 수정하는 것 ― 상기 적어도 하나의 핀은 상기 적어도 하나의 핀의 원래 위치보다 표준 셀의 경계로부터 증가된 거리로 이격됨 ― ;
상기 적어도 하나의 핀으로부터 상기 적어도 하나의 핀과 상기 경계 사이에 위치된 핀 트랙 상에 배치된 비아로 상호접속부를 라우팅하는 것;
상기 상호접속부와 인접 표준 셀로부터의 적어도 하나의 핀 사이에 간격(spacing)을 삽입하는 것; 및
상기 간격이 상기 상호접속부를 상기 인접 표준 셀의 상기 적어도 하나의 핀으로부터 적어도 미리 결정된 거리만큼 분리시키는지를 검증하는 것
을 포함하는 것인, 비일시적 컴퓨터 판독가능 매체.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201762565262P | 2017-09-29 | 2017-09-29 | |
| US62/565,262 | 2017-09-29 | ||
| US15/966,507 US10559558B2 (en) | 2017-09-29 | 2018-04-30 | Pin modification for standard cells |
| US15/966,507 | 2018-04-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190038420A KR20190038420A (ko) | 2019-04-08 |
| KR102238312B1 true KR102238312B1 (ko) | 2021-04-13 |
Family
ID=65898024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180115923A KR102238312B1 (ko) | 2017-09-29 | 2018-09-28 | 표준 셀들에 대한 핀 수정 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US10559558B2 (ko) |
| KR (1) | KR102238312B1 (ko) |
| CN (1) | CN109582997B (ko) |
| TW (1) | TWI687826B (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10559558B2 (en) * | 2017-09-29 | 2020-02-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Pin modification for standard cells |
| EP4073677A1 (en) * | 2019-12-09 | 2022-10-19 | Synopsys, Inc. | Electrical circuit design using cells with metal lines |
| US10997350B1 (en) * | 2020-07-02 | 2021-05-04 | International Business Machines Corporation | Semiconductor circuit design and unit pin placement |
| US20230101678A1 (en) * | 2021-09-24 | 2023-03-30 | International Business Machines Corporation | Ultra-short-height standard cell architecture |
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| US10268796B2 (en) * | 2016-09-15 | 2019-04-23 | Taiwan Semiconductor Manufacturing Company Ltd. | Method and system for pin layout |
| US10559558B2 (en) * | 2017-09-29 | 2020-02-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Pin modification for standard cells |
-
2018
- 2018-04-30 US US15/966,507 patent/US10559558B2/en active Active
- 2018-07-20 TW TW107125268A patent/TWI687826B/zh active
- 2018-08-27 CN CN201810980362.XA patent/CN109582997B/zh active Active
- 2018-09-28 KR KR1020180115923A patent/KR102238312B1/ko active IP Right Grant
-
2020
- 2020-01-16 US US16/744,975 patent/US11037920B2/en active Active
-
2021
- 2021-05-10 US US17/315,900 patent/US11637098B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014070005A1 (en) | 2012-10-31 | 2014-05-08 | Np Komplete Technologies B.V. | Design rule checking |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI687826B (zh) | 2020-03-11 |
| CN109582997B (zh) | 2022-11-11 |
| TW201915795A (zh) | 2019-04-16 |
| CN109582997A (zh) | 2019-04-05 |
| US11037920B2 (en) | 2021-06-15 |
| US20190103392A1 (en) | 2019-04-04 |
| US20210265336A1 (en) | 2021-08-26 |
| US10559558B2 (en) | 2020-02-11 |
| KR20190038420A (ko) | 2019-04-08 |
| US11637098B2 (en) | 2023-04-25 |
| US20200152617A1 (en) | 2020-05-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |